JP2009522760A - マルチブランチチャネル構造におけるトランジスタゲートの形成およびソースおよびドレイン領域からのゲートの分離方法 - Google Patents
マルチブランチチャネル構造におけるトランジスタゲートの形成およびソースおよびドレイン領域からのゲートの分離方法 Download PDFInfo
- Publication number
- JP2009522760A JP2009522760A JP2008547972A JP2008547972A JP2009522760A JP 2009522760 A JP2009522760 A JP 2009522760A JP 2008547972 A JP2008547972 A JP 2008547972A JP 2008547972 A JP2008547972 A JP 2008547972A JP 2009522760 A JP2009522760 A JP 2009522760A
- Authority
- JP
- Japan
- Prior art keywords
- block
- gate
- region
- semiconductor
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000002955 isolation Methods 0.000 title claims description 147
- 230000015572 biosynthetic process Effects 0.000 title claims description 102
- 238000004377 microelectronic Methods 0.000 claims abstract description 115
- 239000004065 semiconductor Substances 0.000 claims abstract description 107
- 238000000926 separation method Methods 0.000 claims abstract description 87
- 238000000034 method Methods 0.000 claims abstract description 57
- 239000000463 material Substances 0.000 claims description 157
- 239000003989 dielectric material Substances 0.000 claims description 58
- 238000005530 etching Methods 0.000 claims description 32
- 238000010894 electron beam technology Methods 0.000 claims description 19
- 238000000151 deposition Methods 0.000 claims description 17
- 239000000654 additive Substances 0.000 claims description 12
- 230000008021 deposition Effects 0.000 claims description 12
- 230000000996 additive effect Effects 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 8
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 238000001459 lithography Methods 0.000 claims description 5
- 125000006850 spacer group Chemical group 0.000 abstract description 19
- 239000010410 layer Substances 0.000 description 141
- 238000013459 approach Methods 0.000 description 84
- 239000000758 substrate Substances 0.000 description 28
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 14
- 238000004519 manufacturing process Methods 0.000 description 11
- 238000005498 polishing Methods 0.000 description 10
- 239000011347 resin Substances 0.000 description 9
- 229920005989 resin Polymers 0.000 description 9
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 8
- 239000012212 insulator Substances 0.000 description 7
- 238000001039 wet etching Methods 0.000 description 6
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 229910052799 carbon Inorganic materials 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 239000010409 thin film Substances 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 125000000896 monocarboxylic acid group Chemical group 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000010408 film Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 239000011241 protective layer Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000000407 epitaxy Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 229910003811 SiGeC Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
- H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
支持体と、少なくとも一つのドレイン領域および少なくとも一つのソース領域がそれぞれ形成され得る、支持体上にある少なくとも一つの第一のブロックおよび少なくとも一つの第二のブロックを含む薄層のエッチングされたスタックと、第一のブロックの第一の領域と第二のブロックの他の領域とをつなぎ、マルチブランチトランジスタチャネル、または複数のトランジスタチャネルを形成しえる複数の半導体バーと、を含み、さらに、前記バーを囲み、前記第一のブロックと前記第二のブロックとの間に位置するとともに、第一のブロックの少なくとも一つの側壁と、第二のブロックの少なくとも一つの側壁とにそれぞれ接する、第一および第二の分離スペーサーに接し、前記分離スペーサーを介して第一のブロックと第二のブロックから少なくとも部分的に分離するゲートを含む、マイクロ電子デバイスの形成方法
（選択図：図１３）
（選択図：図１３）
Description
本発明は、集積回路の分野、特にトランジスタの分野に関し、特に、マルチブランチチャネル構造、または多チャネル構造、および、均一の臨界サイズを有するいわゆる「サラウンディング」ゲートを備えるマイクロ電子デバイスと、このゲートをソースおよびドレイン領域から分離するための方法を提供することを目的とする。デバイスは、特に、ゲートとソースとドレインとの間の傾斜容量に関する電気的性能の点で改良される。本発明は、このタイプのデバイスの加工方法をも含む。
従来のトランジスタは、一般的に、例えば第一と第二の半導体領域の形のソース領域とドレイン領域により、例えばＳＯＩ型（絶縁体上のシリコン）のような基質の上にそれぞれ形成される。これらの領域は、電流循環用であり、ブロックまたはバーまたは場合により複数の非接続半導体バー形態をした、一つの、または複数のチャネルの役割を担うことを目的とする、第三半導体構造を介して互いに接続される。これらの半導体バーは、チャネルを通過する、または場合によりソース領域とドレイン領域との間のチャネルにおける、電流密度を制御可能なゲートにより覆われている。
例えば、特許文献１は、「トライゲート」と呼ばれる固有のゲートを備えたトランジスタを提案している。このトランジスタのゲートは、従来のＭＯＳトランジスタに関して、最も重要なチャネル上にゲートのカバー領域を得るために、平行六面体半導体バーの上方とその側壁に形成されている。有効なカバー領域は、特に、ナノスケール規模のゲートに対して、チャネルの伝導の制御を改善する。
また、「サラウンディング」または「GAA（gate all around）」と呼ばれる、ゲート材料がチャネル半導体ブロックの周囲全体を形成し、例えば、このブロックの周囲にリングを形成するトランジスタゲートも存在する。例えば、特許文献２は、このタイプのゲートを含むトランジスタを提案している。このトランジスタは、重ね合わされた平行六面体半導体バーにより形成されたチャネル構造を備え、バー間に存在する開口が形成されている。平衡六面体バーは、全長を超えて、バー間に位置する開口を充填するゲート材料により覆われている。「サラウンディング」ゲートの加工は、Damasceneタイプのマイクロ電子工学手法を用いる。このタイプの方法を用いて得られたゲート構造は、ゲートとソースとドレイン間に重複傾斜容量を含み、トランジスタの電気的性能にダメージを与える。
米国特許US 6 855 588
米国特許出願 US 2004/0063286 A1
上述した欠点を含まない、「サラウンディング」または「半サラウンディング」ゲートを備えた、複数のブランチを有するまたはマルチチャネル構造を備えたチャネル構造トランジスタを含む新たなマイクロ電子デバイスと、このタイプのデバイスの実現を可能にする方法とを取り上げる際に、問題が発生する。
本発明は、特に、マルチブランチチャネル構造、または、マルチチャネル構造、および、均一の勾配の「サラウンディング」ゲートを備えたマイクロ電子デバイスと、ゲートをソースおよびドレイン領域から分離する方法とを提案することを目的としている。
本発明は、特に、
ー支持体、
ー支持体上にあり、少なくとも一つのドレイン領域および少なくとも一つのソース領域がそれぞれ形成され得る少なくとも一つの第一のブロックおよび少なくとも一つの第二のブロックと、第一のブロックの第一の領域と第二のブロックの他の領域とをつなぎ、一つのトランジスタチャネル、または複数のトランジスタチャネルを形成し得る一つまたは複数の半導体バーとを含むエッチングされた薄層スタック、
ー前記バーを少なくとも部分的に囲み、前記第一のブロックと前記第二のブロックとの間に位置するゲート、
ー第一のブロックの少なくとも一つの側壁に対して形成される少なくとも一つの第一の分離領域、
ー第一の分離領域に対向し、第二のブロックの少なくとも一つの側壁に対して形成される少なくとも一つの第二の分離領域、
を含み、ゲートは、第一の分離領域および第二の分離領域に接し、前記第一および第二の分離領域を介して、第一のブロックおよび第二のブロックから、少なくとも部分的に、または、完全に分離するマイクロ電子デバイスに関する。
ー支持体、
ー支持体上にあり、少なくとも一つのドレイン領域および少なくとも一つのソース領域がそれぞれ形成され得る少なくとも一つの第一のブロックおよび少なくとも一つの第二のブロックと、第一のブロックの第一の領域と第二のブロックの他の領域とをつなぎ、一つのトランジスタチャネル、または複数のトランジスタチャネルを形成し得る一つまたは複数の半導体バーとを含むエッチングされた薄層スタック、
ー前記バーを少なくとも部分的に囲み、前記第一のブロックと前記第二のブロックとの間に位置するゲート、
ー第一のブロックの少なくとも一つの側壁に対して形成される少なくとも一つの第一の分離領域、
ー第一の分離領域に対向し、第二のブロックの少なくとも一つの側壁に対して形成される少なくとも一つの第二の分離領域、
を含み、ゲートは、第一の分離領域および第二の分離領域に接し、前記第一および第二の分離領域を介して、第一のブロックおよび第二のブロックから、少なくとも部分的に、または、完全に分離するマイクロ電子デバイスに関する。
一つの可能性に従えば、第一の分離領域および第二の分離領域は、支持体上にあり得る。
半導体バーは、第一の分離領域および第二の分離領域を貫通し得る。
スタックは、例えば、SOI（Silicon On Insulator）タイプ等の絶縁体上の半導体タイプの基質の誘電層上にあり得る。この場合、第一の分離領域および第二の分離領域は、支持体の誘電体層上にあってもよい。
一つの可能性に従えば、前記半導体バーのうち、少なくとも一つのバーが、または、各半導体バーが、前記第一のブロックと前記第二のブロックとの間の支持体上に懸架され、および／または、分離され、または、支持体から分離される。
前述内容と組み合わせた一つの可能性に従えば、少なくとも二つの前記半導体バーは、支持体の主平面に平行な方向に配列され得る。
前述内容と組み合わせ得る他の可能性に従えば、デバイスは、前記半導体バーのうち、少なくとも二つの分離した半導体バーを含み、それらは、支持体の主平面に対し、０度でない角度をなす方向に配列される。
スタック、および、特に前記第一のブロックおよび前記第二のブロックは、第一の半導体材料に基づく少なくとも一つの層と、第一の半導体材料とは異なる第二の半導体材料に基づく少なくとも一つの層とにより、形成され得る。
一つの実施形態に従えば、スタック、および、特に前記第一のブロックおよび前記第二のブロックは、第一の半導体材料に基づく層と、第一の半導体材料とは異なる第二の半導体材料に基づく層とが交互になって形成され得る。
前記第二の材料は、第一の材料に関して選択的にエッチングされ得るように選択され得る。前記第二の材料は、第一の材料と異なるドーピングを有し、および／または、第一の材料とは異なる半導体に基づき、および／または、第一の材料とは異なる化学量を有している。
一つの可能性に従えば、第二の材料および／または第一の材料は、前記半導体とは異なる原子サイズにより形成された添加物を含んだ半導体が与えられ得る。添加物は、例えば、前記所与の半導体が支持体の平面上において２軸圧縮された場合、前記所与の半導体の原子よりも小さい原子で形成され、例えば、前記所与の半導体が支持体の平面上において２軸伸張された場合、前記所与の半導体の原子よりも大きい原子で形成される。２軸圧縮において所与の材料がSiGeの場合、添加物は、例えば、カーボンまたはボロン原子の形態であり得る。第一の材料または第二の材料におけるこのタイプの添加物の存在は、前記第一の材料および第二の材料の一方が前記第一の材料および第二の材料の他の一方にかけるストレスをオフセットすることができ、電気的特性を変えることなく、多数の薄層を備えたスタックを有し得る。
第一の分離領域と第二の分離領域は、ゲートの臨界サイズに等しい一定の距離により、第一のブロックと第二のブロックとの間で分離され得る。本発明の記述により、「臨界サイズ」は、薄層または薄層のスタックに形成され、外形寸法がこの薄層または薄層のスタックの厚みで規定される幾何学パターンの最小サイズを意味することを理解するであろう。
第一の実施形態に従えば、本発明は、下記ステップを含むマイクロ電子デバイスの形成方法に関する。
ａ）少なくとも一つの第一の半導体材料と、第一の半導体材料とは異なる少なくとも一つの第二の材料とに基づく少なくとも二つの連続する層をそれぞれ含む、支持体上の薄いフィルムのスタックから、少なくとも一つのトランジスタソース領域を形成するように設計された少なくとも一つの第一のブロックと、少なくとも一つのトランジスタドレイン領域を形成するように設計された少なくとも一つの第二のブロックと、前記第一のブロックと前記第二のブロックとをつなぐ少なくとも一つの構造と、を形成し、
ｂ）第一のブロックと第二の半導体との間に位置する領域において、前記第一のブロックの側壁に対向する少なくとも一つの第一の分離領域と、前記第二のブロックの側壁に対向する少なくとも一つの第二の分離領域と、第一の分離領域と第二の分離領域との間に、少なくとも一つのゲートパターンを有する、少なくとも一つのキャビティとを形成し、
ｃ）キャビティにおいて、第一の半導体材料に関して、第二の材料を選択的に除去し、
ｄ）キャビティにおいて、少なくとも一つのゲート誘電体と少なくとも一つのゲート材料とを蒸着する。
ａ）少なくとも一つの第一の半導体材料と、第一の半導体材料とは異なる少なくとも一つの第二の材料とに基づく少なくとも二つの連続する層をそれぞれ含む、支持体上の薄いフィルムのスタックから、少なくとも一つのトランジスタソース領域を形成するように設計された少なくとも一つの第一のブロックと、少なくとも一つのトランジスタドレイン領域を形成するように設計された少なくとも一つの第二のブロックと、前記第一のブロックと前記第二のブロックとをつなぐ少なくとも一つの構造と、を形成し、
ｂ）第一のブロックと第二の半導体との間に位置する領域において、前記第一のブロックの側壁に対向する少なくとも一つの第一の分離領域と、前記第二のブロックの側壁に対向する少なくとも一つの第二の分離領域と、第一の分離領域と第二の分離領域との間に、少なくとも一つのゲートパターンを有する、少なくとも一つのキャビティとを形成し、
ｃ）キャビティにおいて、第一の半導体材料に関して、第二の材料を選択的に除去し、
ｄ）キャビティにおいて、少なくとも一つのゲート誘電体と少なくとも一つのゲート材料とを蒸着する。
従って、本発明に従い、ソース領域ブロックおよび他のドレイン領域ブロックに対するスペーサーの役割を果たすように設計され、ゲート形状キャビティで分離される分離領域を形成し、次に、前記キャビティにゲートを形成する。
支持体は、例えば、絶縁体上の半導体タイプ基質の誘電層を有している。
前記第二の材料は、前記第一の材料とは異なり、第一の材料に関して選択的にエッチングできるように選択されてもよい。前記第二の材料は、第一の材料とは異なるドーピングを有し、および／または、第一の材料とは異なる半導体に基づき、および／または、第一の材料とは異なる化学量を有してもよい。第一の半導体材料は、例えば、Siであり、第二の半導体材料は、例えば、SiGeであってもよい。
一つの可能性に従えば、薄層のスタックは、エピタキシーにより形成され得る。
一つの可能な実施形態に従えば、薄いフィルムのスタックは、第一の半導体材料に基づく層と、第二の材料に基づく層とが交互になって形成され得る。
一つの可能な実施形態に従えば、前記キャビティは、少なくとも一つのトランジスタゲートコンタクトパターンをも含み得る。一つのバリエーションに従えば、本方法は、前記ゲート材料のエッチングによる、少なくとも一つのトランジスタゲートコンタクトの形成を含む。
ステップｂ）で形成された分離領域は、基質が絶縁体上の半導体タイプである場合に、基質上、例えば、基質の誘電層上にあり得る。従って、キャビティに形成されたゲートは、ステップｂ）で形成された分離ブロックを介して、ソースおよびドレイン半導体ブロックから完全に絶縁または分離され得る。
一つの可能な実施形態に従えば、ステップｂ）における分離領域の形成は、分離層の蒸着と、例えば少なくとも一つの電子ビームを用いた、分離層の一部分の除去とを含み得る。
この第一の実施形態に従えば、ステップｂ）における分離領域およびキャビティの形成は、
ー誘電材料に基づく層の基質上への蒸着、
ー電子ビームを用いた、誘電材料の前記層の一部の露出。これは、均一な幅、または、臨界サイズを有するキャビティの形成を可能にし得る。電子ビームにより露光される前記誘電材料は、例えば、HSQ（hydrogen silsesquioxane）等、電子ビームに反応する誘電材料であり得る。
ー誘電材料に基づく層の基質上への蒸着、
ー電子ビームを用いた、誘電材料の前記層の一部の露出。これは、均一な幅、または、臨界サイズを有するキャビティの形成を可能にし得る。電子ビームにより露光される前記誘電材料は、例えば、HSQ（hydrogen silsesquioxane）等、電子ビームに反応する誘電材料であり得る。
第二の実施形態に従えば、本発明は、下記ステップを含むマイクロ電子デバイスの形成方法に関する。
ａ）少なくとも一つの第一の半導体材料と、第一の半導体材料とは異なる少なくとも一つの第二の材料とに基づく少なくとも二つの連続するフィルムをそれぞれ含む、支持体上の薄いフィルムのスタックから、少なくとも一つのトランジスタソース領域を形成するように設計された少なくとも一つの第一のブロックと、少なくとも一つのトランジスタドレイン領域を形成するように設計された少なくとも一つの第二のブロックと、前記第一のブロックと前記第二のブロックとをつなぐ少なくとも一つの構造と、を形成し、
ｂ）少なくとも一つの開口を含み、前記開口が少なくとも一つのトランジスタゲートパターンを含む、分離マスクをスタック上に形成し、
ｃ）前記開口を通じて、前記第一の半導体材料に関して第二の材料を選択的に除去し、
ｄ）開口において、少なくとも一つのゲート誘電体と少なくとも一つのゲート材料とを蒸着し、
ｅ）マスクから得られる分離ブロックがゲートに接するように、分離マスクを部分的に除去する。
ａ）少なくとも一つの第一の半導体材料と、第一の半導体材料とは異なる少なくとも一つの第二の材料とに基づく少なくとも二つの連続するフィルムをそれぞれ含む、支持体上の薄いフィルムのスタックから、少なくとも一つのトランジスタソース領域を形成するように設計された少なくとも一つの第一のブロックと、少なくとも一つのトランジスタドレイン領域を形成するように設計された少なくとも一つの第二のブロックと、前記第一のブロックと前記第二のブロックとをつなぐ少なくとも一つの構造と、を形成し、
ｂ）少なくとも一つの開口を含み、前記開口が少なくとも一つのトランジスタゲートパターンを含む、分離マスクをスタック上に形成し、
ｃ）前記開口を通じて、前記第一の半導体材料に関して第二の材料を選択的に除去し、
ｄ）開口において、少なくとも一つのゲート誘電体と少なくとも一つのゲート材料とを蒸着し、
ｅ）マスクから得られる分離ブロックがゲートに接するように、分離マスクを部分的に除去する。
ステップｃ）における除去は、第一のブロックおよび第二のブロックと、前記第一のブロックと前記第二のブロックとをつなぐ構造の上方の、分離マスクのエッチングを含み得る。
前記構造は、少なくとも二つの接続しないブロックを含み得る。
一つの有利な実施形態に従えば、支持体に接しているスタックのフィルムは、第二の材料に基づく犠牲層である。これは、支持体に接触しない半導体バーと、前記各半導体バーの周囲にリングを形成する、全周囲ゲートの形成を可能にする。
支持体が、前記スタックが形成された誘電フィルムを含むバリエーションに従えば、本方法は、ステップｂ）の後、ステップｄ）の前に、キャビティを通じての誘電層の部分的除去をも含み得る。これは、支持体に接触しない半導体バーと、前記各半導体バーの周囲にリングを形成する、全周囲ゲートの形成をも可能にする。
一つの可能性に従えば、ステップｃ）の後で、ステップｄ）の前に、本方法は、開口を通じてまたはキャビティにおいて、少なくとも一つのゲート誘電材料の蒸着を含み得る。
一つの可能な実施形態に従えば、ステップｄ）は、少なくとも一つの第一の金属ゲート材料の蒸着と、次に、少なくとも一つの第二の半導体ゲート材料でのキャビティの充填を含む。
一つのバリエーションに従えば、少なくとも一つのキャビティを備えた分離マスクの形成のためのステップｂ）は、下記ステップを含み得る。
ー第一の誘電材料の蒸着、
ー少なくとも一つのトランジスタゲートパターンを形成するように、少なくとも一つの電子ビームを用いた、第一の誘電材料のリソグラフィ、
ー第一の誘電材料に基づくパターンの両側への、第二の誘電材料の形成、
ー第一の誘電材料に基づくパターンの除去。
ー第一の誘電材料の蒸着、
ー少なくとも一つのトランジスタゲートパターンを形成するように、少なくとも一つの電子ビームを用いた、第一の誘電材料のリソグラフィ、
ー第一の誘電材料に基づくパターンの両側への、第二の誘電材料の形成、
ー第一の誘電材料に基づくパターンの除去。
本バリエーションに従えば、本方法は、第一の誘電材料の蒸着の前の、他の誘電材料に基づく保護層の蒸着と、第一の誘電材料に基づく前記パターンの除去後の、第一の誘電材料に基づく前記パターンの延長における分離保護層の一部の除去とをさらに含む。
前記第一の誘電材料は、例えば、HSQ（hydrogen silsesquioxane）であり得る。
本方法は、第一のブロックにソース領域を、第二のブロックにドレイン領域を形成するように、第一のブロックおよび第二のブロックのドーピングを行うための少なくとも一つのステップをさらに含み得る。
形成された第一の分離領域と第二の分離領域は、特にキャビティを充填して形成する、ゲートの臨界サイズに等しい一定の距離により分離され得る。
「サラウンディング」または「半サラウンディング」ゲートを備えた、複数のブランチを有するまたはマルチチャネル構造を備えたチャネル構造トランジスタを含む新たなマイクロ電子デバイスと、このタイプのデバイスの実現を可能にする。
本発明は、一例として示し限定されない以下の実施形態の記述により、以下の添付図面を参照することで、よりよく理解される。
図において、同一の、近似した、または同等の部位は、一つの図から次の図への説明を容易にするため、同一の参照符号を有する。
図に示される多数の部位は、図を見やすくするために、単一スケールである必要はない。
本発明に従う、マイクロ電子デバイスおよび特にマルチブランチチャネル構造または複数のチャネルを含む構造または「マルチチャネル」構造を含むトランジスタの「全周囲ゲート」の加工方法の一例は、図１Ａ−１Ｇ、２Ａ−２Ｇ、３Ａ−３Ｇに関連して与えられる（図１Ａ−１Ｇは、製造過程でのマイクロ電子デバイスの平面図を、図２Ａ−２Ｇは、製造過程でのマイクロ電子デバイスの、Ｘ´Ｘ軸を通り、直交基準［ｏ；ｉ(→)；ｊ(→)；ｋ(→)］の平面［ｏ；ｉ(→)；ｋ(→)］に平行な面に沿った断面図を、図３Ａ−３Ｇは、製造過程でのマイクロ電子デバイスの、Ｙ´Ｙ軸を通り、直交基準［ｏ；ｉ(→)；ｊ(→)；ｋ(→)］の平面［ｏ；ｊ(→)；ｋ(→)］に平行な面に沿った断面図を示す）。
まず、絶縁体上の半導体タイプであり得るとともに、例えばシリコンベースであり、その上に誘電層１０２（例えば、埋設酸化層（buried oxide layer））が置かれるSiO2に基づく「支持体」層１０１を含む、薄膜スタック１０５を基質１００上に形成する。誘電層１０２は、半導体である第一の材料に基づく層１０４１により覆われる。複数の層１０６１、１０４２、１０６２が、例えば複数の継続的エピタキシー法によって、誘電層１０２上に置かれる層１０４１の上に形成され、後者とともに、分離層１０２上に薄膜層のスタック１０５を形成する。スタック１０５は、第一の材料をベースとし、トランジスタチャネルが形成される層１０４１、１０４２と、第一の材料とは異なる第二の材料をベースとする「犠牲」層１０６１、１０６２とがそれぞれ交互になって形成され得る。第二の材料は、前記第一の材料に関して選択的にエッチングされ得る材料である。例えば、第二の材料は半導体であっても良い。第一の材料は、例えば、Siであり、第二の材料は、例えばSiGeであり得る。スタックの層１０４１、１０６１、１０４２、１０６２は、例えば、それぞれ10〜50ナノメータの間の厚みを有する。
一端スタック１０５が形成されると、少なくとも一つのトランジスタソース領域１１０として機能する、少なくとも一つの第一ブロックと、少なくとも一つのトランジスタドレイン領域として機能する、少なくとも一つの第二ブロックと、第一ブロック１１０と第二ブロック１３０とをつなぐ構造１２０とを形成するために、前記スタックをエッチングする。構造１２０は、第一のブロック１１０と第二のブロックとをつなぎ、各々が重なり合うバーで構成される２つの異なる分離ブロック１２０ａおよび１２０ｂの形態であり得る。スタック１０５のエッチングは、異方性タイプであり得、例えば、CF4、HBr、O2に基づくプラズマを用いて、マスクを介して、例えば、レジンを介して、または、Si3N4またはSiO2をベースとし、フォトリソグラフィとエッチングにより形成された強固な分離マスクを介して、実施される。図１Ａ、２Ａ、および３Ａは、マスクが除去された、エッチング処理されたスタック１０５を示す。
次に、エッチングされたスタック１０５および基質１００の誘電層１０２を、例えばSi3N4に基づく第一の分離層１３２で覆う。この第一の分離層１３２は、後者を完全に覆うために、スタック１０５の高さより大きい厚み、例えば50〜500ナノメータ厚の、蒸着により形成され得る（図１Ｂ、２Ｂ、３Ｂ）。
次に、分離層１３２を滑らかにして厚みを削減するために、例えばCMP(Chemical Mechanical Polishing）により、研磨ステップを実施する。次に、少なくとも一つの開口またはキャビティ１３６を、第一の分離層１３２に形成する。形成されたキャビティは、少なくとも一つのゲートパターン１３５ａと、場合によってはゲートコンタクトパターン１３５ｂを含みまたは形成する。一つの可能性に従えば（図１Ｃ、２Ｃ、３Ｃ）、ゲート１３５ａおよびコンタクト１３５ｂのパターンは、リソグラフィまたはフォトリソグラフィにより、層１３４上における開口の形態で、分離層１３２上に、例えばレジンで、事前に形成され得る。
次に、ゲート１３５ａおよびコンタクト１３５ｂのパターンは、キャビティ１３６の形態で、レジン１３４の層を介した分離層１３２の異方性エッチングにより、第一の分離層１３２に再形成される。レジン層１３４を介しての分離層１３２のエッチングは、例えばプラズマエッチングを用いて行われ得る。レジン層１３４を介しての分離層１３２のエッチングは、特にブロック１１０および１３０の側壁または側部表面に対して、場合によってはブロック１１０および１３０上の、第一の分離層１３２の厚みを保つように、行われる。第一の分離層１３２に形成されたキャビティ１３６は、ゲートパターン１３５ａ及びゲートコンタクトパターン１３５ｂの形状を有し、構造１２０の一部と、基質１２０の誘電層１０２とを露出する。第一の半導体ブロック１１０と第二の半導体ブロック１３０との間のＹ´Ｙ軸に沿って、キャビティ１３６は、均一の臨界サイズｄ１を有している（Ｘ´Ｘ軸に平行な方向で測定）。この臨界サイズｄ１は、キャビティ１３６に形成するゲートの臨界サイズを規定する（図１Ｄ、２Ｄ、３Ｄ）。
次に、キャビティ１３６において、構造１２０の一部、特に、キャビティ１３６に位置し、第二の材料に基づく層１０６１と１０６２の一部を、第一の材料に関する選択的エッチングにより除去する。キャビティ１３６に位置し、第一の材料に基づく層１０４１と１０４２は、エッチングの選択度に依存して、全部または少なくとも一部が維持される。キャビティ１３６での第二の材料の除去は、例えばCF4プラズマを用いた乾式エッチング、または、例えばHNO3:HF:CH3COOH:H2Oを用いた湿式エッチング、または、一般に「Secco」と呼ばれ、F.Secco d’Aragona Journal of Electrochem. Soc. 119 (1972) 948 により提案された手法等の、異方性エッチングの支援によって行われ得る。キャビティ１３６での第二の材料の除去に続き、第一の材料ベースであり、第一のブロック１１０と第二のブロック１３０とをつなぐ、分離半導体バー１０４ａ、１０４ｂ、１０４ｃ、１０４ｄが形成される。第一の半導体層１０４１から形成されたバー１０４ａと１０４ｃは、本実施形態では、基質１００の誘電層１０２上にある。一方、スタック１０５の半導体層１０４２から形成されたバー１０４ｂと１０４ｄは、基質１００上方のブロック１１０と１３０との間に懸架され、後者とは接しておらず、または後者、特に誘電層１０２とは分離している。第一のバー１０４ａと第二のバー１０４ｂは、基質１００のサポート層１０１または誘電層１０２の主平面に対して、０度でない角度、例えば９０度をなす方向に整列している。誘電層１０２の実質的な主平面に平行な方向において（誘電層１０２を通りＸ´Ｘ軸とＹ´Ｙ軸とに平行）、第三のバー１２０ｃと第四のバー１２０ｄが、それぞれ第一のバー１２０ａと第二のバー１２０ｂｔとともに整列している。半導体バー１０４ａ、１０４ｂ、１０４ｃ、１０４ｄは、ブランチ、マルチブランチトランジスターチャネル、または場合によっては複数のチャネルを形成する構造として機能する（図１Ｅ、２Ｅ、３Ｅ）。
次に、Damascene型手法を用いて、キャビティ１３６に、ゲートが形成され得る。このゲートを形成するために、キャビティ１３６内、特にバー１０４ａ、１０４ｂ、１０４ｃ、１０４ｄの露出部分の周囲に誘電材料１４２を蒸着する。この蒸着は規格に準拠しており、例えば、1〜10ナノメータの厚みのHfO2等、一般に「高ｋ」と呼ばれるタイプの材料ベースである。次に、一つの、または複数のゲート材料を蒸着する。バー１０４ａ、１０４ｂ、１０４ｃ、１０４ｄの周囲の誘電ゲート１４２を覆うように、例えば、3〜12ナノメータの厚みの、例えばTiN、またはWSi、またはTaN等の金属ゲート材料１４６を蒸着し得る。次に、キャビティ１３６は、例えばポリシリコン等の半導体等、他のゲート材料により、充填され得る。キャビティ１３６の充填が前記キャビティの開口を越えて第一の分離層１３２を覆ってしまった場合は、後者の開口レベルにキャビティ１３６のゲート１５０材料１４８を維持するために、CMP（chemical mechanical polishing）ステップが提供され得る。研磨は、第一の分離層１３２で停止するように実施され得る。このようにして、ゲート誘電体とゲート材料とが半導体バー１０４ｂ、１０４ｄの各部分に形成された、または、各半導体バー１０４ｂ、１０４ｄの周囲にリングを形成する、全周囲ゲート１５０が形成される（図１Ｆ、２Ｆ、３Ｆ）。次に、キャビティ１３６が形成された第一の分離層１３２の残りの部分から、ゲート１５０に対するスペーサー１７０ａ、１７０ｂの形成を行う。このために、例えば、プラズマを用いた異方性エッチングを用いて、分離層１３２の第二の部分除去を行う。この部分除去は、例えば、Siに関するSi3N4の選択的乾式エッチングであり得る。第二の部分除去は、スタック上方の分離層１０２を除去するように行われる。従って、ソースおよびドレイン領域ブロック１１０および１３０と、構造１２０の上に位置する分離層１３２の残りの領域が除去される。分離層１３２の第二の部分除去は、ブロック１１０および１３０の側壁に対して分離領域を維持し、ゲート１５０に接するようにも行われる（図１Ｇ、２Ｇ、３Ｇ）。
このエッチングにより、分離層１３２のエッチングで得られた第一の分離領域または第一のスペーサー１７０ａは、ゲートを横切る第一のブロック１１０の少なくとも側壁に、好ましくは側壁の全高で接する（ブロックの高さは、直交基準［ｏ；ｉ(→)；ｊ(→)；ｋ(→)］のベクトルｋ(→)に平行な方向で規定される）。第一のスペーサー１７０ａは、ゲート１５０にも接しており、好ましくは、完全に、第一のブロック１１０から後者を分離、および／または、絶縁している。分離層１３２のエッチングで得られた第二の分離領域または第二のスペーサー１７０ｂは、ゲートを横切る第二のブロック１３０の少なくとも側壁に、好ましくは側壁の全高で接する。第二のスペーサー１７０ｂは、ゲート１５０にも接しており、好ましくは、完全に、第二のドレインブロック１３０から後者を分離、および／または、絶縁している。半導体バー１０４ａ、１０４ｂ、１０４ｃ、１０４ｄは、スペーサー１７０ａおよび１７０ｂを貫通している。従って、ゲートが形成された分離マスクの一部分は、蒸着される追加の誘電材料なしに、スペーサー１７０ａおよび１７０ｂを形成するために削られている（図１Ｇ、２Ｇ、３Ｇ）。
スペーサー１７０ａおよび１７０ｂが形成されると、例えば、ブロック１１０および１３０の少なくとも一つの領域にドーピングを行うことにより、トランジスタの形成が完了する。そして、ブロック１１０および１３０、および、場合によってはゲート１５０のシリサイディングが、有利に、実施され得る。このシリサイディングは、例えば、ニッケル等の金属の蒸着ステップ、シリサイディングアニーリングのステップ、不要な金属の選択的除去を含み得る。
前述した実施形態の方法の一バリエーションに従い、他のスタック１００５が形成され得る。この他のスタック１００５は、前記第二の材料をベースとする「犠牲」層１０６０、１０６１、１０６２と、前記第一の材料をベースとする半導体層１０４１、１０４２とが、それぞれ交互になって形成され得るが、前述したスタック１０５に関して異なる配置がされている。このスタック１００５では、基質１００の誘電層１０２は、第二の材料に基づく犠牲層１０６０に覆われ接しており、自身は第一の材料に基づく層１０４１に覆われており、自身は第二の材料に基づく層と第一の材料に基づく層とが交互になって覆われている。この他のスタック１００５が形成されると、図１、２、３に関連して前述したものと同じステップ方法が実施され得る。本方法のこのバリエーションを用いて、基質１００の誘電層から分離した半導体バー１０４ａ、１０４ｂ、１０４ｃ、１０４ｄと、ゲート誘電体とゲート材料とが半導体バー１０４ａ、１０４ｂ、１０４ｃ、１０４ｄの各部分の全周囲に形成された、または、各半導体バー１０４ａ、１０４ｂ、１０４ｃ、１０４ｄの周囲にリングを形成する、全周囲ゲート１０５とを得ることができる（図１５Ａ、１５Ｂ）。
図１、２、３に関連して前述した実施形態の方法の他のバリエーションに従い、例えばキャビティ１３６の第二の材料の除去後（図１Ｅ、２Ｅ、３Ｅに関連して前述）、第一の材料に基づく分離半導体バー１０４ａ、１０４ｂ、１０４ｃ、１０４ｄを形成するために、基質１００の誘電層１０２の厚みを削り得る。この削除は、基質１００誘電層１０２からバー１０４ａ、１０４ｃを分離し、この誘電層１０２とバー１０４ａ、１０４ｃとの間にスペースを形成するように、例えば、HFを用いた湿式エッチング等、層１０２の誘電材料の異方性エッチングにより行われ得る。このようにして形成されたバー１０４ａ、１０４ｂ、１０４ｃ、１０４ｄは、基質１００の上方にすべて懸架された状態となり、後者とは接触しない（図１６Ａ）。次に、ゲートを形成するため、図１Ｆ−１Ｇ、２Ｆ−２Ｇ、３Ｆ−３Ｇに関連して前述したものと同じ方法ステップを実施し得、次に、スペーサー１７０ａ、１７０ｂを形成する。本バリエーションを用いて、ゲート誘電体とゲート材料とが半導体バー１０４ａ、１０４ｂ、１０４ｃ、１０４ｄの各部分の全周囲に形成された、または、各半導体バー１０４ａ、１０４ｂ、１０４ｃ、１０４ｄの周囲にリングを形成する、全周囲ゲート１５２を得ることができる（図１６Ｂ）。
上述した本方法例の一バリエーション（不図示）に従い、スタック１０５に対するバッファーまたは防護層が、第一のブロック１１０、第二のブロック１３０、及び構造１２０の形成前に、前記スタックに蒸着され得る。この「バッファー」層は、SiO2ベースで、厚みは、例えば、5〜50ナノメータであり、例えば、Si3N4に基づく第一の分離層１３２により覆われる。
マイクロ電子手法の他の例を、図４Ａ−４Ｇ；５Ａ−５Ｇ；６Ａ−６Ｇに関連して提供する（図Ａ−４Ｇは、製造過程でのマイクロ電子デバイスの平面図を、図５Ａ−５Ｇは、製造過程でのマイクロ電子デバイスの、Ｘ´Ｘ軸を通り、直交基準［ｏ；ｉ(→)；ｊ(→)；ｋ(→)］の平面［ｏ；ｉ(→)；ｋ(→)］に平行な面に沿った断面図を、図６Ａ−６Ｇは、製造過程でのマイクロ電子デバイスの、Ｙ´Ｙ軸を通り、直交基準［ｏ；ｉ(→)；ｊ(→)；ｋ(→)］の平面［ｏ；ｊ(→)；ｋ(→)］に平行な面に沿った断面図を示す）。
本バリエーションでは、例えば絶縁体上の半導体タイプの基質２００の上に、例えばSi等の第一の材料をベースとする層２０４１、２０４２と、第一の材料とは異なるとともに、第一の材料に関して選択的にエッチングされ得る第二の材料をベースとする層２０６１、２０６２とを交互に形成する。第二の材料は、例えば、SiGe等の半導体であり得る。スタック２０５は、例えば、複数の連続的なエピタキシャル法で形成され得る。続いて、スタック２０５上方に、例えばSi3N4に基づく、少なくとも一つの第一分離層２３２を蒸着する。次に、例えば、フォトリソグラフィ法を用いて、または、例えば電子ビーム（「e-beam」）を用いて、または、電子ビームとdeep UV線を用いるハイブリッドプロセスを用いて、または、第一の誘電層２３２上へのナノメーターサイズのパターン（「ナノーインプリンティング」）のモデリング方法により、マスク（不図示）を形成する。次に、少なくとも一つの第一の半導体ソース領域パターン２３２ａ、少なくとも一つの第二の半導体ドレイン領域パターン２３２ｂ、第一のパターン２３２ａと第二のパターン２３２ｂとを繋ぐ、例えば第三のパターン、第一のパターン２３２ａと第二のパターン２３２ｂとを繋ぐ、第四のパターン等の、２つの平行で分離した細長い形態の、一つまたは複数のパターンを、第一の分離層２３２に形成するように、マスクを介して、分離層２３２のエッチングを行う。次に、第一のパターン２３２ａの下に、少なくとも一つのトランジスタソース領域として機能するよう設計された少なくとも一つの第一のブロック２１０と、第二のパターン２３２ｂの下に、少なくとも一つのトランジスタドレイン領域として機能するよう設計された少なくとも一つの第二のブロック２３０と、第三および第四のパターン２３２ｃ、２３２ｄのそれぞれの下に、第一のブロック２１０と第二のブロック２３０とを繋ぐバーの第一のスタック２２０ａと、バーの第二のスタック２２０ｂとを形成するように、プラズマを用いた異方性エッチングにより、マスクおよび分離層２３２を介して、スタック２０５をエッチングする。バーのスタック２２０ａおよび２２０ｂには、トランジスタチャネルのブランチが形成される。このように形成されたエッチングされたスタック２０５の上の、ブロック２１０および２３０、バー２２０ａおよび２２０ｂのスタックは、分離層２３２により覆われる。次に、マスクが除去される（図４Ａ、５Ａ、６Ａ）。
続いて、第一のブロック２１０および第二のブロック２３０の側壁または側面に対して、分離領域を形成する。
これを行うために、例えばHSQ（hydrogen silsesquioxane）材料等の、電子ビームの露光に反応可能な、または電子ビームの作用に反応する誘電層２３４を、エッチングされたスタック２０５の上と周囲に蒸着する。次に、ブロック２１０および２３０の側面または側壁に対する分離厚を維持するように、誘電材料２３４の層の部分的除去を行う。電子ビームを用いたリソグラフィが行われる。電子ビームに露光されない誘電材料の層２３４の一部は、例えば、希釈TMAH（tetra methyl ammonium hydroxide）を用いて、化学的に除去される。誘電材料２３４は、ソース２１０とドレイン２３０ブロックの間に位置する領域において、この領域に、壁が誘電材料２３４ベースであり、形状がトランジスタゲートパターン２３５ａである、キャビティ２３６を形成するように、特に、部分的に除去される。電子ビームに露光された誘電材料２３４の領域は、少なくとも部分的に、例えばSiO2等の、材料２３４の性質とは異なる性質の誘電材料に基づく領域に変換される。誘電材料２３４の層の維持領域は、ブロック２１０および２３０の側壁に対して位置する分離スペーサー２３７ａおよび２３７ｂを形成する。ブロック２１０と２３０との間に位置する領域において、スペーサー２３７ａと２３７ｂとを分離する距離ｄ２、または、キャビティ２３６の幅ｄ２は、均一である（ｄ２は、図４Ｂに示される軸Ｘ´Ｘに平行な方向で測定される）。この距離または幅ｄ２は、例えば、5〜50ナノメータの間であり、ブロック２１０と２３０との間のキャビティ２３６に形成されるゲートの臨界サイズに比例する（図４Ｂ、５Ｂ、６Ｂ）。
次に、キャビティ２３６により露出している構造２２０の一部、特に、キャビティ２３６に位置する第二材料に基づく層２０６１、２０６２の一部を除去する。この除去は、第一の材料に基づく明確に分離した半導体バー２０４ａ、２０４ｂ、２０４ｃ、２０４ｄを形成するように、例えば異方性エッチング等の、第一の材料に関して選択的な、第二の材料のエッチングを用いて行われる。第二の材料のエッチングは、例えばCF4を用いた乾式エッチング、または、例えばHNO3:HF:CH3COOH:H2Oを用いた湿式エッチング、または、一般に「Secco」と呼ばれる手法により行われ得る（図４Ｃ、５Ｃ、６Ｃ）。
続いて、Damasceneタイプ法を用いて、ゲート２５０がキャビティ２３６に形成される。まず、キャビティ２３６により露出したバー２０４ａ、２０４ｂ、２０４ｃ、２０４ｄの周囲に、ゲート誘電材料２４２を蒸着し、次に、例えば、TiNまたはTaNまたはWSi等の金属の少なくとも一つの第一ゲート材料２４６を、例えば、3〜12ナノメータの厚みを形成し、バー２０４ａ、２０４ｂ、２０４ｃ、２０４ｄの周囲のゲート誘電材料２４２を覆うように、蒸着する。次に、キャビティ２３６は、例えば、ポリシリコン等の半導体であり得る第二のゲート材料２４８で充填される。充填は、第一の分離層２３２で停止するCMP研磨ステップに続く（図４Ｄ、５Ｄ、６Ｄ）。
次に、ポリマーまたは感光レジン、またはフォトエッチングにより形成された硬マスクベースであり得るマスク２６０を形成する。マスク２６０は、第一半導体ブロック２１０と第二半導体ブロック２３０との間に位置する、ゲート材料２４６、２４８に基づく領域を覆い保護するように形成される。マスク２６０は、ゲートコンタクトパターン２６０ｂをも含む。マスク２６０は、例えば、レジン層の蒸着後、直接描画またはマスクを介して分離することで形成され得る（図４Ｅ、５Ｅ、６Ｅ）。
パターン２６０ａを再形成するように、ゲート誘電体２４２に関して、ゲート材料２４６、２４８の、選択的および、例えば異方性のエッチングが行われる。このエッチングは異方性であり、例えばプラズマを用いて行われる。次に、マスク２６０を除去する。
次に、ブロック２１０および２３０と、ブロック２２０ａおよび２２０ｂ上方の、層２３２を除去するように、第一の分離層２３２の部分的除去を行う。このエッチングは、例えば、H3PO4等を用いた、異方性エッチングを介して行われ得る（図４Ｇ、５Ｇ、６Ｇ）。
トランジスタソース領域が形成された第一のブロック２１０と、トランジスタドレイン領域が形成された第二のブロック２３０と、基質に接触しない一つまたは複数のバー２０４ｃ、２０４ｄを含む、第一のブロック２１０と第二のブロック２３０とを結ぶ複数の分離バーと、少なくとも部分的にバー２０４ａ、２０４ｂ、２０４ｃ、２０４ｄを囲むゲート２５０と、基質２００の誘電層２０２上に置かれ、ブロック２１０と２３０の側壁または側面に形成される分離領域２３７ａ、２３７ｂ、またはスペーサーと、を基質上に有するマイクロ電子デバイスが、このように形成される。ゲート２５０は、ブロック２１０と２３０との間に、均一な臨界サイズｄ２を有している。分離スペーサー２３７ａおよび２３７ｂは、ゲート２５０に接し、全体として、前記ゲートをソースおよびドレイン領域ブロックから分離している。第一のブロック２１０と第二のブロック２３０とを繋ぐバー２０４ａ、２０４ｂ、２０４ｃ、２０４ｄは、スペーサー２３７ａ、２３７ｂおよびゲート２５０を貫通する。このタイプのマイクロ電子デバイスは、図１３の透視図に従い図示される。
スペーサー２３７ａ、２３７ｂが形成されると、例えば、ブロック２１０および２３０のドーピングを実施して、トランジスタの形成が完了する。そして、ブロック１１０および１３０、および、ゲート１５０のシリサイディングが実施され得る。このシリサイディングは、例えば、ニッケル等の金属の蒸着ステップ、シリサイディングアニーリングのステップ、不要な金属の選択的除去を含み得る。
上述した本方法例の一バリエーションに従い、例えばHSQタイプ等の電子ビームに反応可能な誘電材料２３４の層を、エッチングされたスタック２０５の上と周囲に蒸着した後、ソース２１０とドレイン２３０ブロックとの間に位置する領域に、壁が誘電材料２３４ベースであり、形状がトタンジスタゲートパターン２３５ａおよびゲートパターン２３５ａの延長上のゲートコンタクトパターン２３５ｂである、キャビティ２３６を形成するように、誘電材料２３４を部分的に除去する（図１Ａ）。次に、前例のように、明確に分離したバー２０４ａ、２０４ｂ、２０４ｃ、２０４ｄを形成する。次に、キャビティにおいて少なくとも一つのゲート誘電体と少なくとも一つのゲート材料とを蒸着し、キャビティ２３６に、ゲート２５０およびゲートコンタクト２５２を形成する（図１４Ｂ）。
図１、２、および３に関して前述したマイクロ電子手法例の他のバリエーションを、図７Ａ−７Ｇ；８Ａ−８Ｇ；９Ａ−９Ｇに関連して提供する（図７Ａ−７Ｇは、製造過程でのマイクロ電子デバイスの平面図を、図８Ａ−８Ｇは、製造過程でのマイクロ電子デバイスの、Ｘ´Ｘ軸を通り、直交基準［ｏ；ｉ(→)；ｊ(→)；ｋ(→)］の平面［ｏ；ｉ(→)；ｋ(→)］に平行な面に沿った断面図を、図９Ａ−９Ｇは、製造過程でのマイクロ電子デバイスの、Ｙ´Ｙ軸を通り、直交基準［ｏ；ｉ(→)；ｊ(→)；ｋ(→)］の平面［ｏ；ｊ(→)；ｋ(→)］に平行な面に沿った断面図を示す）。図１、２、および３に関して与えられた方法例により、まず、基質１００上に薄層１０４１、１０６１、１０４２、１０６２のスタック１０５を形成し、次に、第一のソース領域ブロック１１０、第二のドレイン領域ブロック１３０、および、第一のブロック１１０と第二のブロック１３０とをつなぎ他の２つの分離ブロックを形成する構造１２０を形成するように、このスタック１０５をエッチングする。次に、例えばSi3N4等に基づく第一の誘電材料に基づく第一の分離層３３２を、エッチングされたスタック１０５の上と周囲に蒸着する。このバリエーションに従い、少なくとも一つのゲートパターン３３５ａと、場合によっては、ゲートコンタクトパターン３３５ｂとを、第一の分離層３３２に蒸着したマスク層３３３に形成する。パターン３３５ａおよび３３５ｂは、例えば、フォトリソグラフィにより形成され得る。この場合、マスク３３３は、例えば、感光レジンの層であり得る（図７Ａ、８Ａ、９Ａ）。
次に、マスク層３３３のパターン３３５ａおよび３３５ｂを介して、これらのパターンを第一の分離層３３２に再形成するように、第一の分離層３３２をエッチングする。この第一の分離層３３２は、好ましくは、パターン３３５ａおよび３３５ｂの下でのみ維持される。このエッチングは、例えば、プラズマエッチングを用いて行われ得る（図７Ｂ、８Ｂ、９Ｂ）。
次に、例えば、次の連鎖H2SO4＋H2O2、次にH2O2＋NH4OH＋H2O、次にプラズマO2＋H2＋N2により、レジン３３３層を除去する。次に、例えば、HTO（High Thermal Oxide）タイプの誘電体に基づく、第二の誘電体材料に基づく第二の分離層３３４を、第一の分離層３３２に形成されたゲート３３５ａおよびゲートコンタクト３３５ｂパターンの上と周囲に蒸着する。次に、第一の分離層３３２に形成されたパターン３３５ａおよび３３５ｂの上方に位置する第二の分離層３３４の一部を除去する。この除去は、パターン３３５ａおよび３３５ｂを露出するように、CMP研磨により実施され得る（図７Ｃ、８Ｃ、９Ｃ）。
次に、第一分離層３３２、特に、パターン３３５ａおよび３３５ｂを除去する。この除去は、第二の分離層３３４に、ゲートパターン１３５ａ及びゲートコンタクトパターン１３５ｂの形状を有するキャビティ３３６を形成するように、例えば、H3PO4に基づく湿式エッチング等、選択的エッチングで行われ得る。キャビティ３３６は、基質１００の誘電層１０２と、半導体ブロック１１０と１３０とをつなぐ構造１２０のスタック１２０ａおよび１２０ｂの一部を露出する（図７Ｄ、８Ｄ、９Ｄ）。
次に、スタッ１０５から、第二の材料ベースでありキャビティ３３６に位置する層１０６１、層１０６２の一部を除去する。この除去は、例えば、CF4ベースのプラズマを用いた乾式エッチング、または、HNO3:HF:CH3COOH:H2Oを用いた湿式エッチング、または、「Secco」と呼ばれる手法により行われ得る。キャビティ３３６の第二の材料の除去に続き、第一の材料ベースであり、第一のブロック１１０と第二のブロック１３０とをつなぐ分離半導体バー１０４ａ、１０４ｂ、１０４ｃ、１０４ｄが形成される。バー１０４ｂ、１０４ｄは、誘電層１０２に接触せず、第一のブロック１１０と第二のブロック１３０との間に懸架され、基質１００の上方に位置する（図７Ｅ、８Ｅ、９Ｅ）。
次に、Damascene法を用いて、ゲート３５０が形成される。まず、キャビティ３３６により露出しているバー１０４ａ、１０４ｂ、１０４ｃ、１０４ｄの周囲にゲート誘電材料３４２を蒸着し、次に、バー１０４ａ、１０４ｂ、１０４ｃ、１０４ｄの周囲のゲート誘電材料３４２を覆うように、例えば、TiN、またはTaN、またはWSi等の金属材料３４６を蒸着する。次に、キャビティ３３６において、例えば、ポリシリコン等の半導体であり得るゲート材料３４８を蒸着する。充填は、第一の分離層１３２で停止するCMP研磨ステップに続く（図７Ｆ、８Ｆ、９Ｆ）。
次に、キャビティ３３６が形成された第二の分離層３３４から、ゲート３５０に対して、スペーサー３７０ａ、３７０ｂを形成する。これを行うために、例えば、プラズマを用いた異方性エッチングを用いて、第二の分離層３３４から得られた分離領域３７０ａ及び３７０ｂをゲート３５０の両側に維持し、前記ゲートを、それぞれソース領域およびドレイン領域として機能するように設計されたブロック１１０およびブロック１３０から分離するように、層３３４の部分的除去を実施する（図７Ｇ、８Ｇ、９Ｇ）。分離領域３７０ａおよび３７０ｂは、ゲート３５０をブロック１１０および１３０から完全に分離するように、ソースおよびドレイン半導体ブロック１１０および１３０の側壁と、場合によってはブロックの全高で接する。
マイクロ電子手法の他の実施形態を、図１０Ａ−１０Ｆ；１１Ａ−１１Ｆ；１２Ａ−１２Ｆに関連して提供する（図１０Ａ−１０Ｆは、製造過程でのマイクロ電子デバイスの平面図を、１１Ａ−１１Ｆは、製造過程でのマイクロ電子デバイスの、Ｘ´Ｘ軸を通り、直交基準［ｏ；ｉ(→)；ｊ(→)；ｋ(→)］の平面［ｏ；ｉ(→)；ｋ(→)］に平行な面に沿った断面図を、１２Ａ−１２Ｆは、製造過程でのマイクロ電子デバイスの、Ｙ´Ｙ軸を通り、直交基準［ｏ；ｉ(→)；ｊ(→)；ｋ(→)］の平面［ｏ；ｊ(→)；ｋ(→)］に平行な面に沿った断面図を示す）。
本例においては、図１、２、および３に示される、例えば、Si等の第一の半導体材料に基づく薄１０４１、１０４２と、SiGe等の第二の半導体材料に基づく薄１０６１、１０６２とを交互に含む、薄層のスタック１０５を形成する。次に、第一のソース領域ブロック１１０、第二のドレイン領域ブロック１３０、構造１２０を形成するように、このスタック１０５をエッチングする。次に、例えばHSQ材料等の、電子ビームの作用下で反応可能な、第一の誘電材料に基づく分離層を蒸着する。次に、ゲートパターン４３５ａおよびゲートコンタクトパターン４３５ｂの形状を有するダミーゲート、または、分離マスクを、例えば、電子ビームを用いたリソグラフィにより、材料４３３に形成する（図１０Ａ、１１Ａ、１２Ａ）。電子ビームの利用は、例えば、50ナノメータより小さい、均一な、臨界サイズの細かいゲートパターン４３５ａの形成を可能にする。
次に、マスクの両側と、場合によっては上に、第二の誘電材料を蒸着する。第二の誘電材料は、例えば、Si3N4またはSiO2ベースであり得る。次に、例えば、機械的ー化学的研磨を用いて、第二の誘電材料の厚みと、場合によっては、マスクの厚みを縮小する。研磨は、第一の誘電材料４３３に基づくマスクの厚みと、第二の誘電材料４３４の厚みとが、等しく、または実質的に等しくなるように行われ得る（図１０Ｂ、１１Ｂ、１２Ｂ）。
続いて、第二の誘電材料４３４に基づく層にキャビティ４３６を形成するように、第一の誘電材料に基づくマスク４３３を除去する。第一の誘電材料４３３の除去は、例えば、１％濃度の希釈HFを用いた異方性エッチング等、例えば、第二の誘電材料４３４に関する選択的エッチングにより行われ得る。形成されたキャビティ４３６は、ゲート４３５ａおよびコンタクト４３５ｂパターンを再形成し、チャネルとして機能する様に設計された、構造１２０のスタック１２０ａおよび１２０ｂの一部と、基質１００の分離層１０２とを露出する（図１０Ｃ、１１Ｃ、１２Ｃ）。
次に、キャビティにより露出された構造１２０と、特に、キャビティに位置する前記第二の材料に基づく層１０６１、１０６２の一部を除去する。この除去は、分離半導体バー１０４ａ、１０４ｂ、１０４ｃ、１０４ｄを形成するように、第一の材料に関して選択的な、第二の材料の異方性エッチングを用いて行われ得る。このエッチングは、例えば、CF4を用いた乾式エッチング、または、HNO3:HF:CH3COOH:H2Oを用いた湿式エッチング、または、SECCOにより行われ得る（図１０Ｄ、１１Ｄ、１２Ｄ）。
次に、Damasceneタイプ法を用いて、キャビティ４３６にゲート３５０が形成される。まず、キャビティ３３６により露出しているバー１０４ａ、１０４ｂ、１０４ｃ、１０４ｄの周囲に、ゲート誘電材料４４２を蒸着し、次に、バー１０４ａ、１０４ｂ、１０４ｃ、１０４ｄの周囲のゲート誘電材料４４２を覆うように、例えば、TiN等の金属材料４４６を蒸着する。次に、キャビティ４３６が、例えば、ポリシリコン等の半導体であり得るゲート材料４４８で充填される（図１０Ｅ、１１Ｅ、１２Ｅ）。充填は、潜在的に、CMP研磨ステップに続く。
続いて、ゲート４５０に対して、スペーサー３７０ａ、３７０ｂを形成する（図１０Ｆ、１１Ｆ、１２Ｆ）。このために、特に、第一のブロック１１０および第二のブロック１２０上と、構造１２０上とにおいて、層４３４の部分的除去を実施する。この部分的除去は、第二誘電材料に基づく分離領域４７０ａ及び４７０ｂをゲート４５０の両側に維持し、前記ゲートを、それぞれソース領域およびドレイン領域として機能するように設計されたブロック１１０およびブロック１３０から分離するように、例えば、プラズマを用いた異方性エッチングを用いて行われ得る。分離領域４７０ａおよび４７０ｂは、基質上に位置し、ブロック１１０および１３０の側壁に対して形成される。分離領域４７０ａおよび４７０ｂは、ゲートと半導体ブロック１１０および１３０との間の完全な分離を形成するように、ブロック１１０および１３０の側壁の全高に対して形成され得る。
本発明は、スタック１０５、２０５、１００５を形成するために供給された材料の例に限定されるものではない。層１０４１、１０４２、２０４１、２０４２が形成される第一の材料は、前述した例とは潜在的に異なり得る。バリエーションに従えば、前記第一の半導体材料は、例えば、SiGe、またはGe等、および／または、例えば拘束（contraint）Ge等の拘束（contraint）半導体材料、および／または、例えばSiGeCまたはSiC等のカーボン等の添加物を含む所与の半導体である。この添加物は、原子の形態で、前記所与の半導体と関連して基質に位置し、例えば１％から２％の間の割合である。
犠牲層１０６０、１０６１、１０６２、２０６１、２０６２が形成される第二の材料は、前述した例とは潜在的に異なり得る。前記第二の材料は、第一の材料とは異ってドープされ、および／または、異なった半導体材料をベースとし、および／または、異なった化学量を有して、第一の材料とは異なり、第一の材料に関して選択的にエッチングされ得るように選択される。
第一のケースでは、例えば、前記第一の材料は、Si、または、カーボン等の添加物を有するSiであり、前記第二の材料は、潜在的に、SiGe、または、カーボン等の添加物を有するSiGe、または、ボロン等の添加物を有するSiGe、またはドープSiベースであり得る。
第二のケースでは、例えば、前記第一の材料は、SiGe、または、カーボン等の添加物を有するSiGeであり、前記第二の材料は、ドープSiGe、または、ドープSi、または、潜在的に、第一の材料とは異なる化学量を有するSiGeベースであり得る。
第三のケースでは、例えば、前記第一の材料は、Ge、または、拘束（contraint）Geであり、前記第二の材料は、潜在的に、SiGe、または、ドープSiGe、または、拘束（contraint）Siベースであり得る。
１００−１０２、２００−２０２ 支持体
１０２、２０２ 誘電層
１０４１、１０４２、１０６０、１０６１、１０６２ 層
１０４ｃ、１０４ｄ、２０４ｃ、２０４ｄ バー（半導体バー）
１０５、２０５、１００５ スタック
１１０、２１０ 第一のブロック
１２０、１２０ａ、１２０ｂ、２２０、２２０ａ 構造
１３０、２３０ 第二のブロック
１３２、３３４、４３２、４３４ 分離マスク
１３６、２３６、３３６、４３６、５３６ キャビティ
１７０ａ、２３７ａ、３７０ａ、４７０ａ 第一の分離領域
１７０ｂ、２３７ｂ、３７０ｂ、４７０ｂ 第二の分離領域
１３５ａ、３３５ａ、４３５ａ トランジスタゲートパターン
２３５ｂ トランジスタゲートコンタクトパターン
１４２、２４２、３４２、４４２ ゲート誘電体
１４６、１４８、２４６、３４６、３４８、４４６、４４８ ゲート材料
２０４１、２０４２、２０６１、２０６２ 層
２３４ 誘電材料
２４６、２４８ ゲート材料
１０２、２０２ 誘電層
１０４１、１０４２、１０６０、１０６１、１０６２ 層
１０４ｃ、１０４ｄ、２０４ｃ、２０４ｄ バー（半導体バー）
１０５、２０５、１００５ スタック
１１０、２１０ 第一のブロック
１２０、１２０ａ、１２０ｂ、２２０、２２０ａ 構造
１３０、２３０ 第二のブロック
１３２、３３４、４３２、４３４ 分離マスク
１３６、２３６、３３６、４３６、５３６ キャビティ
１７０ａ、２３７ａ、３７０ａ、４７０ａ 第一の分離領域
１７０ｂ、２３７ｂ、３７０ｂ、４７０ｂ 第二の分離領域
１３５ａ、３３５ａ、４３５ａ トランジスタゲートパターン
２３５ｂ トランジスタゲートコンタクトパターン
１４２、２４２、３４２、４４２ ゲート誘電体
１４６、１４８、２４６、３４６、３４８、４４６、４４８ ゲート材料
２０４１、２０４２、２０６１、２０６２ 層
２３４ 誘電材料
２４６、２４８ ゲート材料
Claims (25)
- 支持体と、
第一の半導体材料に基づく少なくとも一つの層（２０４１、２０４２）と、第一の半導体材料とは異なる第二の半導体材料に基づく少なくとも一つの層（２０６１、２０６２）と、を含む薄層の、エッチングされたスタックであって、該スタックは支持体の上にあるとともに、少なくとも一つのドレイン領域と、少なくとも一つのソース領域が、それぞれ形成され得る、少なくとも一つの第一のブロックと少なくとも一つの第二のブロックとを含み、一つまたは複数の半導体バーが第一のブロックの第一の領域と第二のブロックの他の領域とをつなぎ、一つのトランジスタチャネルまたは一つのマルチブランチトランジスタチャネルまたは複数のトランジスタチャネルを形成し得るスタックと、
前記第一のブロック（２１０）と前記第二のブロック（２３０）との間に位置し、少なくとも部分的に前記バーを囲むゲートと、
前記第一のブロックの少なくとも一つの側壁に対して形成される少なくとも一つの第一の分離領域（１７０ａ、２３７ａ、３７０ａ、４７０ａ）と、
第一の分離領域向かいに位置し、前記第二のブロックの少なくとも一つの側壁に対して形成される少なくとも一つの第二の分離領域（１７０ｂ、２３７ｂ、３７０ｂ、４７０ｂ）と、を備え、ゲートが、第一の分離領域および第二の分離領域とに接し、少なくとも部分的に前記第一のブロックおよび前記第二のブロックから、前記第一および第二の分離領域を介して分離される、マイクロ電子デバイス。 - 前記バーのうち少なくとも一つのバー（１０４ｃ、１０４ｄ、２０４ｃ、２０４ｄ）が、第一のブロック（１１０、２１０）と第二のブロック（１３０、２３０）との間の支持体（１００、２００）の上方に懸架され、および／または、支持体（１００−１０２、２００−２０２）から分離されている、
請求項１に記載のマイクロ電子デバイス。 - 少なくとも二つの前記半導体バー（１０４ａ、１０４ｂ、２０４ａ、２０４ｂ）が、支持体（１００−１０２、２００−２０２）の主平面に平行な方向に位置する、
請求項１または２に記載のマイクロ電子デバイス。 - 少なくとも２つの前記半導体バー（２０４ａ、２０４ｄ）が分離し、支持体（１００−１０２、２００−２０２）の主平面に対して０度でない角度をなす方向に配置される、
請求項１〜３のいずれか1項に記載のマイクロ電子デバイス。 - 前記スタック（１０５、２０５、１００５）が、第一の半導体材料に基づく層（２０４１、２０４２）と、第一の半導体材料とは異なる第二の材料に基づく層（２０６１、２０６２）とが交互になって形成される。
請求項１〜４のいずれか1項に記載のマイクロ電子デバイス。 - 第一の分離領域と第二の分離領域とが、第一のブロックと第二のブロックとの間で、ゲートの臨界サイズに等しい一定の距離で間隔を隔てる、
請求項１〜５のいずれか1項に記載のマイクロ電子デバイス。 - 第一の材料と第二の材料とが、添加物を含む半導体に基づく、
請求項１〜６のいずれか1項に記載のマイクロ電子デバイス。 - 下記ステップを含むマイクロ電子デバイスの形成方法。
ａ）少なくとも一つの第一の半導体材料と、第一の半導体領域とは異なる少なくとも一つの第二の半導体領域とにそれぞれ基づく、少なくとも二つの連続層（２０４１、２０４２、２０６１、２０６２）を含む、支持体（２００−２０２）上の薄層のスタック（２０５）からの、少なくとも一つのトランジスタソース領域を形成するように設計された少なくとも一つの第一のブロック（２１０）と、少なくとも一つのトランジスタドレイン領域（２３０）を形成するように設計された少なくとも一つの第二のブロックと、第一のブロックと第二のブロックとをつなぐ少なくとも一つの構造（２２０、２２０ａ）の形成、
ｂ）第一のブロックと第二のブロックとの間に位置する領域における、第一のブロックの少なくとも一つの側壁に対する少なくとも一つの第一の分離領域（２３７ａ）と、第ニのブロックの少なくとも一つの側壁に対する少なくとも一つの第二の分離領域（２３７ｂ）と、少なくとも一つのゲートパターン（２３５ａ）を含みまたは形成し、第一の分離領域（２３７ａ）と第二の分離領域（２３７ｂ）との間の少なくとも一つのキャビティ（２３６、５３６）の形成、
ｃ）キャビティにおける、前記第一の材料に関して選択的な前記第二の材料の除去、
ｄ）キャビティにおける、少なくとも一つのゲート誘電体（２４２）と少なくとも一つのゲート材料（２４６、２４８）の蒸着。 - キャビティ（５３６）が、トランジスタゲートコンタクトパターン（２３５ｂ）をも含む、
請求項８に記載の方法。 - ステップｄ）の後に、前記ゲート材料（２４６、２４８）のエッチングによる少なくとも一つのトランジスタゲートコンタクトの形成をも含む、
請求項８に記載の方法。 - ステップｂ）における分離領域の形成が、
ー誘電材料に基づく層の支持体（２００）上への蒸着、
ー電子ビームを用いた、誘電材料（２３４）の前記層の一部の露出、
を含む、
請求項８〜１０のいずれか１項に記載の方法。 - 誘電材料の前記層（２３４）はHSQ誘電体ベースであり、分離領域の形成が、前記露出の後に、電子ビームに露光していないHSQ誘電材料の領域の除去をも含む、
請求項１１に記載の方法。 - 下記ステップを含むマイクロ電子デバイスの形成方法。
ａ）少なくとも一つの第一の半導体材料と、第一の半導体領域とは異なる少なくとも一つの第二の半導体領域とにそれぞれ基づく、少なくとも二つの連続層（１０６０、１０４１、１０６１、１０４２、１０６２）と、少なくとも一つのトランジスタソース領域を形成するように設計された少なくとも一つの第一のブロック（１１０）と、少なくとも一つのトランジスタドレイン領域（１３０）を形成するように設計された少なくとも一つの第二のブロックと、第一のブロックと第二のブロックとをつなぐ少なくとも一つの構造（１２０）とを含むスタック（１０５、１００５）からの、支持体（１００）上の薄層の形成、
ｂ）少なくとも一つのトランジスタゲートパターン（１３５ａ、３３５ａ、４３５ａ）を含む少なくとも一つのキャビティ（１３６、３３６、４３６）を含む、分離マスク（１３２、３３４、４３４）の、スタック（１０５、１００５）上での形成、
ｃ）キャビティ（１３６、３３６、４３６）を通じての、第一の半導体材料に関して選択的な前記第二の材料の除去、
ｄ）キャビティにおける、少なくとも一つのゲート誘電体（１４２、３４２、４４２）と少なくとも一つのゲート材料（１４６、１４８、３４６、３４８、４４６、４４８）の蒸着、
ｅ）マスクから得られる少なくとも一つの第一の分離領域（１７０ａ、１７０ｂ、３７０ａ、３７０ｂ、４７０ａ、４７０ｂ）をゲート材料および第一のブロックの少なくとも一つの側壁に接するように、マスクから得られる少なくとも一つの第二の分離領域（１７０ｂ、３７０ｂ、４７０ｂ）をゲート材料および第二のブロックの少なくとも一つの側壁に接するように維持し、ゲート材料は、第一の分離領域および第二の分離領域をそれぞれ介して、少なくとも部分的に第一のブロックおよび第二のブロックから分離する、分離マスク（１３２、３３４、４３２、４３４）の部分的除去。 - ステップｅ）における部分的除去が、第一のブロック、第二のブロック、前記第一のブロックと前記第二のブロックとをつなぐ構造（１２０、１２０ａ、１２０ｂ）の上方の分離マスク（１３２、３３４、４３２、４３４）の部分的エッチングを含む、
請求項１３に記載の方法。 - 少なくとも一つのキャビティ（４３６）を備えた分離マスク（４３２、４３４）を形成するステップｂ）が、下記ステップを有する、
請求項１４に記載の方法。
ー第一の誘電材料の蒸着、
ー少なくとも一つのトランジスタゲートパターンを形成するように、少なくとも一つの電子ビームを用いた、第一の誘電材料のリソグラフィ、
ー第一の誘電材料のベースパターンの両側における第二の材料の形成、
ー第一の誘電材料に基づくパターンの除去。 - 前記第一の誘電材料が、HSQ材料である、
請求項１５に記載の方法。 - 前記構造が、少なくとも二つの分離ブロック（１２０ａ、１２０ｂ）で形成される、
請求項８〜１６のいずれか１項に記載の方法。 - 支持体が、前記スタック（１０５、２０５）が形成される誘電層（１０２、２０２）を含むとともに、ステップｂ）の後で、ステップｄ）の前に、キャビティを通じて支持体の誘電層（１０２、２０２）の部分的除去を含む、
請求項８〜１７のいずれか１項に記載の方法。 - 第二の材料に基づく層（１０６０、１０６１、１０６２）と、第一の層に基づく層（１０４１、１０４２）とが交互になって、スタックを形成する、
請求項８〜１８のいずれか１項に記載の方法。 - スタック（１００５）が、支持体（１００−１０２）に接する第二の材料に基づく層（１０６０）を有する、
請求項８〜１９のいずれか１項に記載の方法。 - ステップｄ）は、ゲート誘電体（１４２、２４２、３４２、４４２）上への、第一の金属ゲート材料（１４６、２４６、３４６、４４６）の少なくとも一つの層の蒸着と、次に、少なくとも一つの第二の半導体ゲート材料（１４８、２４８，３４８、４４８）によるキャビティ（１３６、３３６、４３６、２３６）の充填とを含む、
請求項８〜２０のいずれか１項に記載の方法。 - 第一の材料および第二の材料が、添加物を含む半導体に基づく、
請求項８〜２１のいずれか１項に記載の方法。 - 第一の分離領域（２３７ａ、１７０ａ、３７０ａ、４７０ａ）と第二の分離領域（２３７ｂ、１７０ｂ、３７０ｂ、４７０ｂ）とが、第一のブロック（２１０）と第二のブロック（２３０）との間で、キャビティ（１３６、２３６、３３６、４３６）に形成されたゲートの臨界サイズ（ｄ１、ｄ２）に等しい一定の距離を隔てて分離される、
請求項８〜２２のいずれか１項に記載の方法。 - 形成された分離領域（２３７ａ、２３７ｂ、１７０ａ、１７０、３７０ａ、３７０ｂ、４７０ａ、４７０ｂ）が支持体（１００−１０２、２００−２０２）上にある、
請求項８〜２３のいずれか１項に記載の方法。 - 第一のブロック（１１０、２１０）および第二のブロック（１３０、２３０）のドーピングの少なくとも一つのステップをさらに有する、
請求項８〜２４のいずれか１項に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0554151A FR2895835B1 (fr) | 2005-12-30 | 2005-12-30 | Realisation sur une structure de canal a plusieurs branches d'une grille de transistor et de moyens pour isoler cette grille des regions de source et de drain |
| PCT/EP2006/070255 WO2007077194A1 (fr) | 2005-12-30 | 2006-12-28 | Realisation sur une structure de canal a plusieurs branches d'une grille de transistor et de moyens pour isoler cette grille des regions de source et de drain |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2009522760A true JP2009522760A (ja) | 2009-06-11 |
Family
ID=37011917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008547972A Pending JP2009522760A (ja) | 2005-12-30 | 2006-12-28 | マルチブランチチャネル構造におけるトランジスタゲートの形成およびソースおよびドレイン領域からのゲートの分離方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US20080277691A1 (ja) |
| EP (1) | EP1966819A1 (ja) |
| JP (1) | JP2009522760A (ja) |
| FR (1) | FR2895835B1 (ja) |
| WO (1) | WO2007077194A1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012142492A (ja) * | 2011-01-05 | 2012-07-26 | Takehide Shirato | 半導体装置及びその製造方法 |
| JP2014505995A (ja) * | 2010-12-01 | 2014-03-06 | インテル コーポレイション | シリコン及びシリコンゲルマニウムのナノワイヤ構造 |
| US8987794B2 (en) | 2011-12-23 | 2015-03-24 | Intel Coporation | Non-planar gate all-around device and method of fabrication thereof |
| JP2016508669A (ja) * | 2013-01-24 | 2016-03-22 | インテル・コーポレーション | ゲルマニウム活性層またはｉｉｉ−ｖ族活性層を有する深いゲートオールアラウンド半導体デバイス |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2923646A1 (fr) * | 2007-11-09 | 2009-05-15 | Commissariat Energie Atomique | Cellule memoire sram dotee de transistors a structure multi-canaux verticale |
| FR2933802B1 (fr) * | 2008-07-10 | 2010-10-15 | Commissariat Energie Atomique | Structure et procede de realisation d'un dispositif microelectronique de memoire 3d de type flash nand. |
| US9029834B2 (en) | 2010-07-06 | 2015-05-12 | International Business Machines Corporation | Process for forming a surrounding gate for a nanowire using a sacrificial patternable dielectric |
| EP2477211B1 (en) * | 2011-01-17 | 2019-03-06 | IMEC vzw | Method for selective deposition of a semiconductor material |
| FR2989515B1 (fr) | 2012-04-16 | 2015-01-16 | Commissariat Energie Atomique | Procede ameliore de realisation d'une structure de transistor a nano-fils superposes et a grille enrobante |
| FR3005309B1 (fr) * | 2013-05-02 | 2016-03-11 | Commissariat Energie Atomique | Transistors a nanofils et planaires cointegres sur substrat soi utbox |
| US9893167B2 (en) | 2014-03-24 | 2018-02-13 | Intel Corporation | Integration methods to fabricate internal spacers for nanowire devices |
| US9093478B1 (en) * | 2014-04-11 | 2015-07-28 | International Business Machines Corporation | Integrated circuit structure with bulk silicon FinFET and methods of forming |
| US9293523B2 (en) * | 2014-06-24 | 2016-03-22 | Applied Materials, Inc. | Method of forming III-V channel |
| US9306019B2 (en) * | 2014-08-12 | 2016-04-05 | GlobalFoundries, Inc. | Integrated circuits with nanowires and methods of manufacturing the same |
| EP3136446A1 (en) | 2015-08-28 | 2017-03-01 | Nederlandse Organisatie voor toegepast- natuurwetenschappelijk onderzoek TNO | Tft device and manufacturing method |
| US9614068B2 (en) * | 2015-09-02 | 2017-04-04 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| KR102343470B1 (ko) | 2016-01-28 | 2021-12-24 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
| KR102340313B1 (ko) | 2016-03-02 | 2021-12-15 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| CN108987274B (zh) * | 2017-06-05 | 2021-07-30 | 中芯国际集成电路制造(上海)有限公司 | 半导体装置及其制造方法 |
| US10553495B2 (en) * | 2017-10-19 | 2020-02-04 | International Business Machines Corporation | Nanosheet transistors with different gate dielectrics and workfunction metals |
| US10608083B2 (en) | 2018-08-31 | 2020-03-31 | International Business Machines Corporation | Non-planar field effect transistor devices with low-resistance metallic gate structures |
| US11368016B2 (en) | 2020-03-18 | 2022-06-21 | Mavagail Technology, LLC | ESD protection for integrated circuit devices |
Family Cites Families (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5675164A (en) * | 1995-06-07 | 1997-10-07 | International Business Machines Corporation | High performance multi-mesa field effect transistor |
| US5780911A (en) * | 1995-11-29 | 1998-07-14 | Lg Semicon Co., Ltd. | Thin film transistor and method for fabricating the same |
| JPH118390A (ja) * | 1997-06-18 | 1999-01-12 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US5968710A (en) * | 1998-02-19 | 1999-10-19 | Micron Technology, Inc. | Controlled removal of electron beam curable coatings and articles formed thereby |
| US6365465B1 (en) * | 1999-03-19 | 2002-04-02 | International Business Machines Corporation | Self-aligned double-gate MOSFET by selective epitaxy and silicon wafer bonding techniques |
| US6355532B1 (en) * | 1999-10-06 | 2002-03-12 | Lsi Logic Corporation | Subtractive oxidation method of fabricating a short-length and vertically-oriented channel, dual-gate, CMOS FET |
| US6562665B1 (en) * | 2000-10-16 | 2003-05-13 | Advanced Micro Devices, Inc. | Fabrication of a field effect transistor with a recess in a semiconductor pillar in SOI technology |
| US6413802B1 (en) * | 2000-10-23 | 2002-07-02 | The Regents Of The University Of California | Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture |
| KR100414217B1 (ko) * | 2001-04-12 | 2004-01-07 | 삼성전자주식회사 | 게이트 올 어라운드형 트랜지스터를 가진 반도체 장치 및그 형성 방법 |
| US6787402B1 (en) | 2001-04-27 | 2004-09-07 | Advanced Micro Devices, Inc. | Double-gate vertical MOSFET transistor and fabrication method |
| DE10126340A1 (de) * | 2001-05-30 | 2002-12-12 | Siemens Ag | Elektrische Maschine mit trägheitsarmen Läufer |
| US20030008515A1 (en) * | 2001-07-03 | 2003-01-09 | Tai-Ju Chen | Method of fabricating a vertical MOS transistor |
| JP2003158122A (ja) * | 2001-09-04 | 2003-05-30 | Japan Pionics Co Ltd | 気化供給方法 |
| US6689650B2 (en) * | 2001-09-27 | 2004-02-10 | International Business Machines Corporation | Fin field effect transistor with self-aligned gate |
| KR100481209B1 (ko) * | 2002-10-01 | 2005-04-08 | 삼성전자주식회사 | 다중 채널을 갖는 모스 트랜지스터 및 그 제조방법 |
| US6762448B1 (en) * | 2003-04-03 | 2004-07-13 | Advanced Micro Devices, Inc. | FinFET device with multiple fin structures |
| FR2853454B1 (fr) * | 2003-04-03 | 2005-07-15 | St Microelectronics Sa | Transistor mos haute densite |
| US7192876B2 (en) | 2003-05-22 | 2007-03-20 | Freescale Semiconductor, Inc. | Transistor with independent gate structures |
| US7456476B2 (en) * | 2003-06-27 | 2008-11-25 | Intel Corporation | Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication |
| US6911697B1 (en) * | 2003-08-04 | 2005-06-28 | Advanced Micro Devices, Inc. | Semiconductor device having a thin fin and raised source/drain areas |
| US6855588B1 (en) * | 2003-10-07 | 2005-02-15 | United Microelectronics Corp. | Method of fabricating a double gate MOSFET device |
| FR2861501B1 (fr) * | 2003-10-22 | 2006-01-13 | Commissariat Energie Atomique | Dispositif microelectronique a effet de champ apte a former un ou plusiseurs canaux de transistors |
| JP2005142289A (ja) * | 2003-11-05 | 2005-06-02 | Toshiba Corp | 半導体記憶装置 |
| US7224029B2 (en) * | 2004-01-28 | 2007-05-29 | International Business Machines Corporation | Method and structure to create multiple device widths in FinFET technology in both bulk and SOI |
| JP2006013303A (ja) * | 2004-06-29 | 2006-01-12 | Toshiba Corp | 半導体装置及びその製造方法 |
| US7488650B2 (en) * | 2005-02-18 | 2009-02-10 | Infineon Technologies Ag | Method of forming trench-gate electrode for FinFET device |
| KR100594327B1 (ko) * | 2005-03-24 | 2006-06-30 | 삼성전자주식회사 | 라운드 형태의 단면을 가지는 나노와이어를 구비한 반도체소자 및 그 제조 방법 |
| FR2884648B1 (fr) | 2005-04-13 | 2007-09-07 | Commissariat Energie Atomique | Structure et procede de realisation d'un dispositif microelectronique dote d'un ou plusieurs fils quantiques aptes a former un canal ou plusieurs canaux de transistors |
| US7354831B2 (en) * | 2005-08-08 | 2008-04-08 | Freescale Semiconductor, Inc. | Multi-channel transistor structure and method of making thereof |
| FR2950332B1 (fr) | 2009-09-18 | 2011-10-28 | Commissariat Energie Atomique | Realisation d'un composant electromecanique pour un micro- ou nano- systeme dote d'un barreau formant un axe de rotation du composant et recouvert de graphene |
-
2005
- 2005-12-30 FR FR0554151A patent/FR2895835B1/fr not_active Expired - Fee Related
-
2006
- 2006-12-28 WO PCT/EP2006/070255 patent/WO2007077194A1/fr active Application Filing
- 2006-12-28 EP EP06830845A patent/EP1966819A1/fr not_active Ceased
- 2006-12-28 US US12/097,411 patent/US20080277691A1/en not_active Abandoned
- 2006-12-28 JP JP2008547972A patent/JP2009522760A/ja active Pending
-
2011
- 2011-07-25 US US13/190,125 patent/US8492232B2/en active Active
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019009476A (ja) * | 2010-12-01 | 2019-01-17 | インテル コーポレイション | シリコン及びシリコンゲルマニウムのナノワイヤ構造 |
| KR102013115B1 (ko) | 2010-12-01 | 2019-08-21 | 인텔 코포레이션 | 실리콘 및 실리콘 게르마늄 나노와이어 구조물 |
| US10991799B2 (en) | 2010-12-01 | 2021-04-27 | Sony Corporation | Silicon and silicon germanium nanowire structures |
| US9129829B2 (en) | 2010-12-01 | 2015-09-08 | Intel Corporation | Silicon and silicon germanium nanowire structures |
| US10636871B2 (en) | 2010-12-01 | 2020-04-28 | Intel Corporation | Silicon and silicon germanium nanowire structures |
| KR20190022931A (ko) * | 2010-12-01 | 2019-03-06 | 인텔 코포레이션 | 실리콘 및 실리콘 게르마늄 나노와이어 구조물 |
| JP2014505995A (ja) * | 2010-12-01 | 2014-03-06 | インテル コーポレイション | シリコン及びシリコンゲルマニウムのナノワイヤ構造 |
| US9595581B2 (en) | 2010-12-01 | 2017-03-14 | Intel Corporation | Silicon and silicon germanium nanowire structures |
| JP2015195405A (ja) * | 2010-12-01 | 2015-11-05 | インテル コーポレイション | シリコン及びシリコンゲルマニウムのナノワイヤ構造 |
| JP2012142492A (ja) * | 2011-01-05 | 2012-07-26 | Takehide Shirato | 半導体装置及びその製造方法 |
| US10418487B2 (en) | 2011-12-23 | 2019-09-17 | Intel Corporation | Non-planar gate all-around device and method of fabrication thereof |
| US8987794B2 (en) | 2011-12-23 | 2015-03-24 | Intel Coporation | Non-planar gate all-around device and method of fabrication thereof |
| JP2016508669A (ja) * | 2013-01-24 | 2016-03-22 | インテル・コーポレーション | ゲルマニウム活性層またはｉｉｉ−ｖ族活性層を有する深いゲートオールアラウンド半導体デバイス |
| US10026845B2 (en) | 2013-01-24 | 2018-07-17 | Intel Corporation | Deep gate-all-around semiconductor device having germanium or group III-V active layer |
| US10950733B2 (en) | 2013-01-24 | 2021-03-16 | Google Llc | Deep gate-all-around semiconductor device having germanium or group III-V active layer |
| US11894465B2 (en) | 2013-01-24 | 2024-02-06 | Google Llc | Deep gate-all-around semiconductor device having germanium or group III-V active layer |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2007077194A1 (fr) | 2007-07-12 |
| EP1966819A1 (fr) | 2008-09-10 |
| US8492232B2 (en) | 2013-07-23 |
| FR2895835A1 (fr) | 2007-07-06 |
| US20080277691A1 (en) | 2008-11-13 |
| US20110281412A1 (en) | 2011-11-17 |
| FR2895835B1 (fr) | 2008-05-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2009522760A (ja) | マルチブランチチャネル構造におけるトランジスタゲートの形成およびソースおよびドレイン領域からのゲートの分離方法 | |
| TWI509736B (zh) | 半導體結構及其形成方法 | |
| US20200083109A1 (en) | Finfet structure and device | |
| KR101219064B1 (ko) | 스트레인드 구조의 제조 방법 | |
| US9620380B1 (en) | Methods for fabricating integrated circuits using self-aligned quadruple patterning | |
| TWI404206B (zh) | 形成具有鰭狀物之半導體裝置之方法及其結構 | |
| CN103515440B (zh) | 半导体器件的伪栅电极 | |
| US11569130B2 (en) | Fin field effect transistor (FinFET) device structure with dummy Fin structure | |
| KR101333897B1 (ko) | 핀 디바이스를 제조하는 방법 및 구조 | |
| US7087532B2 (en) | Formation of controlled sublithographic structures | |
| US9911619B1 (en) | Fin cut with alternating two color fin hardmask | |
| US20080220582A1 (en) | Semiconductor device and method of fabricating the same | |
| US20080003725A1 (en) | Method for forming a semiconductor device and structure thereof | |
| US8497198B2 (en) | Semiconductor process | |
| US8278707B2 (en) | Field effect transistors having a double gate structure | |
| CN106711046A (zh) | 鳍式场效晶体管的制作方法 | |
| US9343325B2 (en) | Trilayer SIT process with transfer layer for FINFET patterning | |
| JP2015517737A (ja) | 半導体デバイスの電気的短絡を防止するための方法 | |
| JP2011071520A (ja) | フィン型電界効果トランジスタ | |
| US8927432B2 (en) | Continuously scalable width and height semiconductor fins | |
| JP2007142400A (ja) | 半導体構造およびその形成方法（応力付加膜によりｎ型ｍｏｓｆｅｔおよびｐ型ｍｏｓｆｅｔ双方の性能を向上させる方法および構造） | |
| JP2010258471A (ja) | 寄生容量が低減されたｓｏｉボディ・コンタクト型ｆｅｔのための方法 | |
| US11810812B2 (en) | Single diffusion cut for gate structures | |
| US20090079004A1 (en) | Method for making a transistor with self-aligned double gates by reducing gate patterns | |
| US20110198695A1 (en) | Strained Semiconductor Structures and Method of Fabricating Strained Semiconductor Structures |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20091224 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121120 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121127 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130611 |