EP1700178A1 - Spannungsregelsystem - Google Patents

Spannungsregelsystem

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EP1700178A1
EP1700178A1 EP04820845A EP04820845A EP1700178A1 EP 1700178 A1 EP1700178 A1 EP 1700178A1 EP 04820845 A EP04820845 A EP 04820845A EP 04820845 A EP04820845 A EP 04820845A EP 1700178 A1 EP1700178 A1 EP 1700178A1
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EP
European Patent Office
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voltage
vdd
line
control system
level
Prior art date
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EP04820845A
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English (en)
French (fr)
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EP1700178B1 (de
Inventor
Martin Brox
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Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Filing date
Publication date
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Publication of EP1700178A1 publication Critical patent/EP1700178A1/de
Application granted granted Critical
Publication of EP1700178B1 publication Critical patent/EP1700178B1/de
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Expired - Lifetime legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current 
    • G05F1/46—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC
    • G05F1/462—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators

Definitions

  • the invention relates to a voltage control system according to
  • Preamble of claim 1 and a voltage control method.
  • a voltage level VINT used internally in the component can differ from a voltage level used outside the component, e.g. distinguish from an external voltage supply for the semiconductor component provided voltage level (supply voltage level) VDD.
  • the internally used voltage level VINT can be lower than the level VDD of the supply voltage - for example the internally used voltage level VINT can be 1.5 V, and the supply voltage level VDD e.g. between 1.5 V and 2.5 V, etc.
  • An internal voltage level VINT which is lower than the supply voltage level VDD has the advantage that the power losses in the semiconductor component can be reduced as a result.
  • the voltage level VDD of the external voltage supply can be subject to relatively large fluctuations.
  • the supply voltage is usually - so that the component can be operated as error-free as possible or in the most reliable way possible - by means of a voltage regulator into a (only relatively low
  • Conventional voltage regulators can e.g. have a differential amplifier and a p-field effect transistor.
  • the gate of the field effect transistor can be connected to an output of the differential amplifier, and the source of the field effect transistor e.g. to the external power supply.
  • a reference voltage VREF which is subject to only relatively slight fluctuations, is applied to the plus or minus input of the differential amplifier.
  • the voltage output at the drain of the field effect transistor can be direct, or e.g. can be fed back to the minus input of the differential amplifier with the interposition of a voltage divider.
  • the differential amplifier regulates the voltage present at the gate connection of the field effect transistor so that the (feedback) drain voltage - and thus the voltage output by the voltage regulator - is constant and of the same size as the reference voltage, or e.g. larger by a certain factor.
  • Reference voltage VREF can e.g. a corresponding conventional reference voltage generator, e.g. a band-gap reference voltage generating device can be used, which is derived from the above - the above relatively high supply voltage level VDD - supply voltage (which may be subject to relatively large voltage fluctuations) - e.g. by means of one or more diodes - generates a signal having a constant voltage level VBGR.
  • a corresponding conventional reference voltage generator e.g. a band-gap reference voltage generating device can be used, which is derived from the above - the above relatively high supply voltage level VDD - supply voltage (which may be subject to relatively large voltage fluctuations) - e.g. by means of one or more diodes - generates a signal having a constant voltage level VBGR.
  • the signal having the constant voltage level VBGR can be forwarded to a buffer circuit, there stored accordingly (and temporarily) and - in the form of corresponding signals having the above-mentioned reference voltage level VREF - further distributed (for example to the above-mentioned voltage regulator (or to the plus or minus input of the corresponding voltage regulator differential amplifier), and / or to further devices provided on the semiconductor component, for example further voltage regulators).
  • the object of the invention is to provide a new type of voltage control system and a new type of voltage control method.
  • a voltage control system which a voltage applied to an input of the voltage regulation system first voltage is converted into a second voltage which can be tapped at an output of the voltage regulation system, comprising first means for generating a substantially constant voltage from the first voltage, or a voltage derived therefrom, wherein a further device is additionally provided for generating a further voltage from the first voltage, or a voltage derived therefrom, in particular a voltage which can be greater than that of the first Device generated voltage.
  • the voltage generated by the first device, or a voltage obtained therefrom, and the further voltage generated by the further device, or a voltage obtained therefrom, can be used particularly advantageously to control a voltage regulation circuit arrangement. in particular as a reference voltage for a voltage control circuit arrangement which generates the above-mentioned second voltage.
  • a device is preferably additionally provided for activating and / or deactivating the further device.
  • the further device can be activated (and thereby achieved that the voltage control system outputs a higher (second) voltage than if the other device is deactivated).
  • Figure 1 is a schematic representation of a conventional voltage control system
  • Figure 2 is a schematic representation of a voltage control system according to an embodiment of the invention.
  • FIG. 3 shows a schematic detailed illustration of a buffer circuit that can be used in the voltage control system shown in FIG. 2;
  • FIG. 4 shows a schematic detailed illustration of a voltage regulator that can be used in the voltage regulating system shown in FIG. 2;
  • Figure 5 is a schematic representation of the level of the output voltage of that shown in Figure 2 Voltage control system, depending on the level of the supply voltage, in the activated and in the non-activated state of the additional buffer circuit;
  • FIG. 6 shows a schematic detailed illustration of a further, additional buffer circuit that can be used in the voltage control system shown in FIG. 2;
  • FIG. 1 shows a schematic representation of a voltage control system 1 according to the prior art, which is arranged on a corresponding semiconductor component.
  • a reference voltage generating device 2 e.g. a band-gap reference voltage generating device
  • a buffer circuit 3 e.g. a buffer circuit
  • one or more voltage regulators 4 e.g. corresponding down-converter regulators.
  • a supply voltage provided by an external voltage supply for the semiconductor component is supplied via corresponding lines 5, 6, 7.
  • the supply voltage has a voltage level VDD, which is relatively high and possibly subject to relatively strong fluctuations.
  • the reference voltage generating device 2 generates from the supply voltage - e.g. by means of one or more diodes - a signal having a constant voltage level VBGR.
  • the signal having the constant voltage level VBGR is - via a corresponding line 8 - passed on to the above-mentioned buffer circuit 3, there accordingly (temporarily) stored, and - in the form of corresponding signals, which also have a constant voltage level VREF - further distributed (for example - via a line 9a - to the above-mentioned voltage regulator 4, and / or to other devices provided on the semiconductor component, for example further voltage regulators, etc.).
  • the voltage regulator 4 can e.g. a differential amplifier and a p-field effect transistor.
  • the gate of the field effect transistor can be connected to an output of the
  • Differential amplifier can be connected, and the source of the field effect transistor - via a line 9b - to the above.
  • external power supply (voltage level VDD).
  • the voltage VREF At the plus or minus input of the differential amplifier - as a “reference voltage” - the voltage VREF, which is passed on to the voltage regulator 4 via the above-mentioned line 9a, can be applied (or only subjected to relatively small fluctuations).
  • the voltage output at the drain of the field effect transistor can be direct, or e.g. with the interposition of a voltage divider to the minus input of the differential amplifier.
  • the differential amplifier regulates the voltage present at the gate connection of the field effect transistor in such a way that the (feedback) drain voltage - and thus that of the voltage regulator 4 e.g. voltage VINT - output on a corresponding line 9c - is constant and of the same size as the reference voltage VREF, or e.g. larger by a certain factor.
  • Fluctuated voltage VDD a relatively small fluctuations, to a certain constant, reduced value regulated voltage VINT are generated, with the aid of which appropriate devices provided on the semiconductor component can be operated - reliably and with only a relatively low power loss.
  • FIG. 2 shows a schematic illustration of a voltage control system 11, which is arranged on a corresponding semiconductor component, in accordance with an exemplary embodiment of the invention.
  • the semiconductor component can e.g. are a corresponding, integrated (analog or digital) computing circuit, and / or a semiconductor memory component such as e.g. a function memory component (PLA, PAL, etc.) or table memory component (e.g. ROM or RAM), in particular an SRAM or DRAM.
  • a semiconductor memory component such as e.g. a function memory component (PLA, PAL, etc.) or table memory component (e.g. ROM or RAM), in particular an SRAM or DRAM.
  • the voltage control system 11 has a reference voltage generator 12 (e.g., a band-gap reference voltage generator), one
  • Buffer circuit 13 and one or more voltage regulators 14 (e.g. corresponding down-converter regulators).
  • voltage regulators 14 e.g. corresponding down-converter regulators.
  • the reference voltage generating device 12 - e.g. A supply voltage provided by an external voltage supply for the semiconductor component is supplied via corresponding lines 15a, 15b, 16a, 17.
  • the supply voltage has a - relatively high, and possibly relatively strong fluctuations - voltage level VDD.
  • the level of the supply voltage can be between 1.5 V and 2.5 V, for example between 1.6 V and 2.0 V (1.8 V + 0.2 V).
  • the reference voltage generating device 12 generates from the supply voltage - e.g. by means of one or more diodes
  • the signal having the constant voltage level VBGR is - via a corresponding line 18 - to the above.
  • Buffer circuit 13 forwarded, there (appropriately) stored, and - in the form of corresponding signals which also have a constant voltage level VREF1 - distributed (for example - via a line 19a - to the above-mentioned voltage regulator 14, and / or - for example via corresponding further, Lines not shown here - to further devices provided on the semiconductor component (for example further voltage regulators, etc.).
  • FIG. 3 shows a schematic detailed illustration of a buffer circuit 13 that can be used in the voltage control system 11 shown in FIG.
  • the buffer circuit 13 has a differential amplifier 20 with a plus input 21a and a minus input 21b, and a field effect transistor 22 (here: a p-channel MOSFET).
  • An output of the differential amplifier 20 is connected via a line 23 to a gate connection of the field effect transistor 22.
  • the source of the field effect transistor 22 is connected via a line lb (which - according to FIG. 2 - is connected to the above lines 16a, 17) to the one having the above-mentioned, relatively high voltage level VDD
  • the above-mentioned signal which is supplied via line 18 from the reference voltage generator 12 and has the above-mentioned, relatively constant voltage level VBGR, is present at the minus input 21b of the differential amplifier 20.
  • the signal which is output at the drain of the field effect transistor 22 and has the above-mentioned, relatively constant voltage level VREF1 is fed back via a line 24 and a line 25 connected thereto to the plus input 21a of the differential amplifier 20, and - via the line 24 Line 19a - to the above Distributed voltage regulator 14 (and / or - e.g. via corresponding further lines, not shown here - to the above-mentioned further voltage regulators, etc.).
  • FIG. 4 shows a schematic detailed illustration of a voltage regulator 14 which can be used in the voltage regulating system 11 shown in FIG.
  • the voltage regulator 14 has a differential amplifier 28 with a plus input 32 and a minus input 31, and a field effect transistor 29 (here: a p-channel MOSFET) ' .
  • An output of the differential amplifier 28 is connected via a line 29a to a gate terminal of the field effect transistor 29.
  • a line 27 connected to this from the buffer circuit 13 and having the above-mentioned, relatively constant voltage level VREF1 (reference) signal, and optionally also a further buffer circuit 33 provided in parallel with the above-mentioned buffer circuit 13 (Further) (reference) signal (which - as will be explained in greater detail below - has a relatively high voltage level VREF2 which is subject to variable or possibly corresponding fluctuations, and which has a line 26 and the line 27 connected to it is forwarded from the further buffer circuit 33 to the voltage regulator 14).
  • Voltage (VINT) is fed back directly to the differential amplifier 28 in a first embodiment of the voltage regulator 14;
  • the drain of the field-effect transistor 29 can be (directly) connected via a line 19c (and a line connected to it, not shown here) to the minus input 31 of the differential amplifier 28 (the feedback present at the minus input 31 of the differential amplifier 28)
  • the voltage (VINT_FB) is then the same as the drain voltage (VINT)).
  • the voltage (VINT) output at the drain of the field effect transistor 29 is interposed with the interposition of a voltage divider (not shown here), i.e. fed back to the differential amplifier 28 in a divided manner.
  • the drain of the voltage (VINT) output at the drain of the field effect transistor 29 is interposed with the interposition of a voltage divider (not shown here), i.e. fed back to the differential amplifier 28 in a divided manner.
  • Field effect transistor 29 can be connected via line 19c (and a line connected to it, not shown here) to a first resistor R 2 (not shown) of the voltage divider, which on the one hand (via a further voltage divider resistor R ⁇ (also not shown)) with the earth, and on the other hand with the minus Input 31 of differential amplifier 28 is connected ("the feedback voltage present at negative input 31 of differential amplifier 28 (VINT_FB) is then a certain factor smaller than the drain voltage (VINT)).
  • the differential amplifier 28 controls the above.
  • First embodiment of the voltage regulator 14 (with direct feedback of the drain voltage (VINT)) the voltage present at the gate connection of the field effect transistor 29 such that the (feedback) drain voltage (VINT) is the same as that at the plus input 32 of the differential amplifier 28 applied reference voltage (ie VREFl (if VREFl is larger than VREF2), or VREF2 (if VREF2 is larger than VREFl) (see below)).
  • VINT VREF x (1+ (R 2 / R ⁇ ))
  • VINT represents the output voltage of the voltage control system 11.
  • VINT Output voltage of the voltage control system 1 - as illustrated for example in FIG. 5 - in contrast to that Supply voltage (VDD), which can be subject to relatively large fluctuations - has a constant variable VINTnom - for example 1.5 V (but only if - as will be explained in more detail below - the (further) buffer circuit 33 is not activated ( partially shown in dashed lines in FIG. 5), or if - with activated buffer circuit 33 - the supply voltage (VDD) is smaller than a predetermined threshold value (VDDnom) (as will also be explained in more detail below)).
  • VDDnom predetermined threshold value
  • the output voltage VINT present on the line 19c can - if necessary via further lines, not shown here - be passed on as “internal supply voltage” to corresponding devices provided on the semiconductor component (which thus - in the case of a constant voltage value VINTnom mentioned above having output voltage VINT - with very high reliability, and with only relatively low power loss, and relatively long life can be operated).
  • Output voltage VINT operated devices, and / or their power loss is increased - the level of the output voltage VINT present on line 19c, i.e. the level of the internal supply voltage above the above - the value ("nominal value" VINTnom) provided in normal operation and specified in the respective specification may be increased.
  • This (further, second) operating mode can be used, for example, if the semiconductor component is to be used in high-end graphics systems, for example as a high-end graphics memory component, for example as Memory component, in particular DRAM memory component for a high-clocked, in particular overclocked processor, in particular graphics processor.
  • the voltage control system 11 provides - in addition to the above-mentioned reference voltage generating device 12 and the buffer circuit 13 - the above-mentioned further buffer circuit 33, and - as will be explained in more detail below - a (further) reference voltage Generating device 34 (for example a voltage tracking reference voltage generating device), and an (additional) register 35.
  • a (further) reference voltage Generating device 34 for example a voltage tracking reference voltage generating device
  • an (additional) register 35 for example a voltage tracking reference voltage generating device
  • the voltage control system 11 Immediately after the start-up (or switching on / starting up) of the voltage control system 11 (“power-up”), or after the — for the first time — supply of the above-mentioned external supply voltage to the line 17 (which, as explained, the above, possibly . Varying voltage level VDD), the voltage control system 11 is initially operated in the above-mentioned “normal operation”.
  • Register 35 a corresponding (e.g. "logic low")
  • Output signal VTRACK_ENABLE is output and - via a corresponding control line 36 - forwarded to a corresponding control connection of the buffer circuit 33 (cf. also FIG. 6).
  • the output of a corresponding (for example “logically low”) output signal at the above-mentioned register output when the voltage control system 11 is switched on / started up (“power-up”) (which leads to a — initially — deactivated state of the buffer circuit 33) can be ensured in this way, for example that at Switching on / starting up the voltage control system 11 the register is reset accordingly by applying a corresponding reset signal to a line 37 connected to the reset input of the register 36.
  • FIG. 6 shows a schematic detailed illustration of a buffer circuit which can be used as a further, additional buffer circuit 33 in the voltage control system 11 (which, as explained, is connected to the register 35 via the line 36).
  • the buffer circuit 33 has a differential amplifier 120 with a plus input 121a and a minus input 121b, and a field effect transistor 122 (here: a p-channel MOSFET).
  • An output of the differential amplifier 120 is connected via a line 123 to a gate connection of the field effect transistor 122.
  • Field effect transistor 122 is connected via a line 116b (which - according to FIG. 2 - via a line 116c and a line 115a to the above-mentioned lines 15a, 16a, 17) to the supply voltage having the above-mentioned, relatively high voltage level VDD.
  • VTRACK voltage level supplied via a line 118 from the reference voltage generating device 34 and which (as will be explained in more detail below) has a variable or corresponding fluctuations Signal on.
  • the output at the drain of the field effect transistor 122, the above. - possibly variable - signal having a voltage level VREF2 is fed back via a line 124 and a line 125 connected thereto to the plus input 121a of the differential amplifier 120 and output on the line 26 connected to line 124.
  • the buffer circuit 33 when the buffer circuit 33 is in an “activated” state (ie with a “logically high” signal VTRACK_ENABLE present on the control line 36), the above-mentioned one, which has a variable voltage level VTRACK, and via the line 118 forwarded by the reference voltage generating device 34 to the buffer circuit 33 - signal (between ) saved, and - in the form of corresponding signals having a voltage level VREF2 corresponding to the voltage level VREF2, which can be picked up on the line 26 - passed on to the above-mentioned voltage regulator 14 (and / or - for example via corresponding further lines, not shown here - to the above-mentioned further ones Voltage regulator, etc.).
  • the reference voltage generator 34 (“tracking reference voltage generator”) - via a line 115b, and the lines 115a, 15a, 16a, 17 connected to it - are at the above-mentioned, the relatively high voltage levels VDD - supply voltage connected.
  • the (further) reference voltage generating device 34 uses the supply voltage having the voltage level VDD to generate a voltage - which is forwarded via line 118 to the buffer circuit 33 - with a level VTRACK which can be higher than the level VBGR of that of the (first) reference voltage - Generation device 12 generates voltage VBGR (which means that the level VREF2 of the voltage forwarded from the (further) buffer circuit 33 via line 26 to the voltage regulator 14 can be higher than the level VREFl of the (first) buffer circuit 13 via the line 19a to the voltage regulator 14 forwarded voltage).
  • the (further) reference voltage generating device 34 can generate a voltage, which is passed on to the buffer circuit 33 via the line 118, from the supply voltage having the voltage level VDD which has a voltage level VTRACK which is proportional to the voltage level VDD of the supply voltage.
  • the level VTRACK is advantageous (or in an alternative embodiment) that of the (further)
  • the (further) reference voltage generating device 34 can be designed in the form of a voltage divider circuit (having a plurality of resistors connected in series (for example a first resistor can be connected to the supply voltage via line 115b, and a second resistor in series with the first Resistance to the earth potential, the voltage output by the (further) reference voltage generating device 34 being tapped between the two resistors and being able to be passed on to the buffer circuit 33 via the line 118).
  • a voltage divider circuit having a plurality of resistors connected in series (for example a first resistor can be connected to the supply voltage via line 115b, and a second resistor in series with the first Resistance to the earth potential, the voltage output by the (further) reference voltage generating device 34 being tapped between the two resistors and being able to be passed on to the buffer circuit 33 via the line 118).
  • the (further) reference voltage generating device 34 (and the - first - reference voltage generating device 12) is (or are) designed such that when the supply voltage (VDD) is the same as the above-mentioned predetermined threshold value (VDDnom), the level VTRACK of the voltage generated by the (further) reference voltage generating device 34 is the same as the level VBGR of the voltage generated by the (first) reference voltage generating device 12 (cf. also FIG. 5) - the level VREF1 of the voltage by the buffer circuit 13 generated voltage is then identical to the level VREF2 of the voltage generated by the buffer circuit 33).
  • VINTnom the level of the signal VINT output by the voltage regulator 14 - corresponding to the level of the signal VREFl - regardless of the current level of the level VDD of the supply voltage is constantly the same size (VINTnom)).
  • 19c output signal VINT is determined in each case by that of the signals VREF1, VREF2 present on the lines 19a, 26, which are connected to one another and connected to the line 27 and which, at the moment, has a higher level (this ensures that - as in FIG. 5 is illustrated with the aid of the solid line - the level of the signal VINT output by the voltage regulator 14 cannot drop below the standard or nominal level (VINTnom).

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Abstract

Die Erfindung betrifft ein Spannungsregelverfahren, sowie ein Spannungsregelsystem (11), mit welchem eine an einem Eingang des Spannungsregelsystems (11) anliegende erste Spannung (VDD) in eine zweite Spannung (VINT) umgewandelt wird, welche an einem Ausgang (19c) des Spannungsregelsystems (11) abgegriffen werden kann, mit einer ersten Einrichtung (12) zum Erzeugen einer im wesentlichen konstanten Spannung (VBGR) aus der ersten Spannung (VDD), oder einer hieraus abgeleiteten Spannung, wobei zusätzlich eine weitere Einrichtung (34) vorgesehen ist zum Erzeugen einer weiteren Spannung (VTRACK) aus der ersten Spannung (VDD), oder einer hieraus abgeleiteten Spannung, insbesondere einer Spannung (VTRACK), welche grösser sein kann, als die von der ersten Einrichtung (12) erzeugte Spannung (VBGR).

Description

Beschreibung
Spannungsregelsystem
Die Erfindung betrifft ein Spannungsregelsystem gemäß
Oberbegriff des Anspruchs 1, und ein Spannungsregelverfahren.
Bei Halbleiter-Bauelementen, insbesondere bei Speicherbauelementen wie z.B. DRAMs (DRAM = Dynamic Random Access Memory bzw. dynamischer Schreib-Lese-Speicher) kann sich ein intern im Bauelement verwendeter Spannungspegel VINT von einem außerhalb des Bauelements verwendeten, z.B. von einer externen Spannungsversorgung für das Halbleiter- Bauelement bereitgestellten Spannungspegel (Versorgungsspannungspegel) VDD unterscheiden.
Insbesondere kann der intern verwendete Spannungspegel VINT kleiner sein, als der Pegel VDD der VersorgungsSpannung - beispielsweise kann der intern verwendete Spannungspegel VINT 1,5 V betragen, und der Versorgungsspannungspegel VDD z.B. zwischen 1,5 V und 2,5 V, etc.
Ein gegenüber dem Versorgungsspannungspegel VDD verringerter interner Spannungspegel VINT hat den Vorteil, dass hierdurch die Verlustleistungen im Halbleiter-Bauelement reduziert werden könne .
Des weiteren kann der Spannungspegel VDD der externen Spannungsversorgung relativ starken Schwankungen unterworfen sein.
Deshalb wird die VersorgungsSpannung üblicherweise - damit das Bauelement möglichst fehlerfrei, bzw. auf möglichst verlässliche Art und Weise betrieben werden kann - mittels eines Spannungsreglers in eine (nur relativ geringen
Schwankungen unterworfene, auf einen bestimmten, konstanten, verringerten Wert hin geregelte) interne Spannung VINT umgewandelt .
Herkömmliche Spannungsregler (z.B. entsprechende down- converter-Regler) können z.B. einen Differenzverstärker, und einen p-Feldeffekttransistor aufweisen. Das Gate des Feldeffekttransistors kann an einen Ausgang des Differenzverstärkers angeschlossen sein, und die Source des Feldeffekttransistors z.B. an die externe Spannungsversorgung.
An den Plus- bzw. Minus-Eingang des Differenzverstärkers wird eine - nur relativ geringen Schwankungen unterworfene - Referenzspannung VREF angelegt. Die am Drain des Feldeffekttransistors ausgegebene Spannung kann direkt, oder z.B. unter Zwischenschaltung eines Spannungsteilers an den Minus-Eingang des Differenzverstärkers rückgekoppelt werden.
Der Differenzverstärker regelt die am Gate-Anschluß des Feldeffekttransistors anliegende Spannung so, dass die (rückgekoppelte) Drain-Spannung - und damit die vom Spannungsregler ausgegebene Spannung - konstant ist, und gleich groß, wie die Referenzspannung, oder z.B. um einen bestimmten Faktor größer.
Zur Erzeugung der o.g. Referenzspannung VREF kann z.B. eine entsprechende, herkömmliche Referenzspannungs- Erzeugungseinrichtung, z.B. eine band-gap-Referenzspannungs- Erzeugungseinrichtung verwendet werden, die aus der o.g. - den o.g. relativ hohen Versorgungsspannungspegel VDD aufweisenden - VersorgungsSpannung (die ggf. relativ starken Spannungs- Schwankungen unterworfen sein kann) - z.B. mittels einer oder mehreren Dioden — ein einen konstanten Spannungspegel VBGR aufweisendes Signal erzeugt.
Das den konstanten Spannungspegel VBGR aufweisende Signal kann an eine Buffer-Schaltung weitergeleitet, dort entsprechend (zwischen-) gespeichert, und - in Form entsprechender, den o.g. Referenzspannungs-Pegel VREF aufweisender Signale - weiterverteilt werden (z.B. an den o.g. Spannungsregler (bzw. an den Plus- bzw. Minus-Eingang des entsprechenden Spannungsregler-Differenzverstärkers) , und/oder an weitere, auf dem Halbleiter-Bauelement vorgesehene Einrichtungen, z.B. weitere Spannungsregler).
Die Erfindung hat zur Aufgabe, ein neuartiges Spannungsregelsystem, und ein neuartiges Spannungsregelverfahren bereitzustellen.
Sie erreicht dieses und weitere Ziele durch die Gegenstände der Ansprüche 1 und 9.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben .
Gemäß einem Grundgedanken der Erfindung wird ein Spannungsregelsystem zur Verfügung' gestellt, mit welchem eine an einem Eingang des Spannungsregelsystems anliegende erste Spannung in eine zweite Spannung umgewandelt wird, welche an einem Ausgang des Spannungsregelsystems abgegriffen werden kann, mit einer ersten Einrichtung zum Erzeugen einer im wesentlichen konstanten Spannung aus der ersten Spannung, oder einer hieraus abgeleiteten Spannung, wobei zusätzlich eine weitere Einrichtung vorgesehen ist zum Erzeugen einer weiteren Spannung aus der ersten Spannung, oder einer hieraus abgeleiteten Spannung, insbesondere einer Spannung, welche größer sein kann, als die von der ersten Einrichtung erzeugte Spannung.
Besonders vorteilhaft können die von der ersten Einrichtung erzeugte Spannung, oder eine hieraus gewonnene Spannung, und die von der weiteren Einrichtung erzeugte weitere Spannung, oder eine hieraus gewonnene Spannung zum Ansteuern einer Spannungs-Regelungs-Schaltungsanordnung verwendet werden, insbesondere als Referenzspannung für eine - die o.g. zweite Spannung erzeugende - Spannungs-Regelungs- Schaltungsanordnung.
Bevorzugt ist zusätzlich eine Einrichtung vorgesehen zum Aktivieren und/oder Deaktivieren der weiteren Einrichtung.
Soll - in bestimmten Situationen - die Performance, insbesondere die Schaltgeschwindigkeit von an die (zweite) Spannung angeschlossenen Einrichtungen erhöht werden, kann die weitere Einrichtung aktiviert werden (und dadurch erreicht werden, dass von dem Spannungsregelsystem eine höhere (zweite) Spannung ausgegeben wird, als bei deaktiviertem Zustand der weiteren Einrichtung) .
Im folgenden wird die Erfindung anhand mehrerer Ausführungsbeispiele und der beigefügten Zeichnung näher erläutert. In der Zeichnung" zeigt:
Figur 1 eine schematische Darstellung eines herkömmlichen Spannungsregelsystems;
Figur 2 eine schematische Darstellung eines Spannungsregelsystems gemäß einem Ausführungsbeispiel der Erfindung;
Figur 3 eine schematische Detail-Darstellung einer im in Figur 2 dargestellten Spannungsregelsystem verwendbaren Bufferschaltung;
Figur 4 eine schematische Detail-Darstellung eines im in Figur 2 dargestellten Spannungsregelsystem verwendbaren Spannungsreglers;
Figur 5 eine schematische Darstellung der Höhe der AusgangsSpannung des in Figur 2 gezeigten Spannungsregelsystems , in Abhängigkeit von der Höhe der Versorgungsspannung, im aktivierten, und im nicht-aktivierten Zustand der weiteren, zusätzlichen Bufferschaltung; und
Figur 6 eine schematische Detail-Darstellung einer im in Figur 2 dargestellten Spannungsregelsystem verwendbaren, weiteren, zusätzlichen Bufferschaltung;
In Figur 1 ist eine schematische Darstellufig eines - auf einem entsprechenden Halbleiter-Bauelement angeordneten - Spannungsregelsystems 1 gemäß dem Stand der Technik gezeigt .
Dieses weist eine Referenz spannungs-Erzeugungseinrichtung 2 ( z . B . eine band-gap-Referenz spannungs -Erzeugungseinrichtung) , eine Buffer-Schaltung 3 , und einen oder mehrere Spannungsregler 4 ( z . B . entsprechende down-converter-Regler) auf .
Wie aus Figur 1 hervorgeht, wird der Referenz spannungs -
Erzeugungseinrichtung 2 — z . B . über entsprechende Leitungen 5, 6, 7 - eine von einer externen Spannungs Versorgung für das Halbleiter-Bauelement bereitgestellte Versorgungs Spannung zugeführt .
Die VersorgungsSpannung weist einen - relativ hohen, und ggf. relativ starken Schwankungen unterworfenen - Spannungspegel VDD auf.
Die Referenzspannungs-Erzeugungseinrichtung 2 erzeugt aus der VersorgungsSpannung - z.B. mittels einer oder mehreren Dioden - ein einen konstanten Spannungspegel VBGR aufweisendes Signal.
Das den konstanten Spannungspegel VBGR aufweisende Signal wird - über eine entsprechende Leitung 8 - an die o.g. Buffer-Schaltung 3 weitergeleitet, dort entsprechend (zwischen-) gespeichert, und - in Form entsprechender, ebenfalls einen konstanten Spannungspegel VREF aufweisender Signale - weiterverteilt (z.B. - übe eine Leitung 9a - an den o.g. Spannungsregler 4, und/oder an weitere, auf dem Halbleiter-Bauelement vorgesehene Einrichtungen, z.B. weitere Spannungsregler, etc.).
Der Spannungsregler 4 kann z.B. einen Differenzverstärker, und einen p-Feldeffekttransistor auf-weisen. Das Gate des Feldeffekttransistors kann an einen Ausgang des
Differenzverstärkers angeschlossen sein, und die Source des Feldeffekttransistors - über eine Leitung 9b - an die o.g. externe Spannungsversorgung (Spannungspegel VDD) .
An den Plus- bzw. Minus-Eingang des Differenzverstärkers kann - als „Referenzspannung" - die über die o.g. Leitung 9a an den Spannungsregler 4 weitergeleitete, konstante (bzw. nur relativ geringen Schwankungen unterworfene) Spannung VREF angelegt werden .
Die am Drain des Feldeffekttransistors ausgegebene Spannung kann direkt, oder z.B. unter Zwischenschaltung eines Spannungsteilers an den Minus-Eingang des Di ferenzverstärkers rückgekoppelt werden.
Der Differenzverstärker regelt die am Gate-Anschluß des Feldeffekttransistors anliegende Spannung so, dass die (rückgekoppelte) Drain-Spannung - und damit die vom Spannungsregler 4 z.B. an einer entsprechenden Leitung 9c ausgegebene Spannung VINT - konstant ist, und gleich groß, wie die Referenzspannung VREF, oder z.B. um einen bestimmten Faktor größer.
Mit Hilfe des o.g. Spannungsregelsystems 1 kann somit aus der o.g. externen, relativ hohen, und relativ starken
Schwankungen unterworfenen Spannung VDD eine nur relativ geringen Schwankungen unterworfene, auf einen bestimmten, konstanten, verringerten Wert hin geregelte Spannung VINT erzeugt werden, mit deren Hilfe entsprechende, auf dem Halbleiter-Bauelement vorgesehene Einrichtung - verlässlich, und mit nur relativ geringer Verlustleistung - betrieben werden können.
In Figur 2 ist eine schematische Darstellung eines - auf einem entsprechenden Halbleiter—Bauelement angeordneten - Spannungsregelsystems 11 gemäß einem Ausführungsbeispiel der Erfindung gezeigt.
Bei dem Halbleiter-Bauelement kann es sich z.B. um einen entsprechenden, integrierten (analogen bzw. digitalen) Rechenschaltkreis handeln, und/oder um ein Halbleiter- Speicherbauelement wie z.B. ein Funktionsspeicher-Bauelement (PLA, PAL, etc.) bzw. Tabellenspeicher-Bauelement (z.B. ROM oder RAM) , insbesondere um ein SRAM oder DRAM.
Das Spannungsregelsystem 11 weist eine Referenzspannungs- Erzeugungseinrichtung 12 (z.B. eine band-gap- Referenzspannungs-Erzeugungseinrichtung) , eine
BufferSchaltung 13, und einen oder mehrere Spannungsregler 14 (z.B. entsprechende down-converter-Regler) auf.
Wie aus Figur 2 hervorgeht, wird, der Referenzspannungs- Erzeugungseinrichtung 12 - z.B. über entsprechende Leitungen 15a, 15b, 16a, 17 - eine von einer externen Spannungsversorgung für das Halbleiter-Bauelement bereitgestellte Versorgungsspannung zugeführt.
Die Versorgungsspannung weist einen - relativ hohen, und ggf. relativ starken Schwankungen unterworfenen - Spannungspegel VDD auf. Beispielsweise kann die Höhe der VersorgungsSpannung zwischen 1,5 V und 2,5 V liegen, z.B. ca. zwischen 1,6 V und 2,0 V betragen (1,8 V + 0,2 V).
Die Referenzspannungs-Erzeugungseinrichtung 12 erzeugt aus der VersorgungsSpannung - z.B. mittels einer oder mehreren Dioden
- ein einen konstanten Spannungspegel VBGR aufweisendes Signal.
Das den konstanten Spannungspegel VBGR aufweisende Signal wird - über eine entsprechende Leitung 18 - an die o.g. Bufferschaltung 13 weitergeleitet, dort entsprechend (zwischen-) gespeichert, und - in Form entsprechender, ebenfalls einen konstanten Spannungspegel VREFl aufweisender Signale - weiterverteilt (z.B. - über eine Leitung 19a - an den o.g. Spannungsregler 14, und/oder - z.B. über entsprechende weitere, hier nicht dargestellte Leitungen - an weitere, auf dem Halbleiter-Bauelement vorgesehene Einrichtungen, z.B. weitere Spannungsregler, etc.).
In Figur 3 ist eine schematische Detail-Darstellung einer im in Figur 2 dargestellten Spannungsregelsystem 11 verwendbaren Bufferschaltung 13 gezeigt.
Die Bufferschaltung 13 weist einen Differenzverstärker 20 mit einem Plus-Eingang 21a und einem Minus-Eingang 21b auf, und einen Feldeffekttransistor 22 (hier: ein p-Kanal-MOSFET) .
Ein Ausgang des Differenzverstärkers 20 ist über eine Leitung 23 mit einem Gate-Anschluß des Feldeffekttransistors 22 verbunde .
Wie weiter in Figur 3 gezeigt ist, ist die Source des Feldeffekttransistors 22 über eine Leitung lβb (die - gemäß Figur 2 - an die o.g. Leitungen lβa, 17 angeschlossen ist) an die - den o.g., relativ hohen Spannungspegel VDD aufweisende
- VersorgungsSpannung angeschlossen. Wie aus Figur 3 hervorgeht, liegt am Minus-Eingang 21b des Differenzverstärkers 20 das o.g., über die Leitung 18 von der Referenzspannungs-Erzeugungseinrichtung 12 zugeführte, den o.g., relativ konstanten Spannungspegel VBGR aufweisende Signal an.
Das am Drain des Feldeffekttransistors 22 ausgegebene, den o.g., relativ konstanten Spannungspegel VREF1 aufweisende Signal wird über eine Leitung 24, und eine mit dieser verbundene Leitung 25 an den Plus-Eingang 21a des Differenzverstärkers 20 rückgekoppelt, und - über die mit der Leitung 24 verbunden Leitung 19a - an den o.g. Spannungsregler 14 weiterverteilt (und/oder - z.B. über entsprechende weitere, hier nicht dargestellte Leitungen - an die o.g. weiteren Spannungsregler, etc.).
In Figur 4 ist eine schematische Detail-Darstellung eines im in Figur 2 dargestellten Spannungsregelsystem 11 verwendbaren Spannungsreglers 14 gezeigt.
Der Spannungsregler 14 weist einen Differenzverstärker 28 mit einem Plus-Eingang 32 und einem Minus-Eingang 31, und einen Feldef ekttransistor 29 (hier: ein p-Kanal-MOSFET)' auf.
Ein Ausgang des Differenzverstärkers 28 ist über eine Leitung 29a mit einem Gate-Anschluß des Feldeffekttransistors 29 verbunden .
Wie weiter in Figur 4 gezeigt ist, ist die Source des
Feldeffekttransistors 29 über eine Leitung 19b (und - gemäß
Figur 2 - die daran angeschlossene Leitung 17) an die - den o.g., relativ hohen Spannungspegel VDD aufweisende - VersorgungsSpannung angeschlossen.
Am Plus-Eingang 32 des Differenzverstärkers 4 liegt - wie im folgenden noch genauer erläutert wird - das über die Leitung 19a, und eine mit dieser verbundenen Leitung 27 von der Bufferschaltung 13 zugeführte, den o.g., relativ konstanten Spannungspegel VREFl aufweisende (Referenz-) Signal an, sowie ggf. zusätzlich ein von einer weiteren - zur o.g. Bufferschaltung 13 parallelgeschalteten - Bufferschaltung 33 zur Verfügung gestelltes (weiteres) (Referenz-) Signal (welches einen - wie im folgenden noch genauer erläutert wird - variablen bzw. ggf. entsprechenden Schwankungen unterworfenen, i.A. relativ hohen Spannungspegel VREF2 aufweist, und welches über eine Leitung 26, und die mit dieser verbundenen Leitung 27 von der weiteren Bufferschaltung 33 an den Spannungsregler 14 weitergeleitet wird) .
Die am Drain des Feldeffekttransistors 29 ausgegebene
Spannung (VINT) wird bei einer ersten Ausgestaltung des Spannungsreglers 14 direkt an den Differenzverstärker 28 rückgekoppelt; der Drain des Feldeffekttransistors 29 kann hierzu (direkt) über eine Leitung 19c (und eine mit dieser verbundenen, hier nicht dargestellten Leitung) mit dem Minus- Eingang 31 des Differenzverstärkers 28 verbunden sein (die am Minus-Eingang 31 des Differenzverstärkers 28 anliegende, rückgekoppelte Spannung (VINT_FB) ist dann gleich groß, wie die Drain-Spannung (VINT) ) .
Bei einer zweiten, alternativen Ausgestaltung wird demgegenüber die am Drain des Feldeffekttransistors 29 ausgegebene Spannung (VINT) unter Zwischenschaltung eines Spannungsteilers (hier nicht dargestellt), d.h. auf heruntergeteilte Weise an den Differenzverstärker 28 rückgekoppelt . Hierzu kann der Drain des
Feldeffekttransistors 29 über die Leitung 19c (und eine mit dieser verbundenen, hier nicht dargestellten Leitung) an einen ersten Widerstand R2 (nicht dargestellt) des Spannungsteilers angeschlossen sein, der zum einen (über einen weiteren Spannungsteiler-Widerstand Rα (ebenfalls nicht dargestellt) ) mit der Erde, und zum anderen mit dem Minus- Eingang 31 des Differenzverstärkers 28 verbunden ist («die am Minus-Eingang 31 des Differenzverstärkers 28 anliegende, rückgekoppelte Spannung (VINT_FB) ist dann um einen bestimmten Faktor kleiner, als die Drain-Spannung (VINT) ) .
Der Differenzverstärker 28 regelt bei der o.g. ersten Ausgestaltung des Spannungsreglers 14 (mit direkter Rückkopplung der Drain-Spannung (VINT)) die am Gate-Anschluß des Feldeffekttransistors 29 anliegende Spannung so, dass die (rückgekoppelte) Drain-Spannung (VINT) gleich groß ist , wie die am Plus-Eingang 32 des Differenzverstärkers 28 anliegende Referenzspannung (d.h. VREFl (falls VREFl größer ist, als VREF2), bzw. VREF2 (falls VREF2 größer ist, als VREFl) (s.u.) ) .
Demgegenüber wird bei der oben erläuterten zweiten, alternativen Ausgestaltung des Spannungsreglers 14 - bei welcher die Drain-Spannung (VINT) nicht direkt, sondern mittels des o.g. Spannungsteilers rückgekoppelt ist - die am Gate-Anschluß des Feldeffekttransistors 29 anliegende
Spannung vom Differenzverstärker 28 so geregelt, dass gilt:
VINT = VREF x (1+(R2/Rι))
(Beziehungsweise genauer, und wie im folgenden noch genauer erläutert wird: VINT = VREFl x (1+ (R2/Rι) ) , falls gilt: VREFl > VREF2, bzw. VINT = VREF2 x (1+ (R2/Rι) ) , falls gilt: VREF2 > VREFl)
Die am Drain des Feldeffekttransistors 29 (d.h. vom
Spannungsregler 14) an der Leitung 19c ausgegebene Spannung
(VINT) stellt die AusgangsSpannung des Spannungsregelsystems 11 dar.
Durch die o.g. Regelung wird erreicht, dass die
AusgangsSpannung (VINT) des Spannungsregelsystems 1 - wie z.B. in Figur 5 veranschaulicht ist - im Gegensatz zu der VersorgungsSpannung (VDD), die z.T. relativ starken Schwankungen unterworfen sein kann - eine konstante Größe VINTnom aufweist - z.B. 1,5 V (jedoch nur dann, wenn - wie im folgenden noch genauer erläutert wird - die (weitere) Bufferschaltung 33 nicht aktiviert ist (in Figur 5 z.T. gestrichelt dargestellt) , oder wenn - bei aktivierter Bufferschaltung 33 - die VersorgungsSpannung (VDD) kleiner ist, als ein vorbestimmter Schwellwert (VDDnom) (wie ebenfalls im folgenden noch genauer erläutert wird) ) .
Die an der Leitung 19c anliegende AusgangsSpannung VINT kann - ggf. über weitere, hier nicht dargestellte Leitungen - als „interne Versorgungsspannung" an entsprechende, auf dem Halbleiter-Bauelement vorgesehene Einrichtungen weitergeleitet werden (die somit - im Falle einer konstanten, den o.g. Spannungswert VINTnom aufweisenden AusgangsSpannung VINT - mit sehr hoher Verlässlichkeit, und mit nur relativ geringer Verlustleistung, und relativ hohe Lebensdauer betrieben werden können) .
Soll - in bestimmten Situationen - die Performance, insbesondere die Schaltgeschwindigkeit der (über z.B. die Leitung 19c) an die AusgangsSpannung VINT angeschlossenen Einrichtungen erhöht werden, kann - obwohl dadurch ggf. die Verlässlichkeit und/oder die Lebensdauer der mit der
Ausgangspannung VINT betriebenen Einrichtungen verringert, und/oder deren Verlustleistung erhöht wird - die Höhe der an der Leitung 19c anliegenden AusgangsSpannung VINT, d.h. die Höhe der internen VersorgungsSpannung über den o.g. - im Normalbetrieb vorgesehenen, in der jeweiligen Spezifikation festgelegten - Wert („Nominalwert" VINTnom) hinaus erhöht werden .
Diese (weitere, zweite) Betriebsart („Leistungsbetrieb") kann z.B. dann eingesetzt werden, wenn das Halbleiter-Bauelement in High-End Graphik-Systemen verwendet werden soll, z.B. als High-End Graphik-Speicherbauelement, z.B. als Speicherbauelement, insbesondere DRAM-Speicherbauelement für einen hochgetakteten, insbesondere übertakteten Prozessor, insbesondere Graphik-Prozessor.
Um den o.g. „Leistungsbetrieb" zu ermöglichen, ist beim Spannungsregelsystem 11 - zusätzlich zur o.g. Referenzspannungs-Erzeugungseinrichtung 12, und zur Bufferschaltung 13 - die bereits oben erwähnte, weitere Bufferschaltung 33 vorgesehen, sowie - wie im folgenden noch genauer erläutert wird - eine (weitere) Referenzspannungs- Erzeugungseinrichtung 34 (z.B. eine Spannungs-Nachführ- Referenzspannungs-Erzeugungseinrichtung) , und ein (zusätzliches) Register 35.
Unmittelbar nach der Inbetriebnahme (bzw. dem Einschalten / Hochfahren) des Spannungsregelsystems 11 („power-up") , bzw. nach der - erstmaligen - Zufuhr der o.g., externen VersorgungsSpannung an der Leitung 17 (die, wie erläutert, den o.g., ggf. variierenden Spannungspegel VDD aufweist) wird das Spannungsregelsystem 11 zunächst im o.g. „Normalbetrieb" betrieben.
Im „Normalbetrieb" ist die o.g. weitere BufferSchaltung 33 deaktiviert .
Hierzu wird an einem entsprechenden Ausgang des o.g.
Registers 35 ein entsprechendes (z.B. „logisch niedriges")
Ausgangssignal VTRACK_ENABLE ausgegeben, und - über eine entsprechende Steuerleitung 36 - an einen entsprechenden Steueranschluß der Bufferschaltung 33 weitergeleitet (vgl. auch Figur 6) .
Die Ausgabe eines entsprechenden (z.B. „logisch niedrigen") Ausgangssignals am o.g. Register-Ausgang beim Einschalten / Hochfahren des Spannungsregelsystems 11 („power-up") (was zu einem - zunächst - deaktivierten Zustand der Bufferschaltung 33 führt) kann z.B. dadurch sichergestellt werden, dass beim Einschalten / Hochfahren des Spannungsregelsystems 11 das Register - durch Anlegen eines entsprechenden Rücksetz- Signals an einer mit dem Rücksetz-Eingang des Registers 36 verbundenen Leitung 37 - entsprechend zurückgesetzt wird.
Soll - wie vom jeweiligen Nutzer des Halbleiter-Bauelements individuell festgelegt werden kann - während des Betriebs des Halbleiter-Bauelements vom o.g. „Normalbetrieb" in den o.g. „Leistungsbetrieb" (und - ggf. mehrfach - wieder zurück in den „Normalbetrieb") gewechselt werden, wird von einer externen, mittels entsprechender externer Leitungen mit dem Halbleiter-Bauelement verbundenen Steuereinrichtung ein entsprechendes Steuersignal an einer mit dem Stelleingang des Registers 35 verbundenen Leitung 38 angelegt (z.B. ein „logisch hohes" Steuersignal zum Wechsel in den
„Leistungsbetrieb", und ein „logisch niedriges" Steuersignal (Normalbetrieb-Aktivier-Signal) zum (Rück-) Wechsel in den „Normalbetrieb") .
Bei der nächsten positiven (oder negativen) Flanke eines - über eine Taktleitung 39 dem Takteingang des Registers 35 zugeführten (z.B. von der o.g. (System-) Steuereinrichtung bereitgestellten) - Taktsignals nimmt dann das am Register- Ausgang ausgegebene Ausgangssignal (d.h. das Signal VTRACKJENABLE an der Steuerleitung 36) den Zustand des am Stelleingang des Registers 35 (d.h. an der Leitung 38) anliegenden Steuersignals an, wodurch die Bufferschaltung 33 entweder entsprechend aktiviert wird („logisch hoher" Zustand des Signals VTRACKJENABLE) , oder - wieder - deaktiviert („logisch niedriger" Zustand des Signals VTRACK_ENABLE) .
In Figur 6 ist eine schematische Detail-Darstellung einer beim Spannungsregelsystem 11 als weitere, zusätzliche Bufferschaltung 33 verwendbaren Bufferschaltung gezeigt (die, wie erläutert, über die Leitung 36 an das Register 35 angeschlossen ist) . Die Bufferschaltung 33 weist einen Differenzverstärker 120 mit einem Plus-Eingang 121a und einem Minus-Eingang 121b auf, und einen Feldeffekttransistor 122 (hier: ein p-Kanal- MOSFET) .
Ein Ausgang des Differenzverstärkers 120 ist über eine Leitung 123 mit einem Gate-Anschluß des Feldeffekttransistors 122 verbunden.
Wie weiter in Figur 6 gezeigt ist, ist die Source des
Feldeffekttransistors 122 über eine Leitung 116b (die - gemäß Figur 2 - über eine Leitung 116c, und eine Leitung 115a an die o.g. Leitungen 15a, 16a, 17 angeschlossen ist) an die - den o.g., relativ hohen Spannungspegel VDD aufweisende - VersorgungsSpannung angeschlossen.
Wie aus Figur 2 und 6 hervorgeht, liegt am Minus-Eingang 121b des Differenzverstärkers 120 ein - über eine Leitung 118 von der Referenzspannungs-Erzeugungseinrichtung 34 zugeführtes, einen (wie im folgenden noch genauer erläutert wird) variablen bzw. entsprechende Schwankungen aufweisenden Spannungspegel VTRACK aufweisendes Signal an.
Das am Drain des Feldeffekttransistors 122 ausgegebene, den o.g. - ggf. variablen - Spannungspegel VREF2 aufweisende Signal wird über eine Leitung 124, und eine mit dieser verbundenen Leitung 125 an den Plus-Eingang 121a des Differenzverstärkers 120 rückgekoppelt, und an der mit der Leitung 124 verbundenen Leitung 26 ausgegeben.
Mit Hilfe der - weiteren - Bufferschaltung 33 wird - bei einem „aktivierten" Zustand der Bufferschaltung 33 (d.h. bei einem an der Steuerleitung 36 anliegenden, „logisch hohen" Signal VTRACK_ENABLE) - das o.g. - einen variablen Spannungspegel VTRACK aufweisende, und über die Leitung 118 von der Referenzspannungs-Erzeugungseinrichtung 34 an die Bufferschaltung 33 weitergeleitete - Signal (zwischen- ) gespeichert, und - in Form entsprechender, einen dem Spannungspegel VTRACK entsprechenden Spannungspegel VREF2 aufweisender, an der Leitung 26 abgreifbarer Signale - an den o.g. Spannungsregler 14 weitergeleitet (und/oder - z.B. über entsprechende weitere, hier nicht dargestellte Leitungen - an die o.g. weiteren Spannungsregler, etc.).
Demgegenüber befindet sich im „deaktivierten" Zustand der BufferSchaltung 33 - d.h. bei einem an der Steuerleitung 36 anliegenden, „logisch niedrigen" Signal VTRACK_ENABLE - deren Ausgang (d.h. der Drain des Feldeffekttransistors 122, und damit die Leitung 26) in einem hochohmigen Zustand.
Wie aus Figur 2 hervorgeht, ist die Referenzspannungs- Erzeugungseinrichtung 34 („tracking reference voltage generator") - über eine Leitung 115b, und die mit dieser verbundenen Leitungen 115a, 15a, 16a, 17 - an die o.g. - den o.g., relativ hohen Spannungspegel VDD aufweisende - VersorgungsSpannung angeschlossen.
Die (weitere) Referenzspannungs-Erzeugungseinrichtung 34 erzeugt aus der den Spannungspegel VDD aufweisenden VersorgungsSpannung eine - über die Leitung 118 an die Bufferschaltung 33 weitergeleitete - Spannung mit einem Pegel VTRACK, der höher sein kann, als der Pegel VBGR der von der (ersten) Referenzspannungs-Erzeugungseinrichtung 12 erzeugten Spannung VBGR (was dazu führt, dass der Pegel VREF2 der von der (weiteren) Bufferschaltung 33 über die Leitung 26 an den Spannungsregler 14 weitergeleiteten Spannung höher sein kann, als der Pegel VREFl der von der (ersten) BufferSchaltung 13 über die Leitung 19a an den Spannungsregler 14 weitergeleiteten Spannung) .
Beispielsweise kann von der (weiteren) Referenzspannungs- Erzeugungseinrichtung 34 aus der den Spannungspegel VDD aufweisenden VersorgungsSpannung eine - über die Leitung 118 an die Bufferschaltung 33 weitergeleitete - Spannung erzeugt werden, die einen Spannungspegel VTRACK aufweist, der proportional ist zum Spannungspegel VDD der VersorgungsSpannung.
Vorteilhaft (bzw. bei einem alternativen Ausführungsbeispiel) ist der Pegel VTRACK der von der (weiteren)
Referenzspannungs-Erzeugungseinrichtung 34 erzeugten Spannung im wesentlichen gleich groß bzw. nur etwas kleiner, als der Pegel VDD der Versorgungsspannung (z.B. kann gelten VTRACK = 0,5 ... 0,95 x VDD, insbesondere 0,7 ... 0,9 x VDD, etc.).
Beispielsweise kann die (weitere) Referenzspannungs- Erzeugungseinrichtung 34 in Form einer - mehrere, in Reihe geschaltete Widerstände aufweisender - Spannungsteilerschaltung ausgestaltet sein (wobei z.B. ein erster Widerstand über die Leitung 115b an die VersorgungsSpannung angeschlossen sein kann, und ein zweiter Widerstand in Reihe zum ersten Widerstand an das Erd- Potential, wobei die von der (weiteren) Referenzspannungs- Erzeugungseinrichtung 34 ausgegebene Spannung zwischen den beiden Widerständen abgegriffen, und über die Leitung 118 an die Bufferschaltung 33 weitergeleitet werden kann) .
Die (weitere) Referenzspannungs-Erzeugungseinrichtung 34 (und die - erste - Referenzspannungs-Erzeugungseinrichtung 12) ist (bzw. sind) so ausgestaltet, dass dann, wenn die Versorgungsspannung (VDD) gleich ist, wie der o.g., vorbestimmte Schwellwert (VDDnom) , der Pegel VTRACK der von der (weiteren) Referenzspannungs-Erzeugungseinrichtung 34 erzeugten Spannung gleich groß ist, wie der Pegel VBGR der von der (ersten) Referenzspannungs-Erzeugungseinrichtung 12 erzeugten Spannung (vgl. auch Figur 5) - der Pegel VREFl der von der Bufferschaltung 13 erzeugten Spannung ist dann identisch mit dem Pegel VREF2 der von der Bufferschaltung 33 erzeugten Spannung) . Beim deaktivierten Zustand der (weiteren) Bufferschaltung 33 wird (aufgrund des dann gegeben hochohmigen Zustands des Ausgangs der Bufferschaltung 33, d.h. des an der Leitung 26 anliegenden Signals VREF2) der Zustand des an der Leitung 27 in den Spannungsregler 14 eingegebenen Signals (und damit auch der Zustand des vom Spannungsregler 14 an der Leitung 19c ausgegebenen Signals VINT) ausschließlich von dem an der mit der Leitung 27 verbundenen Leitung 19a anliegenden, von der (ersten) Bufferschaltung 33 ausgegebenen Signal VREFl bestimmt (wie in Figur 5 - zum Teil gestrichelt - dargestellt ist, ist dann der Pegel des von dem Spannungsregler 14 ausgegebenen Signals VINT - entsprechend wie der Pegel des Signals VREFl - unabhängig von der momentanen Höhe des Pegels VDD der VersorgungsSpannung konstant gleich groß (VINTnom) ) .
Demgegenüber wird beim aktivierten Zustand der (weiteren) Bufferschaltung 33 (aufgrund der Parallelschaltung der beiden Bufferschaltungen 13 und 33) der Zustand des an der Leitung 27 in den Spannungsregler 14 eingegebenen Signals (und damit auch der Zustand des vom Spannungsregler 14 an der Leitung
19c ausgegebenen Signals VINT) jeweils von demjenigen der an den - miteinander verbundenen, und an die Leitung 27 angeschlossenen - Leitungen 19a, 26 anliegenden Signalen VREFl, VREF2 bestimmt, welches - momentan - einen höheren Pegel aufweist (dadurch ist sichergestellt, dass - wie in Figur 5 mit Hilfe der durchgezogenen Linie veranschaulicht ist - der Pegel des von dem Spannungsregler 14 ausgegebenen Signals VINT nicht unter den Norm- bzw. Nominal-Pegel (VINTnom) absinken kann) .

Claims

Patentansprüche
1. Spannungsregelsystem (11), mit welchem eine an einem Eingang (17) des Spannungsregelsystems (11) anliegende erste Spannung (VDD) in eine zweite Spannung (VINT) umgewandelt wird, welche an einem Ausgang (19c) des Spannungsregelsystems (11) abgegriffen werden kann, mit einer ersten Einrichtung (12, 13) zum Erzeugen einer im wesentlichen konstanten Spannung (VBGR) aus der ersten Spannung (VDD) , oder einer hieraus abgeleiteten Spannung d a d u r c h g e k e n n z e i c h n e t, daß zusätzlich eine weitere Einrichtung (34, 33) vorgesehen ist zum Erzeugen einer weiteren Spannung (VTRACK) aus der ersten Spannung (VDD) , oder einer hieraus abgeleiteten Spannung.
2. Spannungsregelsystem (11) nach Anspruch 1, bei welchem die von der weiteren Einrichtung (34, 33) erzeugte weitere Spannung (VTRACK) größer sein kann, als die von der ersten Einrichtung (12) erzeugte Spannung (VBGR) .
3. Spannungsregelsystem (11) nach Anspruch 1 oder 2, bei welchem die von der weiteren Einrichtung (34, 33) erzeugte weitere Spannung (VTRACK) proportional zur ersten Spannung
(VDD), oder zur hieraus abgeleiteten Spannung ist.
4. Spannungsregelsystem (11) nach Anspruch 3, bei welchem die weitere Einrichtung (34, 33) eine Spannungs-Teiler- Schaltung aufweist.
5. Spannungsregelsystem (11) nach einem der vorhergehenden Ansprüche, bei welchem die von der ersten Einrichtung (12) erzeugte Spannung (VBGR) , oder eine hieraus gewonnene Spannung (VREFl) , und die von der weiteren Einrichtung (34) erzeugte weitere Spannung (VTRACK) , oder eine hieraus gewonnene Spannung (VREF2) zum Ansteuern einer Spannungs- Regelungs-Schaltungsanordnung (14) verwendet werden können, insbesondere als Referenzspannung (VREFl, VREF2) für die Spannungs-Regelungs-Schaltungsanordnung (14) .
6. Spannungsregelsystem (11) nach einem der vorhergehenden Ansprüche, bei welchem zusätzlich eine Einrichtung (35) vorgesehen ist zum Aktivieren und/oder Deaktivieren der weiteren Einrichtung (34, 33) .
7. Spannungsregelsystem (11) nach Anspruch 6, bei welchem - im aktivierten Zustand der weiteren Einrichtung (34, 33) - die Höhe des Pegels der für die Spannungs-Regelungs- Schaltungsanordnung (14) verwendeten Referenzspannung (VREFl, VREF2) von derjenigen der von der ersten und der weiteren Einrichtung (12, 34) erzeugten Spannungen (VBGR, VTRACK), oder der hieraus gewonnenen Spannungen (VREFl, VREF2) bestimmt wird, die einen höheren Pegel aufweist.
8. Spannungsregelsystem (11) nach Anspruch 6 oder 7, bei welchem - im deaktivierten Zustand der weiteren Einrichtung (34, 33) - die Höhe des Pegels der für die Spannungs- Regelungs-Schaltungsanordnung (14) verwendeten Referenzspannung (VREFl, VREF2) von der von der ersten Einrichtung (12) erzeugten Spannung (VBGR), oder der hieraus gewonnenen Spannung (VREFl) bestimmt wird.
9. Spannungsregelverfahren, wobei eine erste Spannung (VDD) in eine zweite Spannung (VINT) umgewandelt wird, insbesondere in eine zweite Spannung (VINT) , welche einen niedrigeren Spannungspegel aufweist, als die erste Spannung (VDD) , wobei das Verfahren den Schritt aufweist: Erzeugen einer im wesentlichen konstanten Spannung (VBGR) aus der ersten Spannung (VDD) , oder einer hieraus abgeleiteten Spannung d a d u r c h g e k e n n z e i c h n e t, daß das Verfahren außerdem den Schritt aufweist: Erzeugen einer weiteren Spannung (VTRACK) aus der ersten Spannung (VDD) , oder einer hieraus abgeleiteten Spannung, insbesondere einer weiteren Spannung (VTRACK) , welche größer sein kann, als die aus der ersten Spannung (VDD) , oder der hieraus abgeleiteten Spannung erzeugte konstante Spannung (VBGR) .
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5475435B2 (ja) * 2009-12-24 2014-04-16 三星電子株式会社 電圧安定化装置及びそれを用いた半導体装置並びに電圧安定化方法
US8493795B2 (en) * 2009-12-24 2013-07-23 Samsung Electronics Co., Ltd. Voltage stabilization device and semiconductor device including the same, and voltage generation method
US10401886B1 (en) * 2014-07-30 2019-09-03 Cirrus Logic, Inc. Systems and methods for providing an auto-calibrated voltage reference
US10915122B2 (en) * 2017-04-27 2021-02-09 Pixart Imaging Inc. Sensor chip using having low power consumption
US10386875B2 (en) * 2017-04-27 2019-08-20 Pixart Imaging Inc. Bandgap reference circuit and sensor chip using the same
TWI671983B (zh) 2018-08-08 2019-09-11 華邦電子股份有限公司 電壓調節器及動態洩流電路

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5402375A (en) 1987-11-24 1995-03-28 Hitachi, Ltd Voltage converter arrangement for a semiconductor memory
KR930009148B1 (ko) * 1990-09-29 1993-09-23 삼성전자 주식회사 전원전압 조정회로
JP2642512B2 (ja) * 1990-11-16 1997-08-20 シャープ株式会社 半導体集積回路
JP2838344B2 (ja) * 1992-10-28 1998-12-16 三菱電機株式会社 半導体装置
US5532618A (en) * 1992-11-30 1996-07-02 United Memories, Inc. Stress mode circuit for an integrated circuit with on-chip voltage down converter
JPH09140126A (ja) * 1995-05-30 1997-05-27 Linear Technol Corp 適応スイッチ回路、適応出力回路、制御回路およびスイッチング電圧レギュレータを動作させる方法
JP3516556B2 (ja) * 1996-08-02 2004-04-05 沖電気工業株式会社 内部電源回路
JPH10133754A (ja) * 1996-10-28 1998-05-22 Fujitsu Ltd レギュレータ回路及び半導体集積回路装置
JPH11231954A (ja) * 1998-02-16 1999-08-27 Mitsubishi Electric Corp 内部電源電圧発生回路
US6333623B1 (en) * 2000-10-30 2001-12-25 Texas Instruments Incorporated Complementary follower output stage circuitry and method for low dropout voltage regulator
US6441594B1 (en) * 2001-04-27 2002-08-27 Motorola Inc. Low power voltage regulator with improved on-chip noise isolation
JP2004062638A (ja) * 2002-07-30 2004-02-26 Renesas Technology Corp 基準電圧発生回路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO2005064426A1 *

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