EP1685591A1 - Verfahren zur herstellung von transistorstrukturen mit ldd - Google Patents

Verfahren zur herstellung von transistorstrukturen mit ldd

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EP1685591A1
EP1685591A1 EP04818752A EP04818752A EP1685591A1 EP 1685591 A1 EP1685591 A1 EP 1685591A1 EP 04818752 A EP04818752 A EP 04818752A EP 04818752 A EP04818752 A EP 04818752A EP 1685591 A1 EP1685591 A1 EP 1685591A1
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EP
European Patent Office
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substrate
gate electrode
flanks
source
regions
Prior art date
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Withdrawn
Application number
EP04818752A
Other languages
English (en)
French (fr)
Inventor
Othmar Leitner
Rainer Minixhofer
Georg RÖHRER
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Ams Osram AG
Original Assignee
Austriamicrosystems AG
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Filing date
Publication date
Application filed by Austriamicrosystems AG filed Critical Austriamicrosystems AG
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Withdrawn legal-status Critical Current

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/01—Manufacture or treatment
    • H10D62/021—Forming source or drain recesses by etching e.g. recessing by etching and then refilling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H10D30/608—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs  having non-planar bodies, e.g. having recessed gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/22—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping using masks
    • H10P30/221—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping using masks characterised by the angle between the ion beam and the mask
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/222—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the angle between the ion beam and the crystal planes or the main crystal surface

Definitions

  • the present invention relates to the production of field effect transistors with LDD.
  • Drain designed to improve the operating properties of the transistor. For example, the short-channel effects, in particular DIBL, punch-through, GIDL and V t roll-off are reduced.
  • the LDD areas are placed between the source area and the channel area and between the channel area and the drain area. They reduce the otherwise very high electrical field strength between the source region or drain region and the channel region.
  • the transistors intended for the one type are covered with a mask.
  • the remaining transistors are then implanted with a low-dose dopant in order to produce the LDD regions.
  • the mask is removed and the previously implanted transistors are covered with another mask.
  • an implantation of dopant for the opposite conductivity type takes place, with which the LDD regions of the complementary transistors are produced.
  • the object of the present invention is to provide a simplified production method for transistor structures with LDD.
  • LDD regions To be able to implant 20 drain regions and the adjoining lower doped regions, hereinafter referred to as LDD regions for the sake of simplicity, will be those on the source side and on the drain side adjoining the gate electrode.
  • nd sloping edges 25 falling outward from the gate electrode are produced in the substrate or semiconductor body.
  • sidewall spacers are produced on the source-side and drain-side flanks of the gate electrode by anisotropically etching back a conformally deposited layer. The sidewall spacers at least partially cover the
  • a steep implantation, preferably as perpendicular as possible, impinging on the substrate surface introduces the dopant for the source-drain regions in a high concentration.
  • An oblique implantation at an angle between 30 ° and 60 °, for example about 45 °, to the original top side of the substrate and at a lower dose is made to form the LDD regions.
  • the dopant atoms pass through the side wall spacers into the semiconductor material.
  • the thickness of the spacers decreases towards the source-drain regions in such a way that the LDD regions also adjoin the source-drain regions the intended dopant concentration can be produced.
  • Figure 1 shows a cross section. Layer arrangement for structuring the gate electrode.
  • FIG. 2 shows the arrangement of FIG. 1 with a structured gate electrode.
  • FIG. 3 shows a further intermediate product after etching the oblique flanks in the upper side of the substrate.
  • FIG. 4 shows a further intermediate product after the spacer layer has been deposited.
  • FIG. 6 shows the production of the LDD regions and the source and drain regions.
  • a lacquer mask 4 is then produced, which is structured in accordance with the gate electrode to be produced.
  • FIG. 2 shows the cross section of FIG. 1 after the gate electrode 3 has been structured using the resist mask 4.
  • the longitudinal direction of the channel lies in the plane of the drawing. To the left and right below the gate electrode 3 are therefore the areas provided for the source and drain.
  • the layer of the gate dielectric 2 acts as an etching stop layer.
  • the composition of the etching gas is then changed so that the layer of the gate dielectric is removed at the side of the gate electrode 3 and is etched further into the substrate 1.
  • the photoresist of the resist mask 4 can optionally be removed before etching the substrate.
  • an inclined flank 5 falling outwards from the gate electrode 3 is formed on the source-side and drain-side flanks of the gate electrode 3.
  • these flanks 5 have an inclination of 45 ° to the other, essentially flat substrate top or to the plane of the original substrate top.
  • Inclination angles of 30 ° to 60 ° are preferred in this method, the inclined flanks 5 preferably being mirror-symmetrical with respect to the gate electrode 3 are, but in principle can also have different angles of inclination.
  • the depth d of this etching is preferably 20 nm to 200 nm, typically z. B. about 100 nm.
  • the oblique flanks 5 can be etched a little way below the gate electrode 3 (underetch).
  • a spacer layer 6, which is preferably oxide and z. B. can be applied in a typical thickness of about 150 nm to 160 nm.
  • the required thickness is also related to the depth d; it should be a maximum of about 200 nm.
  • the depth d, the thickness of the spacer layer 6 and the inclination of the oblique flanks 5 and the dimension of the structure are matched to one another.
  • the spacer layer 6 is then anisotropically etched back in a manner known per se in order to form sidewall spacers on the flanks of the gate electrode.
  • FIG. 5 shows the structure obtained in this way with the spacers 7 on the source-side and drain-side flanks of the gate electrode 3.
  • the spacers 7 cover the oblique flanks 5, it being clearly evident in FIG. 5 that they are in the plane of the oblique Flanks 5 perpendicular direction measured thickness of the spacer 7 is lower towards the substrate.
  • the first mask can then be applied to cover the transistor regions intended for transistors of the one type. This is followed by implantation to form the source areas,
  • a dopant for n-type conduction is introduced into a p-doped well in substrate 1 and vice versa.
  • the low dose implantation 9 provided for the LDD areas is carried out in a direction which is inclined in this cross section shown in FIG. 6 by the angle 14 against the vertical 8.
  • the angle 14 for the implantation of low dose 9 can correspond to the angle of inclination of the flanks 5 against the top of the substrate, but can also deviate therefrom; it is preferably in the range between 30 ° and 60 °.
  • Enough dopant enters the substrate through the thin lower part of the spacers 7 to form the LDD regions 11.
  • the LDD regions 11 still extend somewhat below the gate electrode 3.
  • the channel region 13 is located between them.
  • a further implantation of a higher dose 10 takes place in order to produce the source regions and drain regions 12.
  • the order of the implantations is arbitrary.
  • the production of the LDD regions is preferred before the production of the source and drain regions.
  • the direction of the implantation of a higher dose 10 should deviate from the perpendicular 8 at most by an angle of approximately 7 ° in order to ensure that the source-drain regions are produced at a sufficient distance from the channel region 13.
  • flanks can in particular be curved toward the substrate or else be made uneven.
  • the above-mentioned angle of inclination of the flanks from 30 ° to 60 ° to the flat top of the substrate is suitably defined by a plane approximating the flanks.
  • This level is e.g. B. by the relevant lower edge of the gate electrode and the transition between the oblique flank and the horizontal portion of the substrate top.
  • the spacers 7 need not necessarily cover exactly the flanks of the gate electrode and the oblique flanks 5, as shown in FIG. Instead, e.g. B. a lower portion of the oblique flanks 5 and / or an upper portion of the flanks of the gate electrode are left free by the spacers 7. It can also be provided that the spacers 7 also cover a portion of the horizontal upper side of the substrate 1.
  • FIGS. 5 and 6 are idealized in this regard. It is only essential for the configuration of the spacers that they have at least a low dopant concentration in the direction of implantation. the lower region are sufficiently thin to allow enough dopant to pass through and that, on the other hand, they form a sufficient gate-side shielding of the steeply occurring source / drain implantations in the direction perpendicular to the upper side of the substrate.

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Das Substrat (1) wird derart geätzt, dass sourceseitig und drainseitig an die Gate-Elektrode (3) angrenzende, nach außen abfallende schräge Flanken (5) ausgebildet werden. Dort wer-den Spacer (7) angeordnet. Es erfolgen eine Implantation (9) von Dotierstoff in einer bezüglich der Oberseite schrägen Richtung durch die Spacer (7) hindurch zur Ausbildung der Be-reiche (11) niedrigerer Dotierstoffkonzentration und eine Im-plantation (10) von Dotierstoff in einer bezüglich der Ober-seite steilen Richtung zur Ausbildung der Source- und Drain-Bereiche (12).

Description

Beschreibung
Verfahren zur Herstellung von Transistorstrukturen mit LDD
Die vorliegende Erfindung betrifft die Herstellung von Feldeffekttransistoren mit LDD.
Bei der Herstellung von MOSFET-Strukturen, insbesondere im Rahmen eines CMOS-Prozesses, werden sourceseitig und drain- seitig. des Kanals so genannte LDD-Bereiche (Lightly Doped
Drain) ausgebildet, um die Betriebseigenschaften des Transistors zu verbessern. Z. B. werden damit die Kurzkanaleffekte, insbesondere DIBL, Punch- hrough, GIDL und Vt-Roll-off reduziert. Die LDD-Bereiche werden zwischen dem Source-Bereich und dem Kanalbereich und zwischen dem Kanalbereich und dem Drain-Bereich angebracht. Sie reduzieren die ansonsten sehr hohe elektrische Feldstärke zwischen dem Source-Bereich bzw. Drain-Bereich und dem Kanal-Bereich.
Bei der Herstellung komplementärer Transistoren im Rahmen eines CMOS-Prozesses werden jeweils die für den einen Typ vorgesehenen Transistoren mit einer Maske abgedeckt. Dann erfolgt für die übrigen Transistoren eine Implantation von Dotierstoff niedriger Dosis, um die ,LDD-Bereiche herzustellen. Die Maske wird entfernt, und es werden die zuvor implantierten Transistoren mit einer weiteren Maske abdeckt . Dann erfolgt eine Implantation von Dotierstoff für den entgegengesetzten Leitfähigkeitstyp, mit dem die LDD-Bereiche der komplementären Transistoren hergestellt werden. Um die nachfol- gend zu implantierenden Source-Bereiche und Drain-Bereiche ausreichend von den Kanalbereichen abzusetzen und damit einen möglicherweise auftretenden Punch-through zu unterdrücken, den GIDL-Effekt zu reduzieren und eine Degradation des MOS- FETS durch heiße Ladungsträger zu vermindern, werden Seiten- wandspacer an den sourceseitigen und drainseitigen Flanken der Gate-Elektroden hergestellt. Für die Implantierung des Dotierstoffs für die Source-Bereiche und Drain-Bereiche mit höherer Dotierstoffkonzentration müssen dann mittels zweier weiterer Masken wieder jeweils die Transistoren des einen Typs abgedeckt werden. Das erfordert insgesamt vier Masken. Wegen der mit den LDD-Bereichen erzielten Vorteile sind noch 5 weitere solcher Strukturen entwickelt und untersucht worden, wie z. B. LATID (Large-Angle Tilted Implant Drain) und DDD.
Aufgabe der vorliegenden Erfindung ist es, ein vereinfachtes Herstellungsverfahren von Transistorstrukturen mit LDD anzu- 10 geben.
Diese Aufgabe wird mit dem Verfahren mit den Merkmalen des Anspruchs 1 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen. 15 Bei dem hier beschriebenen Verfahren genügt für jeden Transistortyp die Verwendung nur einer Maske, mit der der jeweils entgegengesetzte Transistortyp abgedeckt wird. Um die unterschiedlichen Dotierstoffkonzentrationen für die Source- und
20 Drain-Bereiche und die daran anschließenden niedriger dotierten Bereiche, im Folgenden der Einfachheit halber als LDD- Bereiche bezeichnet, implantieren zu können, werden source- seitig und drainseitig an die Gate-Elektrode angrenzende . nd von der Gate-Elektrode nach außen abfallende schräge Flanken 25. in dem Substrat oder Halbleiterkörper hergestellt. Vor der Implantation werden Seitenwandspacer an den sourceseitigen und drainseitigen Flanken der Gate-Elektrode durch anisotropes Rückätzen einer konform abgeschiedenen Schicht hergestellt. Die Seitenwandspacer bedecken zumindest teilweise die
30 Flanken der Gate-Elektrode und die schrägen Flanken im Substrat .
Eine steil, vorzugsweise möglichst senkrecht, auf die Substratoberfläche auftreffende Implantation bringt den Dotier- 35 stoff für die Source-Drain-Bereiche in hoher Konzentration ein. Eine schräge Implantation in einem Winkel zwischen 30° und 60°, zum Beispiel etwa 45°, zur ursprünglichen Oberseite des Substrats und mit einer niedrigeren Dosis wird vorgenommen, um die LDD-Bereiche auszubilden. Die Dotierstoffatome gelangen dabei durch die Seitenwandspacer in das Halbleitermaterial . Durch die typischen Form der Spacer und die geeignete Schräge der in dem Substrat ausgebildeten Flanken wird erreicht, dass die Dicke der Spacer zu den Source-Drain- Bereichen hin derart abnimmt, dass dort angrenzend an die Source-Drain-Bereiche die LDD-Bereiche mit der vorgesehenen Dotierstoffkonzentration hergestellt werden können.
Es folgt eine genauere Beschreibung von Beispielen des Verfahrens anhand der beigefügten Figuren.
Die Figur 1 zeigt im Querschnitt eine. Schichtanordnung zur Strukturierung der Gate-Elektrode.
Die Figur 2 zeigt die Anordnung der Figur 1 mit strukturierter Gate-Elektrode.
Die Figur 3 zeigt ein weiteres Zwischenprodukt nach einem Ätzen der schrägen Flanken in der Substratoberseite .
Die Figur 4 zeigt ein weiteres Zwischenprodukt nach dem Abscheiden der Spacerschicht .
Die Figur 5 zeigt die Struktur nach dem Ätzen der Seitenwandspacer.
Die Figur 6 zeigt die Herstellung der LDD-Bereiche und der Source- und Drain-Bereiche.
In einer bevorzugten Ausführungsform des Verfahrens werden gemäß dem in der Figur 1 dargestellten Querschnitt auf eine im Wesentlichen ebene Oberseite eines Substrats 1 öder eines Halbleiterkδrpers, z. B. aus Silizium, mit einer' Grunddotierung oder dotierten Wannen ein Gate-Dielektrikum 2 und eine für die Gate-Elektrode vorgesehene Elektrodenschicht 30, z. B. aus Polysilizium, aufgebracht. Es wird darauf eine Lackmaske 4 hergestellt, die entsprechend der herzustellenden Gate-Elektrode strukturiert ist.
Die Figur 2 zeigt den Querschnitt der Figur 1, nachdem mittels der Lackmaske 4 die Gate-Elektrode 3 strukturiert worden ist. Die Längsrichtung des Kanals liegt in der Zeichenebene. Links und rechts unterhalb der Gate-Elektrode 3 befinden sich daher die für Source und Drain vorgesehenen Bereiche . In der Figur 2 ist erkennbar, dass beim Ätzen des Materials der Gate-Elektrode 3 die Schicht des Gate-Dielektrikums 2 als Ätzstoppschicht wirkt. Die Zusammensetzung des Ätzgases wird dann geändert, so dass die Schicht des Gate-Dielektrikums seitlich der Gate-Elektrode 3 entfernt wird und weiter in das Substrat 1 geätzt wird. Der Fotolack der Lackmaske 4 kann gegebenenfalls vor dem Ätzen des Substrats entfernt werden.
Es wird so weit geätzt, bis die Oberseite des Substrats entsprechend der Darstellung der Figur 3 um eine Tiefe d abge- senkt ist. Gleichzeitig wird an den sourceseitigen und drain- seitigen Flanken der Gate-Elektrode 3 jeweils eine von der Gate-Elektrode 3 nach außen abfallende schräge Flanke 5 ausgebildet. Bei dem in der Figur 3 dargestellten Beispiel besitzen diese Flanken 5 eine Neigung von 45° zu der übrigen, im Wesentlichen ebenen Substratoberseite beziehungsweise zu der Ebene der ursprünglichen Substratoberseite. Durch eine geeignete Einstellung der Ätzraten in horizontaler und vertikaler Ätzrichtung können hier aber andere Neigungswinkel eingestellt werden.- Bevorzugt bei diesem Verfahren sind Nei- gungswinkel von 30° bis 60°, wobei die schrägen Flanken 5 vorzugsweise zueinander spiegelsymmetrisch bezüglich der Gate-Elektrode 3 ausgebildet werden, aber im Prinzip auch unterschiedliche Neigungswinkel aufweisen können. Die Tiefe d dieser Ätzung beträgt vorzugsweise 20 nm bis 200 nm, typisch z. B. etwa 100 nm. Bei dem Ätzen des Substrats können die schrägen Flanken 5 ein Stück weit unter die Gate-Elektrode 3 geätzt werden (underetch) . Es wird dann, wie in der Figur 4 gezeigt, kantenkonform isotrop eine Spacerschicht 6 abgeschieden, die vorzugsweise Oxid ist und z. B. in einer typischen Dicke von etwa 150 nm bis 160 nm aufgebracht werden kann. Die erforderliche Dicke hängt auch mit der Tiefe d zusammen; sie sollte maximal etwa 200 nm betragen. Die Tiefe d, die Dicke der Spacerschicht 6 sowie die Neigung der schrägen Flanken 5 und die Abmessung der Struktur werden aufeinander abgestimmt. Die Spacerschicht 6 wird anschließend anisotrop in einer an sich bekannten Weise rückgeätzt, um Seitenwandspacer an den Flanken der Gate- Elektrode zu bilden.
Die. Figur 5 zeigt die so erhaltene Struktur mit den Spacern 7 an den sourceseitigen und drainseitigen Flanken der Gate- Elektrode 3. Die Spacer 7 bedecken die schrägen Flanken 5, wobei in der Figur 5 deutlich erkennbar ist, dass die in der zu der Ebene der schrägen Flanken 5 senkrechten Richtung gemessene Dicke der Spacer 7 nach unten zum Substrat hin gerin- ger wird. Unterhalb einer durch das Gate-Dielektrikum 2 festgelegten Ebene hat der Querschnitt der Spacer 7 näherungsweise eine dreieckige Form. Es kann dann die erste Maske aufgebracht werden, um die Transistorbereiche, die für Transistoren des einen Typs vorgesehen sind, abzudecken. Daraufhin er- folgt die Implantation zur Ausbildung der Source-Bereiche,
Drain-Bereiche und LDD-Bereiche. In eine p-dotierte Wanne im Substrat 1 wird ein Dotierstoff für n-Leitung eingebracht und umgekehrt .
In der Figur 6 ist die Herstellung der Source- und Drain- Bereiche 12 sowie der Bereiche 11 niedrigerer Dotierstoffkonzentration, im Folgenden ohne die Absicht "einer Einschränkung kurz als LDD-Bereiche 11 bezeichnet, im Schema dargestellt. In der Figur 6 ist die Senkrechte 8 auf der um die Tiefe d abgesenkten Ebene der Oberseite des Substrats 1 eingezeichnet. Der dargestellte Querschnitt liegt in der.Ebene, die senkrecht auf der Oberseite des Substrats und senkrecht auf der Ebene der schrägen Flanke 5 steht .
Die für die LDD-Bereiche vorgesehene Implantation niedriger Dosis 9 wird in einer Richtung vorgenommen, die in diesem in der Figur 6 dargestellten Querschnitt um den Winkel 14 gegen die Senkrechte 8 geneigt ist . Der Winkel 14 für die Implantation niedriger Dosis 9 kann dem Neigungswinkel der Flanken 5 gegen die Substratoberseite entsprechen, kann aber auch davon abweichen; er liegt vorzugsweise im Bereich zwischen 30° und 60°. Durch den dünnen unteren Teil der Spacer 7 gelangt genügend Dotierstoff in das Substrat, um die LDD-Bereiche 11 auszubilden. Die LDD-Bereiche 11 reichen in dem dargestellten Beispiel noch etwas unter die Gate-Elektrode 3. Zwischen ih- nen befindet sich der Kanalbereich 13.
Eine weitere Implantation höherer Dosis 10 erfolgt zur Herstellung der Source-Bereiche und Drain-Bereiche 12. Die Reihenfolge der Implantationen ist im Prinzip beliebig. Bevor- zugt ist die Herstellung der LDD-Bereiche vor der Herstellung der Source- und Drain-Bereiche. Die Richtung der Implantation höherer Dosis 10 sollte von der Senkrechten 8 höchstens um einen Winkel von etwa 7° abweichen, um sicherzustellen, dass die Source-Drain-Bereiche in ausreichendem Abstand von dem Kanalbereich 13 hergestellt werden.
Bei weiteren Ausgestaltungen, die von dem bevorzugten und in den Figuren idealisiert dargestellten beschriebenen Ausführungsbeispiel abweichen, können die Flanken insbesondere zum Substrat hin gewölbt oder sonst, uneben ausgebildet werden.
Der oben bezeichnete Neigungswinkel der Flanken von 30° bis 60° zu der ebenen Oberseite des Substrates wird in diesen Fällen durch eine die Flanken approximierende Ebene geeignet definiert. Diese Ebene wird z. B. durch die betreffende unte- re Kante der Gate-Elektrode und den Übergang zwischen der schrägen Flanke und dem waagrechten Anteil der Substratoberseite festgelegt. Die Spacer 7 brauchen nicht notwendig wie in der Figur 5 dargestellt genau die Flanken der Gate-Elektrode und die schrägen Flanken 5 zu bedecken. Statt dessen kann z. B. ein unte- rer Anteil der schrägen Flanken 5 und/oder ein oberer Anteil der Flanken der Gate-Elektrode von den Spacern 7 frei gelassen bleiben. Es kann auch vorgesehen werden, dass die Spacer 7 noch einen Anteil der waagrechten Oberseite des Substrats 1 mit bedecken. Die Darstellungen der Figuren 5 und 6 sind in dieser Hinsicht idealisiert. Wesentlich für die Ausgestaltung der Spacer ist dabei nur, dass sie in der vorgesehenen Richtung der Implantation niedriger Dotierstoffkonzentration zumindest im. unteren Bereich ausreichend dünn sind, um genügend Dotierstoff durchzulassen, und dass sie andererseits in der zu der Substratoberseite senkrechten Richtung eine ausreichende gateseitige Abschirmung der steil auftre fenden Source-/Drain-Implantationen bilden.

Claims

Patentansprüche
1. Verfahren zur Herstellung von Transistorstrukturen mit LDD, bei dem auf einer im Wesentlichen ebenen Oberseite eines Halbleiterkörpers oder Substrats (1) eine Gate-Elektrode (3) auf einem Gate-Dielektrikum (2) strukturiert wird und unter Verwendung der Gate-Elektrode (3) als Maske Implantationen von Dotierstoff zur Ausbildung von Source-/Drain- Bereichen (12) sowie von daran kanalseitig angrenzenden Bereichen (11) niedrigerer Dotierstoffkonzentration erfolgen, d a d u r c h g e k e n n z e i c h n e t , dass nach dem Strukturieren der Gate-Elektrode (3) das Substrat (1) derart geätzt wird, dass sourceseitig und drainseitig an die Gate-Elektrode (3) angrenzende und von der Gate-Elektrode (3) nach außen abfallende schräge Flanken (5) ausgebildet werden, eine Spacerschicht (6) kantenkonform abgeschieden und anisotrop zu Spacern (7) rückgeätzt wird, die die sourceseitigen und drainseitigen Flanken der Gate-Elektrode (3) und die schrägen Flanken (5) zumindest teilweise bedecken, und die Implantation von Dotierstoff in einer bezüglich der ursprünglichen Oberseite des Substrats steilen Richtung zur Ausbildung der Source- und Drain-Bereiche (12) und in einer bezüglich der ursprünglichen Oberseite des Substrats schrägen Richtung durch die Spacer (7) hindurch zur Ausbildung der Bereiche (11) niedrigerer Dotierstoffkonzentration vorgenommen wird.
2. Verfahren nach Anspruch 1, bei dem die schrägen Flanken (5) mit einer Neigung von 30° bis 60 ° gegen die ursprüngliche Oberseite des Substrats (1) ausgebildet werden.
3. Verfahren nach Anspruch 2, bei dem die schrägen Flanken (5) mit einer Neigung von 45° gegen die ursprüngliche Oberseite des Substrats (1) ausgebildet werden.
4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem die Implantation zur Ausbildung der Bereiche (11) niedrigerer Dotierstoffkpnzentration in einer Richtung erfolgt, die in einer auf der Oberseite des Substrats (1) und den schrägen Flanken (5) senkrecht stehenden Schnittebene mit einer Senkrechten auf der ursprünglichen Oberseite des Substrates (1) einen Winkel zwischen 30° und 60° einschließt.
5. Verfahren nach einem der Ansprüche 1 bis 4, bei dem die Implantation zur Ausbildung der Source- und Drain- Bereiche (12) in einer Richtung erfolgt, die in einer auf der Oberseite des Substrats (1) und den schrägen Flanken (5) senkrecht stehenden Schnittebene mit einer Senkrechten auf der ursprünglichen Oberseite des Substrates (1) einen Winkel zwischen 0° und 7° einschließt.
6. Verfahren nach einem der Ansprüche 1 bis 5 , bei dem mit dem Ätzen der schrägen Flanken (5) das Substrat (1) auch etwas unterhalb der Gate-Elektrode (3) weggeätzt wird.
7. Verfahren nach einem der Ansprüche 1 bis 6, bei dem mit dem Ätzen der schrägen Flanken (5) die Oberseite des Substrats (1) um eine Tiefe (d) im Bereich von 20 nm bis 200 nm abgesenkt wird.
EP04818752A 2003-11-18 2004-10-25 Verfahren zur herstellung von transistorstrukturen mit ldd Withdrawn EP1685591A1 (de)

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DE (1) DE10353772B4 (de)
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060108651A1 (en) * 2004-11-22 2006-05-25 International Business Machines Corporation Lowered Source/Drain Transistors
US20060286757A1 (en) * 2005-06-15 2006-12-21 John Power Semiconductor product and method for forming a semiconductor product
US8093665B2 (en) * 2009-05-18 2012-01-10 Macronix International Co., Ltd. Semiconductor device and method for fabricating the same
TWI397181B (zh) * 2009-06-15 2013-05-21 Macronix Int Co Ltd 半導體元件及其製造方法
US10163724B2 (en) * 2012-03-01 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device and method of manufacturing same
DE102015118616B3 (de) * 2015-10-30 2017-04-13 Infineon Technologies Austria Ag Latchup-fester Transistor

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61226968A (ja) * 1985-03-30 1986-10-08 Toshiba Corp Ｍｏｓ型半導体装置の製造方法
JPH04368133A (ja) 1991-06-14 1992-12-21 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH05343674A (ja) 1992-06-10 1993-12-24 Ricoh Co Ltd 半導体装置及びその製造方法
JPH0794714A (ja) 1993-09-21 1995-04-07 Sony Corp Ｍｏｓトランジスタの製造方法
JP3331040B2 (ja) 1993-09-21 2002-10-07 三菱電機株式会社 半導体装置およびその製造方法
US5538909A (en) * 1995-01-19 1996-07-23 United Microelectronics Corporation Method of making a shallow trench large-angle-tilt implanted drain device
KR100239707B1 (ko) 1996-11-27 2000-01-15 김영환 반도체 소자의 제조방법
JPH11111979A (ja) 1997-09-30 1999-04-23 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US6040602A (en) * 1997-12-18 2000-03-21 Advanced Micro Devices, Inc. Formation of lightly doped regions under a gate
JP2001313389A (ja) * 2000-05-01 2001-11-09 Seiko Epson Corp 半導体装置およびその製造方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
None *
See also references of WO2005050731A1 *

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