EP1661242A1 - Transistor-anordnung, integrierter schaltkreis und verfahren zum betreiben von feldeffekttransistoren - Google Patents

Transistor-anordnung, integrierter schaltkreis und verfahren zum betreiben von feldeffekttransistoren

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EP1661242A1
EP1661242A1 EP04786703A EP04786703A EP1661242A1 EP 1661242 A1 EP1661242 A1 EP 1661242A1 EP 04786703 A EP04786703 A EP 04786703A EP 04786703 A EP04786703 A EP 04786703A EP 1661242 A1 EP1661242 A1 EP 1661242A1
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EP
European Patent Office
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transistor
field effect
transistors
mos
signal
Prior art date
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Withdrawn
Application number
EP04786703A
Other languages
English (en)
French (fr)
Inventor
Ralf Brederlow
Jeongwook Koh
Roland Thewes
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Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
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Withdrawn legal-status Critical Current

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    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
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    • H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
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    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
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    • H03F2203/72—Indexing scheme relating to gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal
    • H03F2203/7215—Indexing scheme relating to gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal the gated amplifier being switched on or off by a switch at the input of the amplifier

Definitions

  • the invention relates to a transistor arrangement, an integrated circuit and a method for operating field effect transistors.
  • MOSFET metal oxide semiconductor field effect transistor
  • the low-frequency noise of a MOS transistor is caused by statistical loading or unloading of storage location conditions, in particular at the interface between the channel region and the gate-insulating region of the field effect transistor. At low frequencies, this mechanism makes the dominant contribution to noise.
  • the location of the storages is often referred to as the state of the border due to their location. Mainly those storages contribute to the low-frequency noise whose energy level is close to the (quasi) Fermi level of the charge carriers contributing to the current flow. Other interface states, whose energy level is significantly higher or lower, are either completely occupied or completely unoccupied and thus do not contribute to the noise, cf. [1] .
  • Another method for reducing the low-frequency noise is based on adjusting the operating point of the field-effect transistors in such a way that the low-frequency noise is minimized.
  • Vg denotes the gate voltage
  • Vt the threshold voltage
  • Vd the drain voltage of a field effect transistor
  • a disadvantage of this method is the restriction of the degrees of freedom in circuit design in other respects, such as Power consumption, control range, bandwidth.
  • the reduction in noise that can be achieved with this method is small.
  • [3], [4] describe circuitry methods for reducing the low-frequency noise of MOSFETS.
  • the method described in [4] is limited to circuits in which the transistors are switched on and off periodically.
  • this is particularly undesirable in many analog circuits, since continuous signals are to be processed.
  • [11] discloses a signal integrator operated at twice the scanning speed.
  • [12] discloses a method and an apparatus for reducing DC off sets in a communication system.
  • [14] discloses a method for reducing 1 / f noise and power consumption in a MOSFET using switched biasing.
  • a mismatch of MOS transistors limits the resolution of circuits. This is particularly the case when these circuits have to process very small signals. So there are primarily analog circuits in their Performance limited due to these phenomena. Manufacturing tolerances (mismatch) of MOS transistors are also caused by the fluctuation of the dopant concentration in the transistor channel and in many cases represent a major obstacle to the downsizing of analog circuits.
  • Analog circuits which are precise and therefore susceptible to manufacturing tolerances, are usually constructed differentially.
  • the transistors important for the functioning of the circuits (not necessary, but the transistors used for a current source) are present in duplicate, the pairs of transistors processing different signals with the same sign but the same amount and phase.
  • the manufacturing tolerances between these transistor pairs become as small as possible.
  • float mg body effect and the self-heating effect are described below, those in partially depleted (PD) and in completely fully depleted (FD) SOI transistors ("silicon on insulator”) can occur in CMOS technology. These effects have an impact on the circuit design, particularly of analog circuits.
  • a problem with SOI field effect transistors is the inherent floatmg body effect, which leads to a Kmk effect in the drain current.
  • the kink effect is caused by the injection of holes or electrons into the floating substrate of an n-MOS transistor or a p-MOS transistor on an SOI film. For an n-MOSFET in SOI technology, these holes are made using impact ionization
  • Charge carrier insertion in an area with a high electric field near the drain.
  • the holes migrate to the area where the electrical potential is lowest, i.e. towards the floating substrate.
  • Hole accumulation increases the floating substrate potential until the substrate-source junction is sufficiently biased to equalize the current generated by hole generation.
  • the accumulated charge in the body depends on the previous state of the transistor (i.e. its history), on process parameters, device dimension, supply voltage, temperature, slew rate and switching frequency.
  • Kink in the output characteristic or characteristic, as a result of which the amplification of analog amplifiers and the constancy of current sources are impaired.
  • Silicon oxide layer so that the channel temperature of the SOI device can rise by several 10 ° C above the temperature during normal operation.
  • the insulating substrate forms one thermal barrier, so that the heat generated by the operated device cannot simply be transferred to the substrate.
  • the thermal conductivity of silicon oxide (S ⁇ 0 2 ) is several orders of magnitude worse than that of bulk silicon. Therefore, in contrast to a bulk MOS transistor, a significant self-heating can occur in a MOS transistor on an SOI film. This self-heating occurs in any type of transistor structure that has poor thermal coupling between the channel region and heat sinks, such as bulk silicon or even the package (e.g. all SOI or double or three gate concepts) ,
  • the device heats up, the mobility of charge carriers in the channel area decreases, which in turn reduces the drain current. As a result, the device characteristic is significantly modified, with negative output conductivity, as can often be observed at high dram currents.
  • thermal effects are not significant for digital circuits, due to the low mean energy dissipation and due to the fact that clock frequencies are usually sufficiently above thermal time constants.
  • analog circuits can be significantly influenced by self-heating effects.
  • the output conductivity can be low or even negative at low frequencies and can then increase with the frequency, which leads to unforeseen amplification and phase variations.
  • Intermembrane interacting devices can be at different temperatures, which can lead to a thermally induced mismatch.
  • the Temperature gradients resulting from the self-heating effect and the thermal coupling effect lead to non-isothermal conditions and therefore to malfunctions, see [18].
  • Possibilities are known for mitigating the floating body effects of a MOS transistor on an SOI film, see [19].
  • the body contact process appears to be the only circuit-oriented one. All other concepts are related to device engineering.
  • the body potential in a partially depleted SOI transistor is kept constant by the body contact, although the problem arises of how the system design can be optimized while simultaneously minimizing the effect of scatter resistance and stray capacitance between the body contact path and the active area. It is also known that the effectiveness of punch absorption decreases rapidly as the channel width is increased.
  • the physical definition of the contact to the FinFET or to the planar double gate transistor requires delicate lithography.
  • Advanced double and triple gate concepts also suffer from self-heating and, depending on how they are constructed, they can also be exposed to charge accumulation effects such as the Kmk effect in partially depleted SOI substrates.
  • the invention is based on the problem of improving the functionality of a transistor arrangement by effectively reducing the low-frequency noise of transistors with little effort or reducing the effects of manufacturing tolerances on transistors.
  • the transistor arrangement according to the invention has a first and a second field effect transistor, each of which has a first and a second source / dram connection and a control connection for applying a first and a second signal.
  • the transistor arrangement is set up in such a way that the first signal can be applied alternately to the control connection of the first field effect transistor and simultaneously the second signal to the control connection of the second field effect transistor, or the second signal to the control connection of the first field effect transistor and the first signal can be applied simultaneously to the control connection of the second field effect transistor.
  • the integrated circuit according to the invention contains at least one transistor arrangement with the features mentioned above.
  • a first and a second field effect transistor are connected, each of the field effect transistors having a first and a second source / dra connection and having a control connection for applying a first or a second signal.
  • the transistor arrangement is set up in such a way that the first signal alternately to the control connection of the first field effect transistor and simultaneously to the
  • the second signal is applied to the control connection of the second field effect transistor, or the second signal is applied to the control connection of the first field effect transistor and the first signal is applied simultaneously to the control connection of the second field effect transistor.
  • control connections e.g. Gate connections or substrate connections
  • the two field effect transistors alternately applied signals.
  • the first signal e.g. an electrical ground potential
  • the second signal e.g. a useful signal
  • the second signal can be applied to the control connection of the first field effect transistor and the first signal can be applied simultaneously to the control connection of the first field effect transistor.
  • a switchable frequency is used to switch between these two operating states.
  • interface states are advantageously used and combined with a simple and efficient circuit architecture, as a result of which the noise, in particular the low-frequency noise of the circuit or the contributions of transistors contained therein can be significantly reduced.
  • An important aspect of the invention is that a transistor of a circuit is replaced by two preferably identical replacement transistors.
  • the first source / dram connections of the first and second transistors are coupled to one another and the second source / dram connections of the two transistors are coupled to one another.
  • the control connections of the transistors are alternately switched between two circuit nodes with different electrical potentials. In this way it is clearly achieved that one of the two transistors takes one operating point into depletion or accumulation, and the other
  • Transistor takes an operating point in inversion. It should be noted that the (quasi) Fermi levels in inversion on the one hand or in impoverishment or accumulation on the other are sufficiently far apart.
  • the low-requisite noise of the transistor can be reduced if alternating first and second signals are applied to the control connections of the two field effect transistors, so that a resultant signal is applied to a respective control connection which is connected to a Alternating frequency is changed over time. Because of the interconnection according to the invention, it is therefore possible to switch the quasi-Fermi level in the channel region with the alternating frequency between the values in inversion or in impoverishment or accumulation.
  • the low-frequency noise can be reduced very effectively.
  • the invention can advantageously be used in a differential circuit, in particular in a differential analog circuit, in order to significantly reduce the effects of manufacturing tolerances of transistors in such a differential circuit.
  • the alternating application of the first signal and the second signal to the control connections of the first and the second field effect transistor leads to a reduction in the manufacturing tolerances of MOS transistors in a differential circuit, and therefore represents a preferred circuit technology option, particularly in analog circuits to compensate for such mismatch. This prevents a mismatch from leading to deteriorated signal processing.
  • a basic idea of this aspect of the invention is that the signals applied to the gate terminals of a differential pair of transistors of a positive and a negative branch of a differential circuit are alternately switched such that each transistor of the pair spends the positive and the half of the time other Half of the time is assigned to the negative branch of the circuit.
  • a voltage offset (caused by a mismatch of the components), which occurs as a positive value during one phase and occurs as a negative value in the next phase, is subtracted again (and vice versa), so that the circuit averages from undesired mismatch - effects is free.
  • Switching is preferably carried out at the first source / drain connections of the two field effect transistors with the same clock frequency and in the same clock as at the gate connections. Furthermore, switching is preferably also carried out at the second source / drain connections with the same clock frequency as at the gate connections. This applies if the mismatch effect is to be used. If noise suppression is to be used at the same time, the clocks should be different (gate clock at least twice S / D clock).
  • the switching frequency the speed of the switching of the transistors between the two branches
  • the signal processing is at most slightly disturbed.
  • the high-frequency interference generated by switching can be caused by a
  • Low pass filters are largely removed.
  • the stability of an amplifier circuit is only impaired at low switching frequencies. This also requires Switching the diversion of some capacitive nodes of the circuit so that the power consumption of the circuit can be reduced at low switching frequencies.
  • the aspect of the invention described is clearly a flat-efficient combination of an auto-zeroing-like and a chopper technique-like method for offset suppression.
  • two switching elements are provided on the gate connections (and preferably two additional switching elements each on the two first source / drain connections and two additional switching elements on the second source / drain connections), and it is a periodic change of the two gate connections between the
  • each of the transistors of such a differential circuit can be replaced in a similar manner as is shown in FIGS. 1A and 1B or in FIGS. 2A and 2B.
  • a four-phase clocking scheme is preferably implemented, so that in addition to the reduction in mismatch influences, 1 / f noise suppression was carried out.
  • the control connection can be a gate connection or a substrate connection (e.g. bulk connection).
  • a substrate connection e.g. bulk connection.
  • SOI transistor Silicon-on-Insulator
  • technology-related substrate connection may not be present, so that in this case the control of the
  • Field effect transistor takes place by means of the gate connection.
  • a transistor can have both a gate connection and a substrate connection, so that control can then take place either by means of the gate connection or by means of the substrate connection.
  • the first and the second field effect transistor can have a substrate connection as an additional control connection.
  • the control connection of the first and the second field effect transistor is a substrate connection
  • the first and the second field effect transistor can have a gate connection as an additional control connection.
  • the additional control connections of the first and the second field effect transistor are preferably coupled to one another. In other words, in the presence of a gate connection and a substrate connection, the alternating application of the first and second signals can either be at the two gate connections or at the two Substrate connections are made. The respective two control connections or additional control connections, to which the first and second signals are not alternately applied, can then be coupled to one another.
  • One of the first and second signals can be a useful signal and the other signal can be a reference potential.
  • the first signal em can be an analog useful signal to be processed and the second signal em can be ground or supply voltage potential or vice versa.
  • the first signal and the second signal can also each be a useful signal or in each case be a reference potential.
  • the processing of two (mutually) differential useful signals occurs in a differential circuit.
  • the two field effect transistors can have the same geometric dimensions, be made of the same materials, etc. This leads to a particularly symmetrical one
  • the first and the second signal at the control connections of the first and second field effect transistors can alternate with an alternating frequency which is at least as large as the corner frequency of the noise characteristic of the field effect transistors.
  • the noise power characteristic of a semiconductor component, in particular a field effect transistor, as a function of a frequency is a function with a characteristic kink at the so-called cutoff frequency.
  • the low-frequency noise (LF noise) is effectively suppressed, in particular at frequencies which are higher (preferably at least two times higher) than the kink or corner frequency.
  • the first and the second signal at the control connections of the first and second field effect transistors preferably alternate with an alternating frequency which is greater than the frequencies of a useful frequency band of an associated circuit. This should clearly em
  • Effective frequency band can be decoupled from a clock frequency band (whereby a clock signal is used to alternately apply the first and second signals to the control connections of the first and second field effect transistors).
  • a clock signal is used to alternately apply the first and second signals to the control connections of the first and second field effect transistors.
  • Many integrated circuits are operated at a characteristic frequency, the so-called useful frequency, or the so-called useful frequency band.
  • the first and the second signal at the control connections of the first and second field effect transistors can alternate with a reciprocal alternating frequency which is smaller, more preferably substantially smaller, than an average lifespan of an occupancy state of a storage location in the border area between the channel area and the gate insulating layer of the field effect transistor.
  • At least one of the substrate connections is preferably set up as a trough connection of one of the two field effect transistors, which is formed in a trough.
  • a MOSFET of the n-conduction type can be formed directly in the p-doped substrate.
  • the associated surface area of the substrate the so-called well region
  • doping atoms of the n-type doping atoms of the n-type and thus to form an n-type well.
  • Field effect transistors coupled to each other can be connected to the well connections of the first and second Field effect transistors alternately apply the first and the second signal.
  • Both field effect transistors preferably have the same conductivity type. In other words, they are both
  • the transistor arrangement can be set up in such a way that of the two
  • Field effect transistors are each operated at an inversion operating point and the other at an accumulation or depletion operating point.
  • the positive holes migrate into the substrate and the negative electrons are attracted to the positive electrode. In the channel area they form a conductive inversion layer. The working point that arises is called inversion.
  • the control connection of the first field effect transistor can be coupled to a first switching element which is switched by means of a first clock signal with an alternating frequency.
  • the control connection of the second field effect transistor can be coupled to a second switching element which is switched with the alternating frequency by means of a second clock signal which is complementary to the first clock signal.
  • the first or the second signal is alternately applied to the respective control connection of the respective field effect transistor with the alternating frequency.
  • a switching element that can be switched using a clock signal can be used to alternately apply the first or the second signal to the control connection of a respective field effect transistor.
  • the first and second switching elements can be first and second switching transistors, the respective clock signal can be applied to their respective gate connection, and a respective source / dram connection of a respective switching transistor is coupled to the control connection of the respective field effect transistor.
  • the transistor arrangement can be set up as a differential transistor arrangement in which the first signal and the second signal are useful signals which are differential with respect to one another.
  • two branches process two useful signals, which can be identical in terms of phase and amplitude, but can be different in terms of sign. With two such (complementary) signals, even with low signals Signal amplitudes with high quality a very reliable transmission of the signals can be carried out.
  • the two transistors for processing such differential useful signals can be implemented such that one of the transistors is the first half of the time
  • Processing the useful signal and the other half of the time the second useful signal, and the second transistor can process the second useful signal and the second half of the time the first useful signal.
  • mismatch influences can be suppressed, since such mismatch influences are averaged over time when a respective signal is processed in part by one and in part by the other transistor.
  • the transistor arrangement according to this embodiment can have a low-pass filter which is connected in such a way that a disturbance signal (for example high-frequency noise) caused by the alternating application of the first signal and the second signal can be suppressed by means of the low-pass filter.
  • a disturbance signal for example high-frequency noise
  • Such a low-pass filter is particularly advantageous when a switching process between the two signals at the gate connections of the field-effect transistors generates parasitic interference signals which can be reliably filtered out with such a low-pass filter.
  • the first source / dram In addition to the provision of a first and a second switching element at the gate connections of such a differential circuit, the first source / dram
  • Connection of the first field effect transistor can be coupled to a third switching element which can be switched at the alternating frequency by means of the first clock signal. Further
  • the first source / drain connection of the first field effect transistor can be coupled to a fourth switching element which can be switched at the alternating frequency by means of the second clock signal, which is complementary to the first clock signal.
  • a current source for example an additional field effect transistor controlled by a bias voltage
  • a bias voltage can be provided, which is coupled to the first source / dram connection of the first field effect transistor and to the first source / drain connection of the second field effect transistor.
  • the second source / drain connection of the first field effect transistor can be coupled to a fifth switching element which can be switched at the alternating frequency by means of the first clock signal.
  • the second source / drain connection of the second field effect transistor can be coupled to a sixth switching element which can be switched with the alternating frequency by means of the second clock signal, which is complementary to the first clock signal.
  • the transistor arrangement of the invention can be formed on and / or in a silicon-on-insulator (SOI) substrate.
  • SOI silicon-on-insulator
  • the first field effect transistor and the second field effect transistor can be implemented as SOI field effect transistors.
  • the inventive control of the first and second field effect transistors with alternating first and second signals opens up important ones, in particular for SOI applications Benefits. Apart from reducing the noise, in particular the low-frequency noise, the advantageous effect that the floating body effect and self-heating effects are reduced additionally occurs in SOI transistor arrangements of the invention. This is a significant improvement in particular for the analog circuit technology in SOI-CMOS technology.
  • characteristics of an SOI transistor are used under periodic switching conditions, see [21], [22].
  • the switching frequency is increased, the charging or discharging current of the floating body in an SOI transistor limits the intrinsic capacitive coupling in the device, the hole accumulation, driven by the impact ionization. According to the invention, this leads to suppression of the body-source bias and the kink effect.
  • This periodic switching operation of the SOI transistor enables good linearity in the output characteristic (e.g. output conductivity). In addition, this operation allows the SOI transistor to be less exposed to the self-heating effect, see [18].
  • the advantages of the transistor arrangement according to the invention become particularly noticeable when the first and second field effect transistors are implemented on and / or in a silicon-on-insulator substrate, since apart from the reduction in noise in SOI substrates due to the clocked Operating the two field effect transistors, the float mg body effect and the self-heating effect is reduced.
  • the self-heating effect is reduced in particular because each of the two transistors is only operated for half a clock cycle and has time to relax in the other half of the clock cycle, as a result of which thermal energy can be dissipated from the transistor and the transistor returned to its normal operating temperature can be.
  • the transistor arrangement of the invention can be implemented in analog circuit technology.
  • analog circuit technology the floatmg body effect and self-heating occur particularly strongly in an SOI circuit arrangement, so that the reduction in the floatmg body effect or the self-heating effect is particularly important in an analog circuit.
  • At least one additional field effect transistor is provided.
  • Each of the at least one additional field effect transistor has a first and a second Source / Dram connection and a control connection to which the first or the second signal can be applied.
  • the transistor arrangement is set up in such a way that, in a first operating state, the first signal is sent to the control connection of the first field effect transistor or the second field effect transistor or exactly one of the at least one additional field effect transistor and the second signal is sent simultaneously to the control connections of all other field effect transistors is created.
  • the first signal is successively applied to the control connection of one of the other field-effect transistors and the second signal is simultaneously applied to the control connections of all other field-effect transistors.
  • an individual transistor (or the two transistors of a differential circuit) is replaced by three, four or more transistors compared to the prior art.
  • the first and second signals between these transistors are then switched in and out in such a way that the time at each of the transistors has the first signal applied to its control connection and the other signal is applied to all other transistors.
  • One of the transistors can then be used successively as a transistor
  • Processing of the first signal for example a useful signal
  • all other of the transistors being provided with the second signal (for example another useful signal which is the potential required to switch the transistor off or a reference potential).
  • the transistor arrangement can have a clock generator unit which works with the field effect transistors is coupled that it provides the field effect transistors alternately with the signals by means of clock signals shifted against each other.
  • Transistor arrangement with more than two field effect transistors may be provided, the clock generator unit being coupled to the field effect transistors in such a way that they use the field effect transistors between the first operating state and the subsequent operating states
  • Switching elements carried out which are controllable by means of a respective clock signal.
  • the clock signals are shifted relative to one another in such a way that one of the field effect transistors is provided with a logic value "1" at a certain point in time, whereas all other field effect transistors are provided with a logic value "0".
  • This implementation makes it possible to activate one of the field effect transistors and to deactivate all other field effect transistors for a specific operating state.
  • the clock generator unit can be set up in such a way that it generates the clock signals to reduce the heating of the field-effect transistors formed on and / or in the silicon-on-insulator substrate and / or to reduce the float-body effect formed on and / or m the silicon-on-insulator substrate Prescribes field effect transistors.
  • the transistor arrangement can be set up to reduce the two effects described, in particular by adjusting the switching frequency (or the clock signal) with which the two field effect transistors are operated alternately to a value such that the charging or discharging parameters reduce the float mg-body effect and / or that the idle times of a transistor between adjacent active operating times are sufficiently long to ensure sufficient cooling of the transistor.
  • the clock frequency can e.g. are chosen so that the idle time of a field effect transistor, during which the other field effect transistor is actively operated, is sufficient to dissipate the thermal energy to the environment.
  • the setting of the clock signal parameters also has an effect on the floating body effect, which can therefore be greatly reduced by an inexpensive choice of the clock signal parameters.
  • the integrated circuit can be set up, for example, as a differential stage circuit, current source circuit, current mirror circuit or operational amplifier circuit. However, any other type of circuit is also possible, provided that there is at least one transistor.
  • the method according to the invention for reducing the noise of field effect transistors is described in more detail below. Refinements of the transistor arrangement also apply to the method for reducing the noise of field effect transistors.
  • a gate connection or a substrate connection can be used as the control connection.
  • the quasi-Fermi energy in the boundary region between the channel region and the gate-insulating layer of the field-effect transistors can be changed periodically by a value that is larger, preferably substantially larger and more preferably at least is an order of magnitude larger than the product of the Boltzmann constant and the absolute temperature.
  • the quasi-Fermi energy in the is preferably generated by alternately applying the first and second signals
  • the border area between the channel area and the gate-insulating layer of the field effect transistors is changed periodically by between approximately 100 eV and approximately leV. More preferably, the quasi-Fermi energy is periodically changed by between about 150meV and about 700meV.
  • FIG. 1A shows a conventional n-MOS transistor and FIG. 1B shows a transistor arrangement which replaces this, in accordance with a first exemplary embodiment of the invention
  • FIG. 2A shows a conventional p-MOS transistor and FIG. 2B shows a transistor arrangement which replaces this, in accordance with a second exemplary embodiment of the invention
  • FIG. 3 shows a cross-sectional view of an integrated CMOS circuit according to the invention with an n-MOS transistor and a p-MOS transistor
  • FIG. 4A shows a conventional p-MOS transistor
  • FIG. 4B shows a transistor arrangement which replaces this, in accordance with a third exemplary embodiment of the invention.
  • FIGS. 5A to 6B differential stages according to the prior art
  • FIGS. 7 to 11 differential stages as integrated circuits according to first to fifth exemplary embodiments of the invention
  • FIGS. 12A to 15B current source circuits according to the prior art
  • FIGS. 16A to 18, FIGS. 20 to 24 current source circuits as integrated circuits according to sixth to fourteenth exemplary embodiments of the invention.
  • FIG. 19 shows an auxiliary circuit diagram for explaining the functionality of the current source circuits according to the invention.
  • FIG. 25A shows a current mirror according to the prior art
  • FIGS. 25B, 26 current mirrors as integrated circuits according to fifteenth and sixteenth exemplary embodiments of the invention.
  • FIGS. 27 and 28 operational amplifiers according to the prior art
  • FIG. 31A shows a conventional transistor arrangement with differential signal processing
  • FIG. 31B shows a transistor arrangement with differential signal processing according to a fourth exemplary embodiment of the invention
  • FIG. 32A and FIG. 32B differential stage circuits as integrated circuits according to the nineteenth and twentieth exemplary embodiments of the invention.
  • FIG. 1A shows a conventional n-MOS transistor 100 which is integrated in a silicon substrate 101.
  • the n-MOS transistor 100 has a first source / drain connection 102, a second source / dram connection 103, a gate connection 104 and a substrate connection 105 (bulk connection).
  • the n-MOS transistor 100 makes a contribution to the low-frequency noise of the circuit.
  • FIG. 1B shows a transistor arrangement 110 according to a first exemplary embodiment of the invention, in which the n-MOS transistor 100 is replaced in accordance with the invention, so that low-frequency noise is suppressed.
  • the n-MOS transistor 100 is replaced by a first and a second n-MOS replacement transistor 100a, 100b, which are each identical in construction to the n-MOS transistor
  • transistor 100 in particular have the same geometric dimensions as the n-MOS transistor 100.
  • the first source / dram connections 102 of the n-MOS replacement transistors 100a, 100b are coupled to one another
  • the second source / dram connections 103 of the two n-MOS replacement transistors 100a, 100b are coupled to one another
  • the substrate Terminals 105 of the n-MOS replacement transistors 100a, 100b are coupled to one another.
  • the gate connection 104 from FIG. 1A is provided by a first replacement gate connection 104a as the gate connection of the first n-MOS replacement transistor 100a and by a second replacement gate connection 104b replaced as the gate connection of the second n-MOS replacement transistor 100b.
  • the first replacement gate connection 104a of the first n-MOS replacement transistor 100a is coupled to a first switch element 112a, which is controlled by means of a first clock signal ⁇ 2 applied to a first clock signal input 113a. Furthermore, the second replacement gate connection 104b of the second n-MOS replacement transistor 100b is coupled to a second switch element 112b, which is controlled by means of a second clock signal ⁇ i.
  • the switch elements 112a, 112b are driven with the clock signals ⁇ i and ⁇ 2 , respectively, which are in phase opposition (as shown in FIG. IB).
  • one of the substitute gate connections 104a, 104b is brought to ground potential 111 and the other substitute gate connection 104b, 104a is brought to the potential applied to a gate circuit node 114. If the electrical potential of the gate circuit node 114 is applied to a replacement gate connection 104a, 104b of one of the transistors 100a, 100b, the corresponding transistor 100a or 100b is brought into a conductive state and takes an operating point in inversion em. If, on the other hand, the electrical ground potential 111 is applied to the replacement gate connection 104a, 104b of one of the transistors 100a or 100b, the corresponding transistor 100a, 100b blocks and takes an operating point m depletion or accumulation.
  • the exact position of the working point depends on the source / dram potential.
  • the electrical signals are at the connections of the transistor arrangement 110 is selected such that the quasi-Fermi levels, which are referred to hereinafter as E ⁇ nv (for inversion) or E de pi / a kk (for depletion or accumulation), are energetic are sufficiently far apart.
  • the low-frequency noise is reduced in the transistor arrangement 110.
  • An interface state the energy level of which is close to E ⁇ nv or Ed e pi / a kk, tends to change its occupation state at this quasi-Fermi level at random. This phenomenon leads to the low-frequency noise of the transistor, since charge carriers are removed or supplied from the channel current em. The charge present or non-existent in the interface state also modulates the channel current.
  • the low-frequency noise of the transistor is reduced if the quasi-Fermi level at the interface between the channel region and the gate insulating layer is changed periodically, the energy difference should be large compared to k B T. Furthermore, the reciprocal is the
  • the frequency of this change is chosen to be shorter than the time constants of the relevant interface states which cause the low-frequency noise.
  • a transistor arrangement 200 according to a second exemplary embodiment of the invention is described below with reference to FIGS. 2A, 2B.
  • FIG. 2A shows a conventional p-MOS transistor 210, which is connected analogously to the n-MOS transistor 100.
  • FIG. 2B shows a transistor arrangement 200 according to a second exemplary embodiment of the invention, in which the p-MOS transistor 210 according to the invention by a first p-MOS replacement transistor 210a and by a second p-MOS replacement Transistor 210b is replaced.
  • the gate potentials of the p-MOS replacement transistors 210a, 210b are now connected between the potential of the gate circuit node 114 and a supply potential VDD 201.
  • the p-MOS replacement transistors 210a, 210b block when the supply potential VDD 201 is present at their respective gate connection 104a, 104b.
  • a further variant is described below with reference to FIGS. 3A, 4A, 4B, how the low-frequency noise is reduced according to the invention by means of a sufficiently rapid change in the quasi-Fermi levels of the transistors used.
  • the operating point can be set by activating the relevant transistor or transistors via trough connections.
  • the alternative described can be used for transistors which are implemented in their own tub.
  • the n-MOS transistor 100 is integrated in a first surface area of a p-doped silicon substrate 301. This contains an n-doped surface region as the first source / drain region 302, another n-doped surface region as the second source / drain region 303 and a p-doped substrate region 304.
  • a gate-insulating layer 305 made of silicon oxide is applied between the source / drain regions 302, 303, on which a metallically conductive gate region 306 (for example made of highly doped polysilicon, aluminum or tungsten) is formed.
  • the gate area 306 is coupled to the gate connection 104, the first source / drain region 302 is coupled to the first source / drain connection 102, the second source / drain region 303 is connected to the second source / drain Connection 103 coupled and the p-doped substrate region 304 is coupled to a bulk connection 307.
  • the p-MOS transistor 210 is integrated in the p-doped silicon substrate 301.
  • an n-doped well region 308 is previously formed in a surface region of the p-doped silicon substrate 301.
  • First and second source / drain regions 309, 310 are formed as p-doped regions in the n-doped well region.
  • a gate insulating layer 311 is formed between the source / drain regions 309, 310, on which a gate region 312 is formed.
  • Another n-doped substrate region 313 in the n-doped well region 308 is coupled to a well connection 314.
  • Connection 102 the second source / drain region 310 coupled to the second source / drain connection 103 and the gate region 312 to the gate connection 104.
  • n-MOS transistors 100 can be formed directly in a p-doped substrate 301.
  • FIGS. 4A, 4B in which a switching of the working point between inversion and depletion or
  • the p-MOSFET is located in an n-well, while the n-MOSFET is in a p-well, which in turn is located in a higher-level n-well. In this case, it is possible to switch the operating point between inversion and accumulation or depletion by means of the trough connection for n- and p-MOS transistors.
  • a transistor arrangement 400 according to a third exemplary embodiment of the invention is described below with reference to FIGS. 4A, 4B.
  • the conventional p-MOS transistor 210 shown in FIG. 2A is again shown in FIG.
  • the p-MOS transistor 210 is replaced by a first and a second p-MOS replacement transistor 210a, 210b.
  • a common gate connection 104 is provided for the two p-MOS replacement transistors 210a, 210b.
  • the substrate connections (i.e. the well connections) of the two transistors 210a, 210b are provided separately from one another.
  • the substrate or well connection of the first p-MOS replacement is made by means of a first replacement substrate connection 105a.
  • Transistor 210a coupled to a first switch element 112a.
  • the first replacement substrate connection 105a is switched back and forth between the supply voltage potential VDD 201 and a reference voltage V0 (which is negative according to the exemplary embodiment described compared to VDD) by means of the switch element 112a controlled by a first clock signal ⁇ 2 .
  • the potential of the well connection of the second p-MOS replacement transistor 210a is determined by means of a second replacement substrate connection 105b and a second one coupled to it
  • Switch element 112b switched back and forth between the supply potential 201 VDD and the reference voltage V0.
  • the second switch element 112b is controlled by means of a second clock signal ⁇ i, which is in phase opposition to the first clock signal ⁇ 2 .
  • the p-MOS transistor 210 in the circuit is replaced by the two p-MOS replacement transistors 210a and 210b, which are each identical in construction to the p-MOS transistor 210, in particular the same geometrical dimensions as the p-MOS Transistor 210.
  • the first source / drain connections 102 of the p-MOS replacement transistors 210a, 210b are coupled to one another
  • the second source / drain connections 103 of the p-MOS replacement transistors 210a, 210b are coupled and it the gates of these transistors 210a, 210a are coupled to one another.
  • the well connections 105a, 105b of the p-MOS replacement transistors 210a, 210b are alternately switched between the supply potential 201 VDD as the positive operating voltage and the switching elements 112a, 112b
  • Reference voltage V0 switched as a negative voltage compared to VDD.
  • the reference voltage V0 is not necessarily a constant voltage, but can also be derived from other potentials within the circuit, in particular, for example, from the potential at the second source / drain
  • Terminal 103 of transistors 210a, 210b are derived. Furthermore, instead of the supply potential VDD voltage greater than that of VDD, if such is available. In addition, a regulated voltage can be used instead of the supply potential 201 VDD, that is to say a voltage which is derived from other potentials within the circuit. However, since it is generally favorable to keep the difference between the two voltages for driving the tubs as large as possible, it is often advantageous for practical reasons to choose the highest potential available for the one voltage in the given application, that is to say this
  • the general condition should be met that the difference between the potential of a source / drain connection and the potential V0 should be less than approximately 0.6V to 0.7V, so that the difference between the well and the source / drain - Area formed diode (pn junction) no excessive current flows.
  • the value 0.6V to 0.7V results from the threshold voltage of the diode formed by means of the pn junction.
  • the potentials are to be applied in such a way that the diodes formed between a source / drain region and the well region (or channel region) are essentially not switched in the direction of flow.
  • the switch elements 112a, 112b are controlled via the clock signals ⁇ i, ⁇ 2 , which are complementary to one another. If the tub node 105a of the transistor 210a or the tub node 105b of the transistor 210b is coupled to the reference voltage V0, the associated transistor is electrically conductive and assumes an operating point in inversion. If the tub node 105a or 105b is coupled to the supply potential 201 VDD, the associated transistor blocks and takes an operating point into depletion or accumulation, the exact position of the operating point again depending on the potential at the source connection 103 ,
  • the mechanism of noise suppression is carried out analogously to that described with reference to FIGS. 1A to 2B.
  • the reciprocal of the frequency of the signals ⁇ i, ⁇ 2 is chosen to be shorter than the time constants of the interface states that cause the low-frequency noise.
  • the frequency of the clock signals ⁇ i, ⁇ 2 is chosen to be sufficiently large.
  • the difference between the gate-source voltages between the two states should be sufficiently large to significantly change the quasi-Fermi level in the transistor, in particular large against k B T.
  • a respective circuit in particular differential stage,
  • FIG. 5A shows a differential stage 500 known from the prior art with a first and a second n-MOS input transistor 501, 502.
  • the differential stage 500 contains differential first and second inputs 503, 504 IN +, IN- and differential first and second outputs 505, 506 OUT +, OUT-.
  • further circuit elements in the form of abstracted first and second load elements 507, 508 and a current source 509 Ibias are provided.
  • the differential stage 510 shown in FIG. 5B according to the prior art differs from the differential stage 500 in that the current source 509 is implemented by means of an n-MOS current source transistor 511, to whose gate connection a bias voltage 512 V bias is applied.
  • the differential stage 520 shown in FIG. 6A according to the prior art differs from the differential stage 500 essentially in that first and second p-MOS output transistors 601, 602 are used as input transistors. Furthermore, the tub connection of the p-MOS input transistors 521, 522 is coupled to a common source node of these transistors. Instead of the ground potential 111, the supply potential 201 is applied to a connection of the current source 509 m F ⁇ g.6A.
  • the well connections of the first and second p-MOS input transistors 601, 602 deviate from the differential stage 600 and are fixed to a positive operating voltage, i.e. at the supply potential 201.
  • a differential stage 700 as an integrated circuit according to a first exemplary embodiment of the invention is described below with reference to FIG. 7.
  • the principle according to the invention for reducing the noise of transistors with respect to the differential stage 500 from FIG. 5A is applied.
  • the first n-MOS output transistor 501 is replaced by a first and a second n-MOS replacement input transistor 501a, 501b
  • the second n-MOS output transistor 502 is replaced by a third and by one fourth n-MOS replacement input transistor 502a, 502b replaced.
  • the first and second clock signal inputs 113a, 113b alternating signals are applied to the gate connections of the transistors 501a, 501b and 502a, 502b using first to eighth switching transistors 701 to 708 in the manner shown in FIG , If the circuits from FIGS.
  • the dimensions of the first to fourth n-MOS replacement input transistors 501a, 501b, 502a, 502b are in the same Dimensions to be provided like the n-MOS input transistors 501, 502.
  • the gate connections of the n-MOS replacement input transistors 501a, 501b, 502a, 502b are clearly shown alternately between the potentials of the respective input 503 and 504 and the ground potential 111 switched back and forth, which is realized by means of the first to eighth switching transistors 701 to 708.
  • the switching transistors 701 to 708 are in turn driven by the mutually complementary clock signals ⁇ x and ⁇ 2 , respectively, the clock signals ⁇ i . or ⁇ 2 have a duty cycle ratio of approximately 50%.
  • the first, fourth, fifth and eighth switching transistors 701, 704, 705, 708 conduct, whereas the second, third , sixth and seventh switching transistors 702, 703, 706, 707 block, so that the gate connections of the first and third n-MOS replacement input transistors 501a, 502a with the inputs 503, 504 IN +, IN- of the differential stage 700 are coupled so that these transistors 501a, 502a carry current and are operated in inversion.
  • the gate connections of the second and fourth n-MOS replacement input transistors 501b, 502b are at ground potential 111, so that these transistors 501b, 502b are current-free and are operated in depletion or accumulation.
  • a change of the second clock signal ⁇ i to ground potential and the first clock signal ⁇ 2 to VDD potential has the effect that the second and fourth n-MOS output transistors 501b, 502b are coupled to the inputs 503, 504 IN +, IN- of the differential stage 700 and thus operated in inversion.
  • the first and third n-MOS replacement input transistors 501a, 502a are operated with depletion or accumulation.
  • a sufficiently high H and switching of the first and second clock signals ⁇ i and ⁇ 2 between ground potential and VDD- Potential has the effect that the noise contributions of the transistors are reduced according to the invention.
  • f is the frequency of the clock signals ⁇ i and ⁇ 2
  • Vg, on is the voltage present at the gate of the input transistors when they are in the conductive state
  • Cg501a + Cg501b the sum of the gate capacitances of the first and second n-MOS replacement input transistors 501a, 501b (which is identical to the sum of the gate
  • the operation of the differential stage 700 has the effect of an ohmic resistor R being the large one at the input of the circuit
  • the differential stage 800 shown in FIG. 8 as an integrated circuit according to a second exemplary embodiment of the invention represents an inventive implementation of the differential stage 600 from FIG. 6A with reduced low-frequency noise.
  • the differential stage 800 is a complementary variant of the differential stage 700, since the differential stage 800 uses p-MOS transistors instead of the n-MOS transistors used in FIG.
  • the first p-MOS input transistor 601 from FIG. ⁇ A is replaced by a first and a second p-MOS replacement input transistor 601a, 601b and connected in the manner according to the invention.
  • the second p-MOS input transistor 602 from FIG. ⁇ A is replaced by a third and a fourth p-MOS replacement input transistor 602a, 602b and connected according to the invention.
  • the first to eighth p-MOS switching transistors 801 to 808 are provided, which correspond to the switching transistors 701 to 708 in terms of their functionality. It should be noted that in the differential stage 800, the first and second p-MOS replacement switching transistors 601a, 601b have separate gate connections, that is to say that the operating point of these transistors is set by applying alternating signals to their gate connections becomes.
  • the differential stage 900 as an integrated circuit according to a third exemplary embodiment of the invention is the interconnection Similar to the differential stage 800 in FIG. 8, with the difference that the first and second p-MOS replacement input transistors 601a, 601b are coupled at their gate connections, whereas their well connections are provided separately from one another and by means of of the clock signals ⁇ i and ⁇ 2 are switched to alternating potentials. The same applies to the third and fourth p-MOS replacement input transistors 602a, 602b.
  • the differential stage 900 has the particular advantages that the switching signals ⁇ i and ⁇ 2 cannot directly couple to the input signals at the inputs 503, 504 IN +, IN- via the first to eighth p-MOS switching transistors 801 to 808. Furthermore, it is avoided in the differential stage 900 that the input resistance contains quasi-ohmic components.
  • a differential stage 1000 as an integrated circuit according to a fourth exemplary embodiment of the invention is described below with reference to FIG.
  • the differential stage 1000 differs from the differential stage 900 essentially in that a control circuit 1001 is provided, at the input 1001a of which the one source / drain potential of the first to fourth p-MOS replacement input transistors 601a, 601b, 602a , 602b is applied, with the control circuit 1001 one by one negative voltage contribution .DELTA.V compared to this source / drain potential is generated, which (with p-MOS switching transistors 801, 802, 805 and 806 connected through) for controlling the well potentials of the first to fourth p-MOS Replacement input transistors 601a, 601b, 602a, 602b is used.
  • the differential stage 1000 has the particular advantage that a sufficiently large signal swing occurs at the respective well connections of the input transistors 601a, 601b, 602a, 602b, which results from the fact that the difference between VDD and the other at the well connection of the input transistors 601a, 601b applied potential is sufficiently large. This ensures a safe setting of the operating point of the transistors.
  • a differential stage 1100 is described as an integrated circuit according to a fifth exemplary embodiment of the invention.
  • the differential stage 1100 differs from the differential stage 1000 essentially in that the control circuit 1001 in the differential stage 1100 is designed as a source follower circuit 1101.
  • the source follower circuit 1101 contains an auxiliary transistor 1102, the gate connection of which is coupled to the current source 509, and contains another current source 1103
  • the geometric parameters of the auxiliary transistor 1102 can be divided and the value of the voltage offset ⁇ V generated by means of the control circuit 1101 or the source follower transistor 1102 can be set by dividing the value of the current of the other current source 1103.
  • the noise of the current source 509 Ibias or the noise of the transistor or the transistors with which or with which this current source 509 is implemented (for example the n-MOS current source transistor 511 from FIG. 5B) is discussed below. This noise makes the noise of the
  • Output signal of the difference level in good food makes no contribution, since it is fed in equal proportions and correlated into both branches of the level.
  • This parameter thus represents a common-mode contribution that is not significantly reflected in the output signal.
  • circuitry means for suppressing the noise of the components with which the current source 509 is implemented are usually not required or have only a negligible influence on the performance of the differential stage with regard to a further improvement in its noise properties.
  • the current source 509 can also be subjected to noise reduction according to the invention.
  • the properties of the load elements 507, 508, on the other hand, can affect the total noise of the differential stages in accordance with the exemplary embodiments of the invention described with reference to FIGS. 7 to 11.
  • Circuit-based approaches to negative pressure can mean a gain in conductivity.
  • a current source circuit 1200 according to the prior art is shown in FIG. This has first to nth current source transistors, of which the first current source transistor 1201, the second current source transistor 1202 and the nth current source transistor 1203 are shown in FIG. Each of the current source transistors is coupled at one of the two source / drain connections to an associated one of n output connections, of which a first output 1204, a second output 1205 and an nth output 1206 are shown in FIG.
  • the first source / drain connections of all current source transistors 1201 to 1203 are jointly at ground potential 111, a bias voltage 1207 V bias is applied to the gate connections of all current source transistors 1201 to 1203, the second source / drain connections the current source transistors are coupled to the outputs 1204 to 1206. So that the current source circuit 1200 has a current source character, ie that the output current or the output currents at the outputs 1203 to 1206 have no or at most a slight dependence on the applied output voltage or the applied output voltages shows or show are the
  • transistors 1201 to 1203 with the same length of the channel region are used.
  • the ratio of the output currents can then be determined by dividing the width of the transistors 1201 to 1203.
  • Circuits 1210, 1220, 1230 and 1240 are shown with which the bias voltage Vbias 1207 can be generated if it is not applied directly.
  • a converter transistor 1211 is provided which acts as a current-voltage converter since one of its source / drain. Node is coupled to its gate node.
  • the converter transistor 1211 forms a current mirror with the respective current source transistor 1201 to 1203.
  • the current through the converter transistor 1211 is supplied by a current source 1212 Ibias.
  • a load element is arranged between the gate or one of the source / drain nodes of the converter transistor 1211 and the supply voltage 201 (positive supply voltage), which in FIG. 12C as ohmic resistor 1221, in Fig. 12D as n-MOS
  • Load transistor 1231 and in Fig. 122E is configured as p-MOS load transistor 1241.
  • FIG. 13 shows a current source circuit 1300 according to the prior art (which can also be used as a current mirror circuit), in which the common source / drain potential of all current source transistors 1201 to 1203 is brought to a different value from the electrical ground potential 111.
  • This potential is provided by means of a voltage source 1301 V0 which is connected between the electrical ground potential 111 and the common source / dram connection of all transistors 1201 to 1203.
  • F ⁇ g.l2A to F ⁇ g.l2E applies.
  • the generation of the bias voltage 1207 V bias in FIG. 13 is similar to that in FIG. 12B.
  • the cascaded current source circuit 1400 shown in FIG. 14A according to the prior art is described below.
  • the cascaded current source circuit 1400 provides further n transistors (cascode transistors), of which m F ⁇ g.l4A is the (n + l) th cascode transistor 1401, the (n + 2) th cascode transistor 1402 and the 2n th cascode transistor 1403 are shown.
  • n transistors cascode transistors
  • m F ⁇ g.l4A is the (n + l) th cascode transistor 1401
  • the (n + 2) th cascode transistor 1402 the 2n th cascode transistor 1403 are shown.
  • Vbiasl bias voltage
  • another bias voltage 1404 Vb ⁇ as2 is provided, the other bias voltage 1404 being applied to all gate connections of the cascode transistors 1401 to 1403.
  • the source / dram connections of the cascode transistors 1401 to 1403 are connected between a respective source / dram connection of one of the current source transistors 1201 to 1203 and one of the outputs 1204 to 1206.
  • the cascading from F ⁇ g.l4A has the advantage over the circuit from F ⁇ g.l2A that the differential output resistance, which is an important parameter for evaluating the quality of a current source, is larger in the cascaded current source circuit 1400, that is to say that Power source properties more pronounced are. Details on the mode of operation of the circuit shown in FIG. 14A can be found, for example, in [7] to [10].
  • the cascaded bias generator circuit 1420 of FIG. 14C contains, in addition to the components of the cascaded bias generator circuit 1410, first and second auxiliary transistors 1412 and 1413.
  • the current source circuit 1500 shown in Fig. 15A represents a combination of the circuits from Fig. 14A and Fig. 14B.
  • the combination of the circuits from Fig. 14A and Fig. 14B gives the functionality of a current mirror circuit with adequate dimensioning of the transistors.
  • the current source circuit 1510 shown in FIG. 15B represents a combination of the circuit from FIG. 14A with that from FIG. 14C.
  • a current source circuit 1600 as an integrated circuit according to a sixth exemplary embodiment of the invention is described below with reference to FIG. 16A.
  • the current source transistors 1201 and 1202 according to the invention are replaced by first to fourth replacement current source transistors 1201a, 1201b, 1202a, 1202b.
  • the principle of Fig. IB is applied to the current source circuit 1200 to obtain the current source circuit 1600.
  • the dimensions of the replacement current source transistors 1201a, 1201b, 1202a, 1202b are identical to those of the first and second current source transistors 1201, 1202.
  • the gate connections of the first and second replacement current source transistors 1201a, 1201b and the third, respectively and fourth replacement current source transistors 1202a, 1202b are alternately switched back and forth between the bias voltage 1207 Vbias on the one hand and the ground potential 111 on the other hand, which is realized by means of the first to eighth switching transistors 1601 to 1608.
  • the first to eighth switching transistors 1601 to 1608 are driven by means of the clock signals ⁇ i, ⁇ 2 , which are complementary to one another and have a duty cycle ratio of approximately 50%.
  • the first, fourth, fifth and eighth switching transistors 1601, 1604, 1605, 1608 are electrically conductive, whereas the other switching transistors 1602, 1603, 1606 , 1607 block, so that the bias voltage 1207 to the gate connections of the first and third n-MOS replacement current source transistors 1201a, 1202a
  • Vbias is created. These transistors thus carry current and are therefore operated in inversion.
  • the gate connections of the second and fourth n-MOS replacement current source transistors 1201b, 1202b are at ground potential 111, are current-free and are therefore operated in depletion or accumulation.
  • a change of the clock signal ⁇ 2 to ground potential and the clock signal ⁇ x to VDD potential causes the second and fourth replacement current source transistors 1201b, 1202b to be coupled to the bias voltage 1207 Vbias and therefore to be operated in inversion, whereas in this scenario the first and third replacement current source transistors 1201a, 1202a are operated in depletion or accumulation.
  • a sufficiently rapid change of the clock signals ⁇ i and ⁇ 2 between the VDD potential and the ground potential, that is to say a sufficiently high clock frequency, has the effect that the noise contributions are reduced in accordance with the invention.
  • a current source circuit 1610 as an integrated circuit according to a seventh exemplary embodiment of the invention is described below with reference to FIG.
  • the current source circuit 1610 differs from the current source circuit 1600 essentially in that the lower source / drain connections of the first to fourth n-MOS replacement used as current sources according to FIG.
  • Current source transistors 1201a, 1201b, 1202a, 1202b are not brought to the electrical ground potential 111, but are brought to a potential different from the ground potential 111, here positive, by means of the voltage source 1301 V0.
  • the noise suppression mechanism works for the current source circuit 1610 as well as for the current source circuit 1600.
  • the increased voltage swing causes the two quasi-Fermi levels associated with the two operating states of these transistors to be further apart in terms of energy, as a result of which the noise is suppressed even more effectively.
  • a current source circuit 1700 is described as an integrated circuit according to an eighth exemplary embodiment of the invention.
  • the current source circuit 1700 is clearly similar to the current source circuit 1400 from FIG. 14A, with the current source circuit 1700 realizing the principle according to the invention of replacing a transistor by two transistors and complementarily clocking the gate connections of these transistors in order to reduce the noise voltage is. It should be noted that only the first two column outputs 1204, 1205 with associated transistors are shown in FIG.
  • Current source circuit 1700 replaces and interconnects current source transistors 1201, 1202, and cascode transistors 1401, 1402 with first through eighth n-MOS replacement current source transistors 1201a, 1201b, 1202a, 1202b, 1401a, 1401b, 1402a, 1402b , according to the manner shown in Fig.lB.
  • Drain connections of the first to fourth substitute current source transistors 1201a, 1201b, 1202a, 1202b are not directly connected to electrical ground potential 111, but are to an electrical one generated by a voltage source 1301
  • the voltage source 1301 can also be omitted.
  • n-MOS switching transistors 1601 to 1608 are additionally provided, at the gate terminals of which the clock signals ⁇ i and ⁇ 2 are applied such that thereby the fifth to eighth current source transistors 1401a, 1401b, 1402a, 1402b can be controlled according to the invention.
  • a current source circuit 1800 is described as an integrated circuit according to a ninth exemplary embodiment of the invention.
  • the current source circuit 1800 differs from the current source circuit 1700 essentially in that, although the transistors 1201, 1202 are replaced by the configuration according to the invention shown in FIG. 1B, the cascode transistors 1401, 1402 are replaced in that in FIG. 14A configuration shown.
  • the advantages of a cascaded current source circuit over a non-cascaded current source circuit and the noise reduction according to the invention are combined with less effort and less area.
  • the auxiliary circuit diagram 1900 is similar to the current source circuit 1400 from FIG. 14A, with each real one shown in FIG. 14A
  • Transistor 1201 to 1203, 1401 to 1403 in Fig. 19 is modeled by a transistor assumed to be noise-free with the same reference numerals.
  • the contributions or deviations ⁇ loutl, ⁇ Iout2, ..., ⁇ loutn to the target values Ioutl, Iout2, ..., Ioutn can be determined by means of a small signal analysis.
  • the noise voltages ⁇ Vlk and ⁇ V2k assigned to the individual transistors 1201 to 1203, 1401 to 1403 can be seen in FIG. 19.
  • the indices of the noise voltages ⁇ Vlk correspond to the indices of gmlk and gDSlk in equation (3).
  • gmlk stands for the slope (ie the derivation of the dram current after the gate voltage)
  • gDSlk stands for the differential output conductance (ie the derivation of the dram current after the drain voltage) of the k-th transistor
  • the noise of the cascode transistors 1401 to 1403 contributes considerably less to the total noise of the output current than the noise of the transistors 1201 to 1203.
  • the noise in the current source circuit 1800 is low, although only the current source transistors 1201 to 1203, but not the cascode transistors 1401 to 1403, are replaced in the manner according to the invention.
  • a current source circuit 2000 as an integrated circuit according to a tenth exemplary embodiment of the invention is described below with reference to FIG.
  • the current source circuit 2000 from FIG. 20 is a non-cascaded current source circuit which is implemented using p-MOS transistors.
  • the current source circuit 2000 corresponds approximately to the current source circuit 1610 from Fig.l ⁇ B with the difference that p-MOS transistors are used instead of n-MOS transistors and that the transistor operating points are carried out by setting the well potentials instead of the gate potentials.
  • the gate regions of first and second p-MOS substitute current source transistors 2001a, 2001b are coupled, so that the operating point of these transistors is set by setting their well potentials.
  • Third and fourth p-MOS replacement current source transistors 2002a, 2002b are connected and driven in an analog manner like transistors 2001a, 2001b.
  • first to eighth p-MOS switching transistors 2003 to 2010 are provided.
  • the operating points of the transistors 2001a, 2001b, 2002a, 2002b are set by means of the p-MOS switching transistors 2003 to 2010 controlled using the complementary clock signals ⁇ i, ⁇ 2 .
  • the switching of the first to fourth p-MOS replacement current source transistors 2001a, 2001b, 2002a, 2002b between inversion operation and depletion or accumulation operation takes place by means of periodic changes in the potentials of the well connections of the transistors mentioned.
  • the two potentials required for this are provided by the voltage source 1301 V0 and a further voltage source 2011 Vwon.
  • cascaded current sources can also be constructed in accordance with this principle, the cascode transistors either being noise-compensated (as in the case of FIG. 17) or non-noise-compensated (as in the case of FIG. 18).
  • current source circuits 2100, 2200, 2300, 2400 are described below. in which the respective switching transistors for a plurality of transistors to be pulsed according to the invention are designed jointly.
  • a current source circuit 2100 is described as an integrated circuit according to an eleventh exemplary embodiment of the invention.
  • the current source circuit 2100 differs from the current source circuit 1610 shown in FIG.
  • a current source circuit 2200 as an integrated circuit according to a twelfth exemplary embodiment of the invention is described below with reference to FIG.
  • the current source circuit 2200 from FIG. 22 essentially corresponds to the current source circuit 1700 from FIG. 17, with instead of the first to eighth n-MOS switching transistors 1601 to 1608 and the ninth to sixteenth n-MOS switching transistors 1701 to 1708 in the configuration according to FIG. 22, only eight switching transistors 2201 to 2208 for jointly controlling the n-MOS replacement current source
  • Transistors 1201a, 1201b, 1202a, 1202b, 1401a, 1401b, 1402a, 1402b can be used.
  • a current source circuit 2300 as an integrated circuit according to a thirteenth exemplary embodiment of the invention is described below with reference to FIG.
  • the current source circuit 2300 differs from the current source circuit 1800 shown in FIG. 18 essentially in that instead of the first to eighth n-MOS switching transistors 1601 to 1608 for driving the first to fourth n-MOS replacement current source transistors
  • the current source circuit 2400 is described as an integrated circuit according to a fourteenth exemplary embodiment of the invention.
  • the current source circuit 2400 shown in FIG. 24 differs from the current source circuit 2000 shown in FIG. 20 essentially in that instead of the first to eighth p-MOS switching transistors 2003 to 2010 in the current source circuit 2400 only first to fourth p-MOS switching transistors 2401 to 2404 are provided, specifically for the replacement current source transistors 2001a, 2001b, 2002a, 2002b.
  • FIG. 25A Current mirrors according to the prior art (FIG. 25A) and according to the invention (FIG. 25B, FIG. 26) are described below.
  • the task of an ideal current mirror is to provide a current impressed into the current mirror on the input side (possibly weighted with a predetermined factor) at its output or its outputs put.
  • tolerances are permitted with regard to the exact observance of the mirror ratio.
  • the requirements with regard to maintaining a mirror ratio do not have to be applied to the entire input or output current, but these requirements have to be met for AC or differential signals impressed on the input current.
  • Iin is the mean value of the input current
  • ⁇ lin is the impressed differential or alternating signal of the input current
  • Iout is the mean value of the output current
  • ⁇ lout is the resulting difference or alternating signal of the output current
  • n is the specified mirror factor
  • FIG. 25A a current mirror is shown
  • the current mirror circuit 2500 has a first and a second current mirror transistors 2501 and 2502, the gate terminals of which are coupled to one another. One source / drain connection each of the first current mirror transistors
  • a current mirror circuit 2510 as an integrated circuit according to a fifteenth exemplary embodiment of the invention is described below with reference to FIG. 25B.
  • the first and second current mirror transistors 2501 and 2502 are replaced by a configuration according to the invention, as shown in FIG. IB.
  • the first current mirror transistor 2501 is replaced by a first replacement current mirror transistor 2501a and by a second replacement current mirror transistor 2501b.
  • the second current mirror transistor 2502 is replaced by a third replacement current mirror transistor 2502a and by a fourth replacement current mirror transistor 2502b.
  • the entire input current Im flows through the first current mirror transistor 2501, whereas a part of this current in the current mirror circuit 2510 does not flow through the first and second substitute replacing the first current mirror transistor 2501.
  • Sets transistors 2501a, 2501b, 2502a, 2502b, and ⁇ Cg is the sum of the gate capacitances of all transistors 2501a, 2501b, 2502a, 2502b (or more precisely the sum of the integrals of the gate capacitances over the voltage range which, when the operation according to the invention is clocked Transistors is swept). It should be noted that the gate capacitance is approximately constant in very strong inversion and in very strong accumulation, but in the depletion region it shows a relatively strong voltage dependency and a reduction compared to the values in inversion and accumulation.
  • FIG. 25B shows first to eighth n-MOS switching transistors 2511 to 2518 for driving the first to fourth replacement current mirror transistors 2501a, 2501b, 2502a, 2502b according to the invention, which are connected similarly to those in FIG , Fig.l ⁇ B shown first to eighth n-MOS switching transistors 1601 to 1608.
  • the current mirror circuit 2510 shown in FIG. 25B can be modified or expanded in such a way that a cascaded structure (similar to that in FIG. 14A) can be used or that the common source / dram potential of all transistors can be found a value different from the ground potential can be set (similar to, for example, according to Fig. 15A).
  • a current mirror circuit 2600 is described as an integrated circuit according to a sixteenth exemplary embodiment of the invention.
  • the current mirror circuit 2600 differs from the current mirror circuit 2510 shown in FIG. 25B essentially in that p-MOS transistors are used for the replacement current mirror transistors and for the switching transistors according to FIG. 26, whereas according to FIG F ⁇ g.25B n-MOS transistors are used.
  • first and second p-MOS replacement current mirror transistors 2601a and 2601b are provided in the current mirror circuit 2600, instead of the third and fourth n-MOS- Replacement current mirror transistors 2502a, 2502b are, according to FIG. 26, third and fourth p-MOS replacement current mirror transistors 2602a, 2602b are provided and instead of the first to eighth n-MOS switching transistors 2511 to 2518, first to eighth p-MOS switching transistors 2603 to 2610 are provided.
  • the noise suppression according to the invention is implemented in accordance with the principle described in FIG. 4B.
  • an advantage of the current mirror circuit 2600 is that the input current flows exclusively through the input transistors, that is to say no further contribution (for example according to the relationship for leg discussed above, see equation (6) ) is removed.
  • the current mirror circuit 2600 can of course also be modified or expanded in such a way that a cascaded structure is used, or that the source / drain potentials of the transistors brought to VDD potential 201 in FIG. 26 are different from the VDD potential 201 Value.
  • FIGS. 27 to 30 two different operational amplifier circuits are used to show how the basic idea according to the invention and the subcircuits according to the invention discussed can be coupled to one another in the context of more complex circuits.
  • FIG. 27 shows a simple, so-called two-stage (single-ended) operational amplifier 2700 according to the prior art, as described in [7] to [10].
  • the individual circuit blocks of the operational amplifier 2700 are first described.
  • the operational amplifier 2700 is formed from a first current source 2710, a differential input transistor pair
  • the operational amplifier 2700 contains a first input 2701 IN + and a second input 2702 IN-, the first input 2701 being coupled to the gate region of a first n-MOS differential stage transistor 2721.
  • the second input 2702 is coupled to the gate region of a second n-MOS differential stage transistor 2722 of the differential input transistor pair 2720.
  • Each source / dram connection of the n-MOS differential stage transistors 2721, 2722 is coupled to a source / drain connection of a first n-MOS current source transistor 2711 of the first current source 2710.
  • the other source / drain connection of the first n-MOS current source transistor 2711 is coupled to the ground potential 111. Furthermore, a bias voltage 2703 V bias is applied to the gate terminal of the first n-MOS current source transistor 2711. Bias 2703 is also applied to the gate terminal of a second n-MOS current source transistor 2751.
  • Em source / dram connection of the second n-MOS current source transistor 2751 is at electrical ground potential 111, and the other source / dram connection of the second n-MOS current source transistor 2751 is with an output 2704 as well coupled to a source / dram connection of a first p-MOS current source transistor of the second current source 2740.
  • the second source / dram connection of the first p-MOS current source transistor 2741 is at supply potential 201, whereas the gate connection of the first p-MOS current source transistor 2741 is connected to the other source / drain connection of the first n-MOS differential stage transistor 2721 of the differential input transistor pair 2720 is coupled. Furthermore, the gate connection of the first p-MOS
  • Current source transistor 2741 is coupled to a source / dram connection of a first p-MOS current mirror transistor 2731 of the current mirror 2730. Its other source / drain connection is at the supply potential 201.
  • the gate connection of the first p-MOS current mirror transistor 2731 is coupled to the gate connection of a second p-MOS current mirror transistor 2732 of the current mirror 2730 and is further coupled to the one source / drain terminal of the second p-MOS current mirror transistor 2732.
  • the other source / drain connection of the second p-MOS current mirror transistor 2732 is at supply potential 201.
  • the first source / drain connection of the second p-MOS current mirror transistor 2732 is connected to the other source / Drain terminal of the second n-MOS differential stage transistor 2722 of the differential input transistor pair 2720 coupled.
  • the first current source 2710 is an n-MOS current source for operating the single-ended differential stage, formed from the differential input transistor pair 2720 and the current mirror 2730.
  • the operating point setting of the first current source transistor 2711 is carried out using the constant bias voltage 2703.
  • the second current source 2740 is a p-MOS current source and part of the output stage, the second current source 2740 being driven with the output signal of the single-ended differential stage.
  • the third current source 2750 is an n-MOS current source and part of the output stage, with the control, i.e. Working point setting, the third power source 2750 with the bias voltage 2703 Vbias.
  • the operational amplifier 2800 is made up of five
  • Circuit blocks namely a first current source 2810, a differential input transistor pair 2820, a second current source 2830, a third current source 2840 and a common mode feedback circuit 2850.
  • first input 2701 IN + and a second input 2702 IN- are provided.
  • first to fifth bias voltages 2801 to 2805 are provided, on which bias voltages Vbiasl, Vbias2, Vbias3, Vbias4, Vbias5 are provided.
  • a first output 2806 OUT + and a second output 2807 OUT- are provided.
  • the first current source 2810 has a first n-MOS
  • One source / drain region of the first n-MOS current source transistor 2811 is at ground potential 111, whereas the second source / drain terminal of the first n-MOS current source transistor each has a source / drain Connection of a first and a second n-MOS differential stage transistor 2721, 2722 of the differential input transistor pair 2820 is coupled. It should be noted that the differential input transistor pair 2820 is designed and connected like the differential input transistor pair 2720 from FIG. 27.
  • the second source / drain connection of the second n-MOS differential stage transistor 2722 is coupled to a first source / drain connection of a first and a second p-MOS current source transistor 2831, 2832 of the second current source 2830.
  • the other source / drain of the first p-MOS current source transistor 2831 is at supply potential 201, whereas the gate of the first p-MOS current source transistor 2831 is at the first bias 2801 Vbiasl.
  • a third and a fourth p-MOS current source transistor 2833, 2834 are provided in the second current source 2830.
  • the first source / drain connection of the third p-MOS current source transistor 2833 is at supply potential 201, whereas the second source / drain connection of the third p-MOS current source transistor 2833 is connected to the first source / Drain terminal of the fourth p-MOS current source transistor 2834 is coupled.
  • the first bias voltage 2801Vbiasl is applied to the gate terminals of the first and third p-MOS current source transistors 2831, 2833.
  • the second bias voltage 2802 Vbias2 is applied to the gate terminals of the second and fourth p-MOS current source transistors 2832 and 2834.
  • the second Source / drain region of the third p-MOS current source transistor 2833 and the first source / drain region of the fourth p-MOS current source transistor 2834 with the second source / drain region of the first n-MOS Differential stage transistor 2721 of the differential input transistor pair 2820 coupled.
  • the second source / drain region of the second p-MOS current source transistor 2832 is coupled to the second output 2807 OUT, whereas the second source / drain terminal of the fourth p-MOS current source transistor 2834 is coupled to the first Output 2806 OUT + is coupled.
  • Current source 2840 has second to fifth n-MOS current source transistors 2841 to 2844.
  • the second n-MOS current source transistor 2841 is coupled with a source / drain connection to the first output 2806 OUT +, whereas the second source / drain connection of the second n-MOS current source transistor 2841 is connected to a first source - / Drain connection of the third n-MOS current source transistor 2842 is coupled.
  • the second source / drain terminal of the third n-MOS current source transistor 2842 is coupled to a first source / drain terminal of the fifth n-MOS current source transistor 2844, the second source / drain terminal of which is connected to a first source / drain terminal of the fourth n-MOS current source transistor 2843 is coupled.
  • the second source / drain connection of the fourth n-MOS current source transistor 2843 is coupled to the second output 2807 OUT. Furthermore, the third bias voltage 2803 Vbias3 is applied to the gate connections of the second and fourth n-MOS current source transistors 2841, 2843, whereas the gate connections of the third and fifth n-MOS current source transistors 2842, 2844 the fourth bias 2804 Vbias4 is applied.
  • the second source / drain connection of the third n-MOS current source transistor 2842 and the first source / drain connection of the fifth n-MOS current source transistor 2844 are each with a first source / drain connection a first and a second common-mode feedback transistor 2851, 2852 of the common-mode feedback circuit 2850.
  • the each second source / drain connections of the common mode feedback transistors 2851, 2852 are at ground potential 111.
  • the gate connection of the first common mode feedback transistor 2851 is coupled to the first output 2806 0UT +, whereas the Gate connection of the second common mode
  • Feedback transistor 2852 is coupled to the second output 2807 OUT.
  • the first current source 2810 is provided for the operation of the differential stage 2820.
  • the setting of the first current source 2810 is provided for the operation of the differential stage 2820.
  • the operating point of the first current source 2810 takes place via the constant bias voltage 2805 Vbias5.
  • the second current source 2830 is a cascaded current source with p-MOS transistors with center tap. Furthermore, the second current source 2830 is part of the output stage.
  • the third current source 2840 is a cascaded current source with n-MOS transistors and part of the output stage.
  • the operational amplifier 2900 is obtained by replacing all blocks of the operational amplifier 2700 from FIG. 27 which are relevant for low-frequency noise by corresponding subcircuits designed according to the invention.
  • the first n-MOS differential stage transistor 2721 is replaced by first and second n-MOS replacement differential stage transistors 2721a, 2721b.
  • the second n-MOS differential stage transistor 2722 is replaced by third and fourth n-MOS replacement differential stage transistors 2722a, 2722b in the manner according to the invention.
  • n-MOS switching transistors 2901 are provided in order to connect the transistors 2721a, 2721b, 2722a, 2722b according to the invention and to control them using clock signals ⁇ i, ⁇ 2 .
  • the first p-MOS current mirror is
  • Transistor 2731 is replaced by first and second p-MOS replacement current mirror transistors 2731a, 2731b, and the second p-MOS current mirror transistor 2732 is replaced by third and fourth p-MOS replacement current mirror transistors 2732a, 2732b.
  • p-MOS switching transistors 2902 are provided in order to control the transistors 2731a, 2731b, 2732a, 2732b according to the invention using the clock signals ⁇ lf ⁇ 2 .
  • the first p-MOS In the second current source 2740, the first p-MOS
  • the second n-MOS current source transistor 2751 in FIG. 29 is replaced by third and fourth p-MOS replacement current source transistors 2751a, 2751b. Furthermore, n-MOS switching transistors 2901 are also provided in this subcircuit.
  • the control of the noise-compensated transistors is clearly carried out in the circuit blocks 2720, 2750 via their gate nodes, whereas in the blocks 2730, 2740 replaced according to the invention the control of the noise-compensated transistors is carried out via their trough nodes.
  • the operational amplifier 3000 from FIG. 30 differs from the operational amplifier 2800 shown in FIG. 28 essentially in that, according to the invention, transistors in the circuit blocks 2820, 2830 and 2840 are replaced, interconnected and driven using the clock signals ⁇ i, ⁇ 2 .
  • the differential input transistor pair 2820 is connected like the differential input transistor pair 2720 from FIG. 29.
  • the first p-MOS current source transistor 2831 is replaced by first and second p-MOS replacement current source transistors 2831a, 2831b.
  • the third p-MOS current source transistor 2833 is replaced by third and fourth p-MOS replacement current source transistors 2833a, 2833b.
  • p-MOS switching transistors 2902 are provided in order to enable the interconnection and control according to the invention.
  • the third n-MOS current source transistor 2842 is replaced by first and second n-MOS replacement current source transistors 2842a, 2842b, and further the fifth n-MOS current source transistor 2844 is replaced by third and fourth n-MOS replacement current source transistors 2844a, 2844b replaced.
  • n-MOS Switching transistors 2901 are provided to enable the interconnection and control according to the invention.
  • the blocks 2810, 2850 are not changed compared to FIG. 28, since the noise of these
  • Blocks 2820, 2830, 2840 are used to control noise-compensated transistors via their gate nodes, only a part of the transistors in the current source blocks 2830, 2840, but not the cascode elements (transistors 2834, 2832, 2841, 2843) are replaced.
  • cascode transistors can also be replaced if particularly low noise is desired.
  • the differential circuit 3100 shown in FIG. 31A is set up to differentially process a first and a second useful signal.
  • the differential circuit 3100 includes a first n-MOS transistor 3101 and a second n-MOS transistor 3102.
  • the first n-MOS transistor 3101 contains a first source / drain connection 3103, a second source / drain connection 3104 and a gate connection 3107.
  • the second n-MOS transistor 3102 includes a first source / drain connection 3105, a second source / drain connection 3106 and a gate connection 3108.
  • the useful signals to be processed which are different from one another, are connected to the gate connections 3107 and 3108 provided and lead to a characteristic current flow between the respective source / drain connections 3103, 3104 and 3105, 3106.
  • Each of the field effect transistors 3101 and 3102 contains a substrate connection, the substrate connections of the field effect transistors 3101, 3102 to form a common substrate connection 3109 are coupled.
  • a differential circuit 3110 as a transistor arrangement according to a fourth exemplary embodiment of the invention is described below with reference to FIG. 31B.
  • Transistors 3101, 3102 that one of the two transistors 3101, 3102 processes the first useful signal to be processed in a first clock half and processes the second useful signal to be processed in a second clock half, and that the other field-effect transistor in the first clock half processes the second one Processed useful signal and processed in the second half of the cycle the first useful signal to be processed. This enables a component mismatch to be averaged out and a store influence based on it to be eliminated.
  • the first useful signal is provided at the gate connection 3107 and the useful signal which is differential thereto is provided at the gate connection 3108.
  • the gate connection of the second field effect transistor 3102 - controlled by the second clock signal ⁇ 2 - is coupled in a first clock half to the first useful signal at connection 3107, and by means of of the first switching element 3111, the gate connection of the second field effect transistor 3102 is coupled in a second clock half - controlled by the second clock signal ⁇ 2 - to the first useful signal at connection 3107.
  • the gate connection of the first field effect transistor 3101 is coupled in a first clock half - controlled by the first clock signal ⁇ I - to the second useful signal at connection 3108, and in a second half phase with the first useful signal to connection 3107.
  • a differential stage circuit 3200 is described as an integrated circuit in accordance with a nineteenth exemplary embodiment of the invention.
  • the gate connections of the transistors are driven alternately
  • each of the gate connections of the transistors 501, 502 is a respective one
  • Switching element 3111, 3112 connected upstream, which applies one of the two signals IN +, IN- to the respective gate connection for each half phase of the clock signals ⁇ I, ⁇ 2.
  • the first source / drain connections of the transistors 501, 502 are supplied with electrical current by means of a current source 509.
  • the respective currents are controlled by the channel regions, so that thereby at the node between the load and the second source / drain connections a correspondingly processed voltage signal can be attacked by both transistors 501, 502.
  • FIG. 32A shows a differential stage 3200, as is often used in analog circuits as an amplifier or comparator.
  • the transistors 501, 502 have been modified with respect to the circuit from FIG. 5A with regard to their control such that the switching elements 3111, 3112, 3117, 3118 for the alternating application of the two signals to be processed are applied to the gate connections of the transistors 501, 502.
  • switches on loads 507, 508 and switches on transistors 501, 502 between transistors and nodes OUT +, OUT- 505, 506 i.e., switching elements 3118, 3117
  • switches on loads 507, 508 and switches on transistors 501, 502 between transistors and nodes OUT +, OUT- 505, 506 i.e., switching elements 3118, 3117
  • the simplification according to the invention applies in principle to all differential circuits for transistors in a branch connected in series.
  • a differential stage circuit 3210 is described as an integrated circuit according to a twentieth exemplary embodiment of the invention.
  • the differential stage circuit 3210 differs from the differential stage circuit 3200 as the differential stage circuit 510 from FIG. 5B differs from the differential stage circuit 500 from FIG. 5A, namely in that the current source 509 in FIG. 32B as one with a bias voltage V b ⁇ as at a terminal 512 controlled transistor 511 is provided.
  • the following publications are cited in this document:
  • 601a first p-MOS replacement input transistor 601b second p-MOS replacement input transistor
  • bias generator circuit 1231 bias generator circuit 1231 n-MOS load transistor 1240 bias generator circuit 1241 p-MOS load transistor

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Abstract

Die Transistor-Anordnung enthält einen ersten und einen zweiten Feldeffekttransistor, von denen jeder einen ersten und einen zweiten Source-/Drain-Anschluss aufweist und einen Steuer-Anschluss zum Anlegen eines ersten oder zweiten Signals aufweist, wobei beide Feldeffekttransistoren desselben Leitungstyps sind. Die Transistor-Anordnung ist derart eingerichtet, dass alternierend an den Steuer-Anschluss des ersten Feldeffekttransistors das erste Signal und simultan an den Steuer-Anschluss des zweiten Feldeffekttransistors das zweite Signal anlegbar ist, bzw. an den Steuer-Anschluss des ersten Feldeffekttransistors das zweite Signal und simultan an den Steuer-Anschluss des zweiten Feldeffekttransistors das erste Signal anlegbar ist.

Description

Beschreibung
Transistor-Anordnung, integrierter Schaltkreis und Verfahren zum Betreiben von Feldeffekttransistoren
Die Erfindung betrifft eine Transistor-Anordnung, einen integrierten Schaltkreis und ein Verfahren zum Betreiben von Feldeffekttransistoren.
Das Rauschen eines Feldeffekttransistors (insbesondere
MOSFET, "metal oxide semiconductor field effect transistor") begrenzt die Genauigkeit einer elektrischen Schaltung. Dies ist insbesondere dann problematisch, wenn in einer solchen Schaltung ein Signal mit einer kleinen Amplitude auftritt. Daher ist insbesondere ein Analog-Schaltkreis in seiner
Leistungsfähigkeit durch das Phänomen des Rauschens begrenzt,
Das niederfrequente Rauschen eines MOS-Transistors wird von statistischem Be- bzw. Entladen von Storstellenzustanden insbesondere an der Grenzflache zwischen dem Kanal-Bereich und dem Gate-isolierenden Bereich des Feldeffekttransistors verursacht. Bei niedrigen Frequenzen liefert dieser Mechanismus den dominierenden Beitrag zum Rauschen. Die Storstellen werden aufgrund ihrer Lokalisierung häufig auch als Grenzflachenzustande bezeichnet. Es tragen vorwiegend diejenigen Storstellen zum niederfrequenten Rauschen bei, deren Energie-Niveau nahe dem (Quasi-) Fermi-Niveau der zum Stromfluss beitragenden Ladungsträger liegt. Andere Grenzflachenzustande, deren Energieniveau wesentlich hoher oder tiefer liegt, sind entweder vollständig besetzt oder vollständig unbesetzt und tragen somit nicht zum Rauschen bei, vgl . [1] .
Aus [2] ist bekannt, niederfrequentes Rauschen mittels Optimierens des Herstellungsprozesses der
Feldeffekttransistoren zu unterdrucken. Hierbei wird die Tatsache ausgenutzt, dass die Große des niederfrequenten Rauschens maßgeblich von der Qualität der Grenzflache zwischen Kanal-Bereich und Gate-isolierender Schicht abhangt. Allerdings sind den technologischen Optimierungsmoglichke ten enge Grenzen gesetzt.
Ein weiteres Verfahren zum Verringern des niederfrequenten Rauschens beruht darauf, den Arbeitspunkt der Feldeffekttransistoren so einzustellen, dass das niederfrequente Rauschen minimiert wird. Beispielsweise ist bekannt, dass die Wahl des Arbeitspunkts im Rahmen von solchen Arbeitspunkten, die für die analoge Schaltungstechnik geeignet sind, das Erreichen einer verringerten Rauschleistung erlaubt, vgl. [1]. Wird mit Vg die Gate- Spannung, mit Vt die Schwellen-Spannung und mit Vd die Drain- Spannung eines Feldeffekttransistors bezeichnet, so ist Vg- Vt=100mV bis IV und Vd>Vg-Vt eine geeignete Wahl. Nachteilig an diesem Verfahren ist jedoch die Einschränkung der Freiheitsgrade beim Schaltungsentwurf in anderer Hinsicht, wie z.B. Leistungsaufnahme, Aussteuerbereich, Bandbreite. Darüber hinaus ist die mit diesem Verfahren erreichbare Verringerung des Rauschens gering.
Da niederfrequente Rauschspannungen bzw. Rauschstrome in einem MOSFET umgekehrt proportional zu der Wurzel aus dessen aktiver Flache sind, vgl. [1], besteht die Möglichkeit, das niederfrequente Rauschen eines Schaltkreises dadurch zu verringern, dass die Bauelement-Flachen ausreichend groß gewählt werden. Ein Nachteil dieses Verfahrens ist der erhöhte Flachenverbrauch. Auch kann sich eine erhöhte Leistungsaufnahme ergeben, insbesondere wenn die Bandbreite der Schaltung nicht verringert werden kann, da dann lediglich die Weiten, nicht jedoch die Langen der Transistoren erhöht werden dürfen. Die Stromaufnahme der Schaltung bzw. der Pfade, in denen die betreffenden Transistoren betrieben werden, steigt ungefähr proportional zu der Weite der betreffenden Transistoren an. Ferner steigen alle kapazitiven Lasten an, die bei einer vorgegebenen Schaltung auftreten, insbesondere die Emgangs-Kapazitat von empfindlichen Verstärker-Schaltungen.
Aus [3] bis [β] ist bekannt, dass das niederfrequente Rauschen eines Transistors reduziert werden kann, wenn das Quasi-Fermi-Niveau an der Grenzflache periodisch verändert wird.
In [3], [4] sind schaltungstechnische Verfahren zum Verringern des niederfrequenten Rauschens von MOSFETS beschrieben. Das in [4] beschriebene Verfahren beschrankt sich jedoch auf Schaltungen, bei denen die Transistoren periodisch an- und abgeschaltet werden. Dies ist edoch insbesondere in vielen analogen Schaltkreisen nicht erwünscht, da kontinuierliche Signale verarbeitet werden sollen.
[11] offenbart einen mit doppelter Abtastgeschwindigkeit betriebenen Signalintegrator.
[12] offenbart ein Verfahren und eine Vorrichtung zum Reduzieren von DC Off Sets in einem Kommunikationssystem.
[13] offenbart ein mtπnsisches Verringern von 1/f-Rauschen und dessen Wirkung auf das Phasenrauschen in CMOS- R ngoszillatoren.
[14] offenbart ein Verfahren zum Verringern von 1/f-Rauschen und des Energieverbrauchs in einem MOSFET mittels Switched Biasing.
Ein Mismatch von MOS-Transistoren begrenzt die Auflosung von Schaltungen. Dies ist insbesondere der Fall, wenn diese Schaltungen sehr kleine Signale zu verarbeiten haben. Somit sind in erster Linie Analogschaltungen in ihrer Leistungsfähigkeit aufgrund dieser Phänomene begrenzt. Fertigungstoleranzen (Mismatch) von MOS-Transistoren werden auch durch die Schwankung der Dotierstoffkonzentration in dem Transistorkanal verursacht und stellen in vielen Fallen ein großes Hindernis zur Verkleinerung analoger Schaltungen dar.
Präzise und somit für Fertigungstoleranzen anfällige analoge Schaltungen werden meist differenziell aufgebaut. In diesem Fall sind die für die Funktion der Schaltungen wichtigen Transistoren (nicht notwendig aber die für eine Stromquelle eingesetzten Transistoren) doppelt vorhanden, wobei die Paare von Transistoren jeweils im Vorzeichen verschiedene aber in Betrag und Phase gleichartige Signale verarbeiten. Für die Leistungsfähigkeit der Analogschaltung ist es von entscheidender Bedeutung, dass die Fertigungstoleranzen zwischen diesen Transistorpaaren möglichst klein werden.
Zur Verringerung der Fertigungstoleranzen in analogen Schaltungen werden in [15] unterschiedliche Verfahren vorgeschlagen. Zunächst ist es möglich, die Flache eines Transistors zu vergrößern und ein zentriertes Layout zu implementieren. Bei diesem Verfahren muss die Flache der verwendeten Transistoren soweit vergrößert werden, dass sie den Mismatch-Anforderungen genügt, die an die jeweilige Schaltung gestellt werden. Das ist häufig nicht nur mit schaltungstechnischen Nachteilen, sondern auch mit höheren Fertigungskosten verbunden. Ferner ist in [15] ein Auto- zeroing (zum Beispiel Correlated-double-samplmg) und eine Chopper-Stabilisierung vorgeschlagen .
Im Weiteren wird der Floatmg-Body-Effekt und der Selbstheiz- Effekt ( "self-heating" ) beschrieben, die in teilweise verarmten ("partially depleted", PD) und in vollständig verarmten ("fully depleted", FD) SOI-Transistoren ("Silicon- on-Insulator" ) m CMOS-Technologie auftreten können. Diese Effekte haben einen Emfluss auf das Schaltkreis-Design insbesondere analoger Schaltkreise.
Hinsichtlich der zukunftigen Entwicklung der Halbleitertechnik sind Veränderungen weg von herkömmlichen Bulk-CMOS-Prozessen hm zu SOI-Prozessen zu erwarten, und darüber hinaus hin zu Doppel- oder Dreifach-Gate-Transistor- Architekturen. Diese Erwartung ergibt sich z.B. aus der
International Technology Roadmap for Semiconductors, ITRS 2001.
Trotz der Vorteile der SOI-CMOS-Transistor-Technologie verglichen mit der Bulk-CMOS-Transistor-Technologie (zum Beispiel die Verringerung parasitärer Kapazitäten, die Möglichkeit von besseren Diffusions-Widerstanden und Kapazitäten, die bessere Device-Isolierung, womit Latchup- Effekte und Substrat-Kopplungs-Effekte verringert sind, etc.) sind integrierte SOI-Schaltkreise in analoger
Schaltungstechnik bislang nur wenig untersucht worden, siehe [16] .
Ein Problem von SOI-Feldeffekttransistoren ist der ihnen inhärente Floatmg-Body-Effekt, der bei dem Drain-Strom zu einem Kmk-Effekt fuhrt. MOS-Transistoren, die auf SOI-Filmen prozessiert sind, so dass der Kanal-Bereich an Ladungsträgern teilweise verarmt ist oder beispielsweise ein Doppel-Gate- Transistor auf einem SOI-Film, ein Vertikal-Transistor auf einen SOI-Film (F FET), etc., sind dem Floatmg-Body-Effekt ausgesetzt, siehe [16], [17]. Der Kink-Effekt wird durch die Injektion von Lochern oder Elektronen in das floatende Substrat eines n-MOS-Transistors oder eines p-MOS-Transistor auf einem SOI-Film bewirkt. Für einen n-MOSFET in SOI-Technologie werden diese Locher mittels Impact-Ionization (anschaulich Ionisation durch
Ladungsträger-Einbringen) in einen Bereich mit hohem elektrischen Feld nahe des Drains generiert. Wenn sie generiert sind, migrieren die Löcher in den Bereich, in dem das elektrische Potential am geringsten ist, d.h. in Richtung des floatenden Substrats. Akkumulation von Lochern erhöht das Floating-Substrat-Potential, bis der Substrat-Source-Ubergang ausreichend vorgespannt ist, zum Ausgleichen des durch Lochererzeugung generierten Stroms. Die akkumulierte Ladung in dem Body hängt von dem vorherigen Zustand des Transistors (d.h. seiner History) , von Prozessparametern, Device- Dimension, Versorgungsspannung, Temperatur, Slew Rate und Schaltfrequenz ab.
Die Erhöhung des Substrat-Potentials fuhrt zu einer Verringerung der Schwellenspannung und resultiert in einem
Knick ("Kink") in der Ausgangskennlinie bzw. -Charakteristik, wodurch die Verstärkung von Analog-Verstärkern und die Konstanz von Stromquellen verschlechtert wird.
Eine andere Besonderheit der SOI-Technologie gegenüber der Bulk-MOSFET-Technologie besteht darin, dass das Selbst- Aufheizen ( "self-heating" ) von einzelnen Devices nicht vernachlassigbar ist. Dies resultiert aus der schlechten thermischen Leitfähigkeit der unterhalb einer Silizium- Schicht eines SOI-Substrats angeordneten vergrabenen
Siliziumoxid-Schicht, so dass die Kanaltemperatur des SOI- Devices um mehrere 10 °C über die Temperatur bei Normalbetrieb ansteigen kann. Das isolierende Substrat bildet eine thermische Barriere, so dass die von dem betriebenen Device erzeugte Warme nicht einfach an das Substrat transferiert werden kann. Die thermische Leitfähigkeit von Siliziumoxid (Sι02) ist einige Größenordnungen schlechter als die von Bulk-Silizium. Daher kann im Gegensatz zu einem Bulk-MOS- Transistor bei einem MOS-Transistor auf einem SOI-Film eine signifikante Selbstaufheizung auftreten. Dieses Selbstaufheizen tritt in jeder Art von Transistor-Struktur auf, die eine schlechte thermische Kopplung zwischen dem Kanal-Bereich und Warmesenken aufweist, wie das Bulk-Silizium oder sogar das Gehäuse (z.B. alle SOI- oder Doppel- oder Drei-Gate-Konzepte) .
Wenn sich das Device aufheizt, verringert sich die Beweglichkeit von Ladungsträgern dem Kanal-Bereich, was wiederum den Drain-Strom verringert. Folglich wird die Device-Charakteristik signifikant modifiziert, mit negativer Ausgangs-Leitfahigkeit, wie häufig bei hohen Dram-Stromen beobachtbar .
Thermische Effekte sind m den meisten Fallen für Digital- Schaltkreise nicht signifikant, aufgrund der geringen mittleren Energiedissipation, und dadurch, dass Taktfrequenzen normalerweise ausreichend weit oberhalb thermischer Zeitkonstanten liegen. Allerdings können Analog- Schaltkreise durch Selbstaufheizungs-Effekte signifikant beemflusst werden. Die Ausgangs-Leitfahigkeit kann bei geringen Frequenzen gering oder sogar negativ sein und kann dann mit der Frequenz ansteigen, was zu unvorhergesehen Verstarkungs- und Phasenvariationen fuhrt.
Anemandergrenzende zusammenwirkende Devices können auf unterschiedlichen Temperaturen liegen, was zu einer thermisch induzierten Fehlanpassung fuhren kann. Die Temperaturgradienten, die aus dem Selbstaufheizungseffekt und dem thermischen Kopplungseffekt resultieren, fuhren zu nichtisothermen Bedingungen und daher zu Fehlfunktionen, siehe [18] .
Es sind Möglichkeiten bekannt, die Floating-Body-Effekte eines MOS-Transistors auf einem SOI-Film zu mildern, siehe [19]. Unter diesen Möglichkeiten scheint das Body-Kontakt- Verfahren die einzige Schaltkreis-orientierte zu sein. Alle anderen Konzepte sind auf das Device-Engineering bezogen. Das Body-Potential in einem teilweise verarmten SOI-Transistor wird durch den Body-Kontakt konstant gehalten, wobei allerdings das Problem auftritt, wie die Systemgestaltung optimiert werden kann, bei simultaner Minimierung des Effekts von Streuwiderstand und Streukapazitat zwischen dem Body- Kontakt-Pfad und dem aktiven Bereich. Ferner ist bekannt, dass die Effektivität von Locherabsorption rapide absinkt, wenn die Kanalweite erhöht wird. Insbesondere erfordert die physikalische Definition des Kontakts zu dem FinFET oder zu dem planaren Doppel-Gate-Transistor eine heikle Lithographie.
Vollständig verarmte ("fully depleted", FD) SOI-Devices, bei denen ein ultradunner Silizium-Body eines SOI-Substrats von lOn bis 30nm Dicke verwendet werden, ist naturlich eine gute Wahl für die Analog/Mixed-Signal-Anwendungen, da sie den
Kink-Effekt unterdrucken, siehe [20] . Allerdings können sogar vollständig verarmte Device-Strukturen Selbstaufheiz-Effekte nicht verhindern, und es ist der kleine Prozessspielraum von FD-Devices bezuglich der Schwellenspannungs-Steuerung zu berücksichtigen sowie ein Flachenverlust. Ferner ist der hohe inhärente Body-Widerstand und die hohe inhärente Body- Kapazitat, die durch den Body-Kontakt eingeführt werden, problematisch, und die Effekte des Float g-Bodys sind bei weitem schwerwiegender bei einem Analog-Design.
Auch fortgeschrittene Doppel- und Dreifach-Gate-Konzepte leiden unter dem Selbstaufheizen ("self-heating" ) und, abhangig davon, wie sie aufgebaut sind, können sie auch Ladungsakkumulationseffekten wie dem Kmk-Effekt in teilweise verarmten SOI-Substraten ausgesetzt sein.
Der Erfindung liegt das Problem zugrunde, die Funktionalität einer Transistor-Anordnung zu verbessern, indem das niederfrequente Rauschen von Transistoren mit geringem Aufwand effektiv verringert wird bzw. Auswirkungen von Fertigungstoleranzen von Transistoren verringert werden.
Das Problem wird gelost durch eine Transistor-Anordnung, durch einen integrierten Schaltkreis und durch e n Verfahren zum Betreiben von Feldeffekttransistoren mit den Merkmalen gemäß den unabhängigen Patentansprüchen.
Die erf dungsgemaße Transistor-Anordnung weist einen ersten und einen zweiten Feldeffekttransistor auf, von denen jeder einen ersten und einen zweiten Source-/Dram-Anschluss aufweist und einen Steuer-Anschluss zum Anlegen eines ersten und eines zweiten Signals aufweist. Die Transistor-Anordnung ist derart eingerichtet, dass alternierend an den Steuer- Anschluss des ersten Feldeffekttransistors das erste Signal und simultan an den Steuer-Anschluss des zweiten Feldeffekttransistors das zweite Signal anlegbar ist, bzw. an den Steuer-Anschluss des ersten Feldeffekttransistors das zweite Signal und simultan an den Steuer-Anschluss des zweiten Feldeffekttransistors das erste Signal anlegbar ist.
Der erfmdungsgemaße integrierte Schaltkreis enthalt mindestens e ne Transistor-Anordnung mit den oben genannten Merkmalen. Gemäß dem erf dungsgemaßen Verfahren zum Betreiben von Feldeffekttransistoren werden ein erster und ein zweiter Feldeffekttransistor verschaltet, wobei jeder der Feldeffekttransistoren einen ersten und einen zweiten Source- /Dra -Anschluss aufweist und einen Steuer-Anschluss zum Anlegen eines ersten oder eines zweiten Signals aufweist. Die Transistor-Anordnung wird derart eingerichtet, dass alternierend an den Steuer-Anschluss des ersten Feldeffekttransistors das erste Signal und simultan an den
Steuer-Anschluss des zweiten Feldeffekttransistors das zweite Signal angelegt w rd, bzw. an den Steuer-Anschluss des ersten Feldeffekttransistors das zweite Signal und simultan an den Steuer-Anschluss des zweiten Feldeffekttransistors das erste Signal angelegt wird.
Mit anderen Worten werden an die Steuer-Anschlüsse, z.B. Gate-Anschlüsse oder Substrat-Anschlüsse, der beiden Feldeffekttransistoren alternierend Signale angelegt. In einem ersten Zeitmtervall kann zum Beispiel an den Steuer- Anschluss des ersten Feldeffekttransistors das erste Signal, z.B. ein elektrisches Massepotential, angelegt sein und simultan an den Steuer-Anschluss des zweiten Feldeffekttransistors das zweite Signal, z.B. ein Nutzsignal, angelegt sein. In einem zweiten Zeitmtervall kann zum Beispiel an den Steuer-Anschluss des ersten Feldeffekttransistors das zweite Signal angelegt sein und simultan an den Steuer-Anschluss des ersten Feldeffekttransistors das erste Signal angelegt sein. Zwischen diesen beiden Betriebszustanden wird mit einer vorgebbaren Frequenz umgeschaltet.
Anschaulich werden erf dungsgemaß physikalische Eigenschaften von Grenzflachenzustanden vorteilhaft verwendet und mit einer einfachen und effizienten Schaltungsarchitektur kombiniert, wodurch das Rauschen, insbesondere das niederfrequente Rauschen der Schaltung bzw. die Beitrage der darin enthaltenen Transistoren signifikant vermindert werden kann .
Ein wichtiger Aspekt der Erfindung besteht darin, dass ein Transistor eines Schaltkreises durch zwei vorzugsweise baugleiche Ersatz-Transistoren ersetzt wird. Die ersten Source-/Dram-Anschlusse des ersten und des zweiten Transistors werden miteinander gekoppelt und die zweiten Source-/Dram-Anschlusse der beiden Transistoren werden miteinander gekoppelt. Die Steuer-Anschlüsse der Transistoren werden jeweils alternierend zwischen zwei Schaltungsknoten mit unterschiedlichen elektrischen Potentialen hm- und hergeschaltet. Auf diese Weise wird anschaulich erreicht, dass einer der beiden Transistoren jeweils einen Arbeitspunkt in Verarmung oder Akkumulation einnimmt, und der andere
Transistor einen Arbeitspunkt im Inversion einnimmt. Es ist anzumerken, dass die (Quasi-) Fermi-Niveaus in Inversion einerseits bzw. in Verarmung oder Akkumulation andererseits ausreichend weit auseinander liegen.
Wie im Weiteren erläutert wird, fuhrt diese Verschaltung zu einer Verminderung des niederfrequenten Rauschens. Ein Grenzflachenzustand, dessen Energieniveau nahe bei dem Quasi- Fermi-Niveau in Inversion bzw. m Verarmung oder Akkumulation liegt, hat das Bestreben, seinen Besetzungszustand bei diesem Quasi-Fermi-Niveau statisch zu andern. Dieses Phänomen bewirkt das niederfrequente Rauschen eines Transistors, da dadurch dem Kanal-Strom jeweils ein Ladungsträger entnommen wird bzw. dem Kanal-Strom ein Ladungsträger zugeführt wird. Ferner moduliert die in dem Grenzflachenzustand vorhandene oder nicht vorhandene elektrische Ladung den Kanal-Strom.
Das nieder requente Rauschen des Transistors kann reduziert werden, wenn an die Steuer-Anschlüsse der beiden Feldeffekttransistoren alternierend erste und zweite Signale angelegt werden, so dass ein resultierendes Signal an einen jeweiligen Steuer-Anschluss angelegt wird, das mit einer Alternier-Frequenz zeitlich verändert wird. Aufgrund der erfindungsgemaßen Verschaltung ist es daher ermöglicht, das Quasi-Fermi-Niveau im Kanal-Bereich mit der Alternier- Frequenz zwischen den Werten in Inversion bzw. in Verarmung oder Akkumulation hin- und herzuschalten. Insbesondere wenn die Energie-Differenz der Quasi-Fermi-Niveaus in Inversion einerseits bzw. in Verarmung oder Akkumulation andererseits gegen die thermische Rauschenergie kBT groß ist bzw. wenn der Kehrwert der Frequenz dieses Wechsels gegenüber den Zeitkonstanten der relevanten Grenzflachenzustande ausreichend klein gewählt wird, kann das niederfrequente Rauschen sehr effektiv verringert werden.
Ferner kann die Erfindung vorteilhaft in einer differentiellen Schaltung, insbesondere in einer differentiellen Analog-Schaltung eingesetzt werden, um die Auswirkungen von Fertigungstoleranzen von Transistoren in einer solchen differentiellen Schaltung signifikant zu vermindern. Das alternierende Anlegen des ersten Signals und des zweiten Signals an die Steuer-Anschlüsse des ersten und des zweiten Feldeffekttransistors fuhrt in einer differentiellen Schaltung zu einer Verringerung der Fertigungstoleranzen von MOS-Transistoren, und stellt daher eine besonders in analogen Schaltungen bevorzugte schaltungstechnische Möglichkeit dar, einen solches Mismatch zu kompensieren. Dadurch wird verhindert, dass ein Mismatch zu einer verschlechterten Signalverarbeitung fuhrt.
Ein Grundgedanke dieses Aspekts der Erfindung besteht darin, dass die an die Gate-Anschlüsse eines differentiellen Paars von Transistoren eines positiven und eines negativen Zweigs einer differentiellen Schaltung angelegten Signale derart alternierend umgeschaltet werden, dass jeder Transistor des Paares die Hälfte der Zeit dem positiven und die andere Hälfte der Zeit dem negativen Zweig der Schaltung zugeordnet wird. Dadurch wird ein Spannungs-Offset (verursacht durch em Mismatch der Bauelemente) , der während der einen Phase als positiver Wert auftritt und in der nächsten Phase als negativer Wert auftritt, wieder abgezogen (und umgekehrt) , so dass die Schaltung im Mittel von unerwünschten Mismatch- Effekten frei ist. Dies erfordert, dass die beiden Phasen bzw. Taktsignale Φl und Φ2 , mittels welcher zu verarbeitende Nutzsignale alternierend an die beiden Transistoren angelegt werden, gleich lang sind.
Vorzugsweise wird an den ersten Source-/Drain-Anschlussen der beiden Feldeffekttransistoren eine Umschaltung mit derselben Taktfrequenz und in demselben Takt vorgenommen wie an den Gate-Anschlüssen. Ferner wird vorzugsweise auch an den zweiten Source-/Drain-Anschlussen ein Umschalten mit der gleichen Taktfrequenz durchgeführt wie an den Gate- Anschlüssen. Dies gilt, wenn der Mismatch-Effekt ausgenutzt werden soll. Wenn gleichzeitig Rauschunterdrückung ausgenutzt werden soll, sollten die Takte verschieden sein (Gatetakt mindestens zweimal S/D-Takt) .
Insbesondere wenn die Geschwindigkeit des Wechsels der Transistoren zwischen den beiden Zweigen (im Folgenden als Schaltfrequenz bezeichnet) hoch gegenüber der Frequenz der zu verarbeitenden Signale ist, wird die Signalverarbeitung allenfalls geringfügig gestört. Es kann allerdings manchmal zu einem geringen Einkoppeln von hochfrequentem thermischen Rauchen kommen. Die hochfrequenten Störungen, die durch das Umschalten generiert werden, können durch einen
Tiefpassfilter weitgehend entfernt werden. Die Stabilität einer Verstärkerschaltung wird nur bei geringen Umschaltfrequenzen beeinträchtigt. Ferner erfordert das Umschalten die Umleitung einiger kapazitiver Knoten der Schaltung, so dass bei geringen Umschaltfrequenzen der Leistungsverbrauch der Schaltung reduziert werden kann.
Anschaulich handelt es sich bei dem beschriebenen Aspekt der Erfindung um eine flacheneffiziente Kombination eines Auto- zeroing-ahnlichen und eines Chopper-Technik-ähnlichen Verfahrens zur Offset-Unterdrückung .
Es werden bei einem Paar von Transistoren zwei Schaltelemente an den Gate-Anschlüssen (und vorzugsweise je zwei zusatzliche Schaltelemente an den beiden ersten Source-/Drain-Anschlussen und zwei zusatzliche Schaltelemente an den zweiten Source- /Drain-Anschlussen) vorgesehen, und es wird ein periodischer Wechsel der beiden Gate-Anschlüsse zwischen den
Eingangsknoten einer differentiell aufgebauten Schaltung herbeigeführt .
Um Hysterese-Effekte in einer differentiellen Schaltung gering zu halten, ist es vorteilhaft, nicht nur zwei, sondern vier Transistoren zu verwenden, so dass jeweils nur zwei der Transistoren aktiv in der Schaltung sind und die anderen beiden Transistoren in einem vorgegebenen Ruhezustand sind. Mit anderen Worten kann jeder der Transistoren einer solchen differenziellen Schaltung in ähnlicher Weise ersetzt werden, wie dies in Fig.lA und Fig.lB bzw. in Fig.2A und Fig.2B gezeigt ist. In diesem Fall wird vorzugsweise ein vierphasiges Taktschema implementiert, so dass zusatzlich zu der Verringerung von Mismatch-Einflüssen eine 1/f- Rauschunterdruckung erfolgen wurde.
Wenn, was insbesondere bei SOI-Technologien wichtig ist, durch Warme und durch Floating-Body Effekte versuchte Historyeffekte verringert werden sollen, können Taktschemata noch höherer Ordnung implementiert werden. Mit anderen Worten können dann in einer differentiellen Schaltung statt vier auch sechs oder mehr Transistoren eingesetzt werden, an denen alternierend die beiden Nutzsignale verarbeitet werden können .
Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den abhangigen Ansprüchen.
Der Steuer-Anschluss kann em Gate-Anschluss oder em Substrat-Anschluss (z.B. Bulk-Anschluss) sein. Bei einem SOI- Transistor ( "Silicon-on-Insulator" ) zum Beispiel kann technologiebedingt em Substrat-Anschluss nicht vorhanden sein, so dass m diesem Fall die Steuerung des
Feldeffekttransistors mittels des Gate-Anschlusses erfolgt. In einem anderen Fall kann em Transistor sowohl einen Gate- Anschluss als auch einen Substrat-Anschluss aufweisen, so dass eine Steuerung dann wahlweise mittels des Gate- Anschlusses oder mittels des Substrat-Anschlusses erfolgen kann.
Für den Fall, dass der Steuer-Anschluss des ersten und des zweiten Feldeffekttransistors ein Gate-Anschluss ist, kann der erste und der zweite Feldeffekttransistor einen Substrat- Anschluss als Zusatz-Steuer-Anschluss aufweisen. Für den Fall, dass der Steuer-Anschluss des ersten und des zweiten Feldeffekttransistors ein Substrat-Anschluss ist, kann der erste und der zweite Feldeffekttransistor einen Gate- Anschluss als Zusatz-Steuer-Anschluss aufweisen. Die Zusatz- Steuer-Anschlusse des ersten und des zweiten Feldeffekttransistors sind vorzugsweise miteinander gekoppelt. Mit anderen Worten kann bei Vorhandense eines Gate-Anschlusses und eines Substrat-Anschlusses das alternierende Anlegen der ersten und zweiten Signale wahlweise an den beiden Gate-Anschlüssen oder an den beiden Substrat-Anschlüssen erfolgen. Die jeweiligen beiden Steuer- Anschlüsse bzw. Zusatz-Steuer-Anschlusse, an welche alternierend die ersten und zweiten Signale nicht angelegt sind, können dann miteinander gekoppelt sein.
Eines des ersten und zweiten Signals kann e Nutzsignal und das jeweils andere Signal ein Referenzpotential sein. Zum Beispiel kann das erste Signal em zu verarbeitendes analoges Nutzsignal sein und das zweite Signal em Masse- oder Versorgungsspannungs-Potential sein oder umgekehrt. Es können aber auch das erste Signal und das zweite Signal jeweils em Nutzsignal sein oder jeweils em Referenzpotential sein. Die Verarbeitung zweier (zueinander) differentieller Nutzsignale tritt in einer differentiellen Schaltung auf.
Vorzugsweise sind der erste und der zweite
Feldeffekttransistor baugleich. Mit anderen Worten können die beiden Feldeffekttransistoren die gleichen geometrischen Abmessungen haben, aus den gleichen Materialien hergestellt sein, etc. Dies fuhrt zu einer besonders symmetrischen
Anordnung und in der Folge zu einem besonders wirkungsvollen Reduzieren des Rauschens.
Ferner können das erste und das zweite Signal an den Steuer- Anschlüssen der ersten und zweiten Feldeffekttransistoren mit einer Alternier-Frequenz alternieren, die mindestens so groß ist wie die Eckfrequenz der Rauschcharakteristik der Feldeffekttransistoren. Die Rauschleistungscharakteristik eines Halbleiter-Bauelements, insbesondere eines Feldeffekttransistors, in Abhängigkeit von einer Frequenz ist eine Funktion mit einem charakteristischen Knick bei der sogenannten Eckfrequenz. Insbesondere bei Frequenzen, die hoher (vorzugsweise mindestens um einen Faktor zwei hoher) als die Knick- oder Eckfrequenz sind, ist das niederfrequente Rauschen (NF-Rauschen) effektiv unterdruckt.. Vorzugsweise alternieren das erste und das zweite Signal an den Steuer-Anschlüssen der ersten und zweiten Feldeffekttransistoren mit einer Alternier-Frequenz, die großer ist als die Frequenzen eines Nutzfrequenz-Bands eines zugeordneten Schaltkreises. Anschaulich soll dadurch em
Nutz-Frequenzband effektiv von einem Takt-Frequenzband (wobei em Taktsignal zum alternierenden Anlegen der ersten und zweiten Signale an die Steuer-Anschlüsse der ersten und zweiten Feldeffekttransistoren dient) entkoppelt werden. Viele integrierte Schaltkreise werden bei einer charakteristischen Frequenz, der sogenannten Nutz-Frequenz, oder dem sogenannten Nutz-Frequenzband betrieben.
Das erste und das zweite Signal an den Steuer-Anschlüssen der ersten und zweiten Feldeffekttransistoren können mit einer reziproken Alternier- Frequenz alternieren, die kleiner, weiter vorzugsweise wesentlich kleiner, ist als eine mittlere Lebensdauer eines Besetzungszustands einer Storstelle im Grenzbereich zwischen Kanal-Bereich und Gate-isolierender Schicht des Feldeffekttransistors.
Vorzugsweise ist zumindest einer der Substrat-Anschlüsse als Wannen-Anschluss von einem der beiden Feldeffekttransistoren, der in einer Wanne ausgebildet ist, eingerichtet.
Bei Verwendung eines beispielsweise p-dotierten Substrats, in welchem ein Feldeffekttransistor ausgebildet wird, kann ein MOSFET des n-Leitungstyps direkt in dem p-dotierten Substrat ausgebildet werden. Um einen MOSFET des p-Leitungstyps in dem p-dotierten Substrat auszubilden, st es erforderlich, den zugehörigen Oberflachenbereich des Substrats (den sogenannten Wannenbereich) mit Dotieratomen des n-Leitungstyps zu dotieren und somit eine n-leitfahige Wanne auszubilden. In der Konfiguration der erfindungsgemaßen Transistor-Anordnung, bei der die Gate-Anschlüsse des ersten und des zweiten
Feldeffekttransistors miteinander gekoppelt sind, können an die Wannen-Anschlusse der ersten und zweiten Feldeffekttransistoren alternierend das erste und das zweite Signal angelegt werden.
Vorzugsweise weisen beide Feldeffekttransistoren denselben Leitungstyp auf. Mit anderen Worten sind entweder beide
Feldeffekttransistoren des n-Leitungstyps, insbesondere n- MOSFETs, oder des p-Leitungstyps, insbesondere p-MOSFETs.
Gemäß einem Ausführungsbeispiel kann die Transistor-Anordnung derart eingerichtet sein, dass von den beiden
Feldeffekttransistoren jeweils einer bei einem Inversions- Arbeitspunkt und der jeweils andere bei einem Akkumulationsoder Verarmungs-Arbeitspunkt betrieben wird.
Im Weiteren wird für das Beispiel eines p-dotierten Substrats erläutert, wodurch sich die Arbeitspunkte der Akkumulation, Verarmung und Inversion unterscheiden. Bei elektrischen Spannungen negativen Vorzeichens zwischen dem Gate-Bereich und dem Halbleiter-Material werden freie Ladungsträger (Löcher) aus dem p-dotierten Material des Substrats von der negativ geladenen Elektrode angezogen, so dass eine Schicht positiver elektrischer Ladung unterhalb des Gate-isolierenden Bereichs gebildet wird. An dem Gate-Bereich bildet sich eine entsprechende Gegenladung. Den sich einstellenden Zustand nennt man Akkumulation.
Bei einer positiven Spannung am Gate-Anschluss wandern die elektrisch positiv geladenen Locher von dem positiven Gebiet weg. In dem ausgeräumten Gebiet verbleiben nur die negativ ionisierten Dotierungsatome, und es wird eine Raumladungszone gebildet. Diesen Zustand bezeichnet man als Verarmung.
Wird die Spannung am Gate-Anschluss ausgehend von dem zuletzt beschriebenen Szenario weiter erhöht, wandern die positiven Locher in das Substrat und die negativen Elektronen werden von der positiven Elektrode angezogen. In dem Kanal-Bereich bilden sie eine leitende Inversions-Schicht. Den sich einstellenden Arbeitspunkt bezeichnet man als Inversion.
Bei der erfmdungsgemaßen Transistor-Anordnung kann der Steuer-Anschluss des ersten Feldeffekttransistors mit einem ersten Schaltelement gekoppelt sein, welches mittels eines ersten Taktsignals mit einer Alternier-Frequenz geschaltet wird. Ferner kann der Steuer-Anschluss des zweiten Feldeffekttransistors mit einem zweiten Schaltelement gekoppelt sein, welches mittels eines zweiten Taktsignals, das zu dem ersten Taktsignal komplementär ist, mit der Alternier-Frequenz geschaltet wird. Mittels des jeweiligen Schaltelements wird an den jeweiligen Steuer-Anschluss des jeweiligen Feldeffekttransistors mit der Alternier-Frequenz alternierend das erste oder das zweite Signal angelegt. Anschaulich kann e unter Verwendung eines Taktsignals schaltbares Schaltelement dazu verwendet werden, an den Steuer-Anschluss eines jeweiligen Feldeffekttransistors alternierend das erste oder das zweite Signal anzulegen.
Die ersten und zweiten Schaltelemente können erste und zweite Schalttransistoren sein, an deren jeweiligen Gate-Anschluss das jeweilige Taktsignal anlegbar ist und wobei em jeweiliger Source-/Dram-Anschluss eines jeweiligen Schalttransistors mit dem Steuer-Anschluss des jeweiligen Feldeffekttransistors gekoppelt ist.
Die Transistor-Anordnung kann als differentielle Transistor- Anordnung eingerichtet sein, bei der das erste Signal und das zweite Signal zueinander differenzielle Nutzsignale sind.
Bei einer differenziellen Schaltung werden zwei Zweigen zwei Nutzsignale verarbeitet, die hinsichtlich Phase und Amplitude identisch sein können, aber hinsichtlich Vorzeichen unterschiedlich sein können. Mit zwei solchen (zueinander komplementären) Signalen kann selbst bei geringen Signalamplituden mit hoher Qualität eine sehr zuverlässige Übertragung der Signale durchgeführt werden. Erfindungsgemaß können die beiden Transistoren zum Verarbeiten solcher differentiellen Nutzsignale so implementiert werden, dass einer der Transistoren die Hälfte der Zeit das erste
Nutzsignal verarbeitet und die andere Hälfte der Zeit das zweite Nutzsignal, und der zweite Transistor kann die erste Hälfte der Zeit das zweite Nutzsignal und die zweite Hälfte der Zeit das erste Nutzsignal verarbeiten. Dadurch können Mismatch-Einflusse unterdruckt werden, da sich solche Mismatch-Einflusse zeitlich herausmitteln, wenn ein jeweiliges Signal zum Teil von dem einen und zum Teil von dem anderen Transistor verarbeitet wird.
Die Transistor-Anordnung gemäß dieser Ausgestaltung kann ein Tiefpassfilter aufweisen, das derart verschaltet ist, dass ein mittels des alternierenden Anlegens des ersten Signals und des zweiten Signals verursachtes Storsignal (zum Beispiel hochfrequentes Rauschen) mittels des Tiefpassfilter unterdruckbar ist.
Em solches Tiefpassfllter ist insbesondere dann vorteilhaft, wenn durch einen Umschaltvorgang zwischen den beide Signalen an den Gate-Anschlüssen der Feldeffekttransistoren parasitäre Storsignale generiert werden, die mit einem solchen Tiefpassfilter sicher herausgefiltert werden können.
Zusätzlich zu dem Vorsehen eines ersten und eines zweiten Schaltelements an den Gate-Anschlüssen einer solchen differentiellen Schaltung kann der erste Source-/Dram-
Anschluss des ersten Feldeffekttransistors mit einem dritten Schaltelement gekoppelt sein, welches mittels des ersten Taktsignals mit der Alternierfrequenz schaltbar ist. Ferner kann der erste Source-/Drain-Anschluss des ersten Feldeffekttransistor mit einem vierten Schaltelement gekoppelt sein, welches mittels des zweiten Taktsignals, das zu dem ersten Taktsignal komplementär ist, mit der Alternierfrequenz schaltbar ist.
Alternativ kann eine Stromquelle (zum Beispiel ein mit einer Vorspannung gesteuerter zusatzlicher Feldeffekttransistor) vorgesehen sein, die mit dem ersten Source-/Dram-Anschluss des ersten Feldeffekttransistors und mit dem ersten Source-/ Drain-Anschluss des zweiten Feldeffekttransistors gekoppelt ist .
Ferner kann der zweite Source-/Drain-Anschluss des ersten Feldeffekttransistors mit einem fünften Schaltelement gekoppelt sein, welches mittels des ersten Taktsignals mit der Alternierfrequenz schaltbar ist. Der zweite Source-/ Drain-Anschluss des zweiten Feldeffekttransistors kann mit einem sechsten Schaltelement gekoppelt sein, welches mittels des zweiten Taktsignals, das zu dem ersten Taktsignal komplementär ist, mit der Alternierfrequenz schaltbar ist.
Die Transistor-Anordnung der Erfindung kann auf und/oder in einem Silicon-on-Insulator-Substrat (SOI-Substrat ) gebildet sein.
Insbesondere können gemäß dieser Ausgestaltung der erste Feldeffekttransistor und der zweite Feldeffekttransistor als SOI-Feldeffekttransistoren realisiert sein.
Die erfindungsgemaße Ansteuerung des ersten und des zweiten Feldeffekttransistors mit alternierenden ersten bzw. zweiten Signalen eröffnet insbesondere für SOI-Anwendungen wichtige Vorteile. Abgesehen von der Verringerung des Rauschens, insbesondere des niederfrequenten Rauschens, tritt bei SOI- Transistor-Anordnungen der Erfindung zusatzlich die vorteilhafte Wirkung auf, dass der Floating-Body-Effekt und Selbstaufheizeffekte verringert werden. Dies ist insbesondere für die analoge Schaltungstechnik in SOI-CMOS-Technologie eine signifikante Verbesserung.
Gemäß diesem Aspekt der Erfindung werden Charakteristika eines SOI-Transistors unter periodischen Schaltbedingungen ausgenutzt, siehe [21], [22]. Wenn die Schaltfrequenz erhöht wird, begrenzt der Lade- oder Endladestrom des floatenden Bodys in einem SOI-Transistor, reflektierend die intrinsische kapazitive Kopplung in dem Device, die Locherakkumulation, angetrieben durch die Impact-Ionisation . Dies fuhrt erfindungsgemaß zu einer Unterdrückung der Body-Source- Vorspannung und des Kink-Effekts . Dieser periodische Schaltbetrieb des SOI-Transistors ermöglicht eine gute Linearitat in der Ausgangscharakteristik (z.B. Ausgangsleitfahigkeit) . Zusatzlich erlaubt dieser Betrieb, dass der SOI-Transistor dem Selbstaufheizeffekt weniger ausgesetzt ist, siehe [18].
Allerdings ist dieser Schaltbetrieb des Transistors in Analog/Hochfrequenz-Schaltkreisen nicht immer möglich. Nur einige Analog-Schaltkreise wie spannungsgesteuerte Oszillatoren ("voltage controlled oscillator", VCO) oder Switched-Capacitor-Schaltkreise, erlauben es, diese Schaltbedingungen auf sie anzuwenden, wobei e Vorstrom nur wahrend bestimmter Zeitintervalle erforderlich ist oder Signalverarbeitung nicht kontinuierlich stattfindet. Erfmdungsgemaß wird erstmals d e Realisierung dieser Schaltbedingung in einem zeitlich kontinuierlich betriebenen Analog-Schaltkreis vorgenommen. Die S/D-Vertauschung ist auch für SC-Schaltkreise möglich.
Die Vorteile der erf dungsgemaßen Transistor-Anordnung machen sich bei einer Realisierung des ersten und des zweiten Feldeffekttransistors auf und/oder in einem Silicon-on- Insulator-Substrat besonders stark bemerkbar, da abgesehen von der Verringerung des Rauschens bei SOI-Substraten aufgrund des getakteten Betreibens der beiden Feldeffekttransistoren der Floatmg-Body-Effekt und der Selbstaufheizeffekt verringert wird. Der Selbstaufheizeffekt wird insbesondere deshalb verringert, da ede der beiden Transistoren nur für die Hälfte eines Taktzyklus betrieben wird und in der jeweils anderen Hälfte des Taktzyklus Zeit zum Relaxieren hat, wodurch thermische Energie aus dem Transistor abgeführt werden kann und der Transistor auf seine normale Betriebstemperatur zurückgebracht werden kann.
Die Transistor-Anordnung der Erfindung kann Analog- Schaltungstechnik realisiert sein. In Analog- Schaltungstechnik treten der Floatmg-Body-Effekt und das Selbstaufheizen bei einer SOI-Schaltkreis-Anordnung besonders stark auf, so dass die Verringerung des Floatmg-Body-Effekts bzw. des Selbstaufheizeffekts in einem Analog-Schaltkreis besonders wichtig ist.
Gemäß einer Ausgestaltung der Transistor-Anordnung in der Realisierung in und/oder auf einem SOI-Substrat wird mindestens em zusatzlicher Feldeffekttransistor bereitgestellt. Jeder des mindestens einen zusätzlichen Feldeffekttransistors weist einen ersten und einen zweiten Source-/Dram-Anschluss auf und einen Steuer-Anschluss, an den das erste oder das zweite Signal anlegbar ist. Die Transistor-Anordnung ist derart eingerichtet, dass in einem ersten Betriebszustand an den Steuer-Anschluss des ersten Feldeffekttransistors oder des zweiten Feldeffekttransistors oder genau eines des mindestens einen zusatzlichen Feldeffekttransistors das erste Signal und simultan an die Steuer-Anschlüsse von allen anderen Feldeffekttransistoren das zweite Signal angelegt wird. In nachfolgenden Betriebszustanden wird das erste Signal sukzessive an den Steuer-Anschluss von jeweils einem der übrigen Feldeffekttransistoren angelegt und wird simultan das zweite Signal an die Steuer-Anschlüsse von allen anderen Feldeffekttransistoren angelegt.
Mit anderen Worten wird gemäß dieser Ausgestaltung gegenüber dem Stand der Technik em einzelner Transistor (oder die beiden Transistoren einer differentiellen Schaltung) durch drei, vier oder mehr Transistoren ersetzt. Dann werden die ersten und zweiten Signale zwischen diesen Transistoren zeitlich veränderlich derart hm- und hergeschaltet, dass bei jeweils einem der Transistoren das erste Signal an seinem Steuer-Anschluss angelegt ist und bei allen anderen Transistoren das zweite Signal angelegt ist. Sukzessive kann somit jeweils einer der Transistoren als Transistor zum
Verarbeiten des ersten Signals (zum Beispiel ein Nutzsignal) betrieben werden, wobei allen anderen der Transistoren das zweite Signal (zum Beispiel ein anderes Nutzsignal, das zum Ausschalten des Transistors benotigte Potential oder ein Referenzpotential) bereitgestellt ist.
Die Transistor-Anordnung kann eine Taktgeber-Einheit aufweisen, die mit den Feldeffekttransistoren derart gekoppelt ist, dass sie den Feldeffekttransistoren alternierend die Signale mittels gegeneinander verschobenen Taktsignalen bereitstellt.
Insbesondere kann eine solche Taktgeber-Einheit in der
Transistor-Anordnung m t mehr als zwei Feldeffekttransistoren vorgesehen sein, wobei die Taktgeber-Einheit mit den Feldeffekttransistoren derart gekoppelt ist, dass sie die Feldeffekttransistoren zwischen dem ersten Betriebszustand und den nachfolgenden Betriebszustanden mittels
Bereitsteilens gegeneinander verschobener Taktsignale schaltet .
Gemäß dieser Ausgestaltung wird das Schalten zwischen unterschiedlichen Betriebszustanden mit Hilfe von
Schaltelementen durchgeführt, welche mittels eines jeweiligen Taktsignals steuerbar sind. Die Taktsignale sind gegeneinander derart verschoben, dass jeweils einem der Feldeffekttransistoren zu einem bestimmten Zeitpunkt em Taktsignal mit einem logischen Wert "1" bereitgestellt ist, wohingegen allen anderen Feldeffekttransistoren em Taktsignal mit einen logischen Wert "0" bereitgestellt ist. Diese Realisierung ermöglicht es, jeweils einen der Feldeffekttransistoren zu aktivieren und alle anderen Feldeffekttransistoren zu einem bestimmten Betriebszustand zu deaktivieren.
Bei der Transistor-Anordnung kann die Taktgeber-Einheit derart eingerichtet sein, dass sie die Taktsignale zum Verringern des Aufheizens der auf und/oder in dem Silicon-on- Insulator-Substrat gebildeten Feldeffekttransistoren und/oder zum Verringern des Floatmg-Body-Effekts der auf und/oder m dem Silicon-on-Insulator-Substrat gebildeten Feldeffekttransistoren vorgibt.
Die Transistor-Anordnung kann zum Verringern der beiden beschriebenen Effekte eingerichtet werden, indem insbesondere die Schaltfrequenz (bzw. das Taktsignal) , mit der die beiden Feldeffekttransistoren alternierend betrieben werden, auf einen solchen Wert abgestimmt werden, dass die Lade- bzw. Entlade-Parameter den Floatmg-Body-Effekt verringern und/oder dass die Ruhezeiten eines Transistors zwischen benachbarten Aktivbetriebszeiten ausreichend lang sind, um eine ausreichende Abkühlung des Transistors zu gewahrleisten. Die Taktfrequenz kann z.B. so gewählt werden, dass die Ruhezeit eines Feldeffekttransistors, wahrend welcher der andere Feldeffekttransistor aktiv betrieben wird, zum Abfuhren der thermischen Energie an die Umgebung ausreicht. Auch hat die Einstellung der Taktsignal-Parameter Emfluss auf den Floatmg-Body Effekt, der daher durch eine gunstige Wahl der Taktsignal-Parameter stark reduziert werden kann.
Im Weiteren wird der erfmdungsgemaße integrierte Schaltkreis naher beschrieben. Ausgestaltungen der Transistor-Anordnung gelten auch für den integrierten Schaltkreis.
Der integrierte Schaltkreis kann beispielsweise eingerichtet sein als Differenzstufe-Schaltkreis, Stromquelle-Schaltkreis, Stromspiegel-Schaltkreis oder Operationsverstärker- Schaltkreis. Es ist jedoch auch jede andere Art von Schaltkreis möglich, sofern dort mindestens ein Transistor vorhanden ist.
Im Weiteren wird das erfmdungsgemaße Verfahren zum Verringern des Rauschens von Feldeffekttransistoren naher beschrieben. Ausgestaltungen der Transistor-Anordnung gelten auch für das Verfahren zum Verringern des Rauschens von Feldeffekttransistoren. Bei dem Verfahren kann als Steuer-Anschluss ein Gate- Anschluss oder ein Substrat-Anschluss verwendet werden.
Gemäß dem Verfahren kann mittels alternierenden Anlegens der ersten und zweiten Signale die Quasi-Fermi-Energie in dem Grenzbereich zwischen Kanal-Bereich und Gate-isolierender Schicht der Feldeffekttransistoren periodisch um einen Wert verändert werden, der großer, vorzugsweise wesentlich großer und weiter vorzugsweise mindestens um eine Größenordnung großer ist als das Produkt aus der Boltzmann-Konstante und der absoluten Temperatur.
Vorzugsweise wird mittels alternierenden Anlegens der ersten und zweiten Signale die Quasi-Fermi-Energie in dem
Grenzbereich zwischen Kanal-Bereich und Gate-isolierender Schicht der Feldeffekttransistoren periodisch um zwischen ungefähr lOO eV und ungefähr leV verändert. Weiter vorzugsweise wird die Quasi-Fermi-Energie periodisch um zwischen ungefähr 150meV und ungefähr 700meV verändert.
Ausfuhrungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Weiteren naher erläutert.
Es zeigen:
Figur 1A einen herkömmlichen n-MOS-Transistor und Figur 1B eine diesen ersetzende Transistor-Anordnung gemäß einem ersten Ausfuhrungsbeispiel der Erfindung,
Figur 2A einen herkömmlichen p-MOS-Transistor und Figur 2B eine diesen ersetzende Transistor-Anordnung gemäß einem zweiten Ausfuhrungsbeispiel der Erfindung,
Figur 3 eine Querschnittsansicht eines integrierten CMOS- Schaltkreises gemäß der Erfindung mit einem n-MOS- Transistor und einem p-MOS-Transistor, Figur 4A einen herkömmlichen p-MOS-Transistor und Figur 4B eine diesen ersetzende Transistor-Anordnung gemäß einem dritten Ausfuhrungsbeispiel der Erfindung.
Figuren 5A bis 6B Differenzstufen gemäß dem Stand der Technik,
Figuren 7 bis 11 Differenzstufen als integrierte Schaltkreise gemäß ersten bis fünften Ausfuhrungsbeispielen der Erfindung,
Figuren 12A bis 15B Stromquellen-Schaltkreise gemäß dem Stand der Technik,
Figuren 16A bis 18, Figuren 20 bis 24 Stromquellen- Schaltkreise als integrierte Schaltkreise gemäß sechsten bis vierzehnten Ausfuhrungsbeispielen der Erfindung.
Figur 19 ein Hilfs-Schaltbild zum Erklären der Funktionalitat der erfindungsgemaßen Stromquellen-Schaltkreise,
Figur 25A einen Stromspiegel gemäß dem Stand der Technik,
Figuren 25B, 26 Stromspiegel als integrierte Schaltkreise gemäß fünfzehnten und sechzehnten Ausfuhrungsbeispielen der Erfindung,
Figuren 27 und 28 Operationsverstärker gemäß dem Stand der Technik,
Figuren 29, 30 Operationsverstärker als integrierte Schaltkreise gemäß siebzehnten und achtzehnten Ausfuhrungsbeispielen der Erfindung, Figur 31A eine herkömmliche Transistor-Anordnung mit differentieller Signalverarbeitung und Figur 31B eine Transistor-Anordnung mit differentieller Signalverarbeitung gemäß einem vierten Ausfuhrungsbeispiel der Erfindung,
Figur 32A und Figur 32B Differenzstufe-Schaltkreise als integrierte Schaltkreise gemäß neunzehnten und zwanzigsten Ausfuhrungsbeispielen der Erfindung.
Gleiche oder ahnliche Komponenten in unterschiedlichen Figuren sind mit gleichen Bezugsziffern versehen.
Im Weiteren wird bezugnehmend auf Fig.lA und Fig.lB das Grundprinzip der Erfindung erläutert.
In Fig.lA ist em herkömmlicher n-MOS-Transistor 100 gezeigt, der in einem Silizium-Substrat 101 integriert ist. Der n-MOS- Transistor 100 weist einen ersten Source-/Drain-Anschluss 102, einen zweiten Source-/Dram-Anschluss 103, einen Gate- Anschluss 104 und einen Substrat-Anschluss 105 (Bulk- Anschluss) auf.
In einer Schaltung betrieben liefert der n-MOS-Transistor 100 einen Beitrag zum niederfrequenten Rauschen des Schaltkreises .
In Fig.lB ist eine Transistor-Anordnung 110 gemäß einem ersten Ausfuhrungsbeispiel der Erfindung gezeigt, be welcher der n-MOS-Transistor 100 erfmdungsgemaß ersetzt ist, so dass niederfrequentes Rauschen unterdruckt ist.
Bei der Transistor-Anordnung 110 ist der n-MOS-Transistor 100 durch einen ersten und einen zweiten n-MOS-Ersatz-Transistor 100a, 100b ersetzt, die jeweils baugleich mit dem n-MOS-
Transistor 100 sind, insbesondere die gleichen geometrischen Abmessungen wie der n-MOS-Transistor 100 aufweisen. Die ersten Source-/Dram-Anschlusse 102 der n-MOS-Ersatz- Transistoren 100a, 100b sind miteinander gekoppelt, die zweiten Source-/Dram-Anschlusse 103 der beiden n-MOS-Ersatz- Transistoren 100a, 100b sind miteinander gekoppelt und die Substrat-Anschlüsse 105 der n-MOS-Ersatz-Transistoren 100a, 100b sind miteinander gekoppelt. Wie ferner aus Fig.lB ersichtlich, ist der Gate-Anschluss 104 aus Fig.lA durch einen ersten Ersatz-Gate-Anschluss 104a als Gate-Anschluss des ersten n-MOS-Ersatz-Transistors 100a und durch einen zweiten Ersatz-Gate-Anschluss 104b als Gate-Anschluss des zweiten n-MOS-Ersatz-Transistors 100b ersetzt. Der erste Ersatz-Gate-Anschluss 104a des ersten n-MOS-Ersatz- Transistors 100a ist mit einem ersten Schalterelement 112a gekoppelt, das mittels eines an einem ersten Taktsignal- Eingang 113a angelegten ersten Taktsignals φ2 gesteuert wird. Ferner st der zweite Ersatz-Gate-Anschluss 104b des zweiten n-MOS-Ersatz-Transistors 100b mit einem zweiten Schalterelement 112b gekoppelt, das mittels eines zweiten Taktsignals φi gesteuert wird. Die Schalterelemente 112a, 112b werden mit den (wie in Fig.lB gezeigt) gegenphasigen Taktsignalen φi bzw. φ2 angesteuert. Dadurch wird jeweils einer der Ersatz-Gate-Anschlusse 104a, 104b auf Masse- Potential 111 und der jeweils andere Ersatz-Gate-Anschluss 104b, 104a auf das an einen Gate-Schaltungsknoten 114 angelegte Potential gebracht. Ist an einen Ersatz-Gate- Anschluss 104a, 104b von einem der Transistoren 100a, 100b das elektrische Potential des Gate-Schaltungsknotens 114 angelegt, so ist der entsprechende Transistor 100a oder 100b in einen leitfahigen Zustand gebracht und nimmt einen Arbeitspunkt in Inversion em. Ist dagegen an den Ersatz- Gate-Anschluss 104a, 104b von einem der Transistoren 100a oder 100b das elektrische Masse-Potential 111 angelegt, so sperrt der entsprechende Transistor 100a, 100b und nimmt einen Arbeitspunkt m Verarmung ( "Depletion" ) oder Akkumulation em. Es ist anzumerken, dass die exakte Lage des Arbeitspunktes von den Source-/Dram-Potentιalen abhangt. Insbesondere sind die elektrischen Signale an den Anschlüssen der Transistor-Anordnung 110 derart gewählt, dass die Quasi- Fermi-Niveaus, die im Weiteren mit Eιnv (für Inversion) bzw. Edepi/akk ( fur Verarmung ( "Depletion" ) bzw. Akkumulation) bezeichnet werden, energetisch ausreichend weit auseinander liegen.
Wie im Weiteren erläutert wird, ist bei der Transistor- Anordnung 110 das niederfrequente Rauschen vermindert. Em Grenzflachenzustand, dessen Energie-Niveau nahe bei Eιnv oder Edepi/akk liegt, hat das Bestreben, seinen Besetzungszustand bei diesem Quasi-Fermi-Niveau nach dem Zufallsprinzip zu andern. Dieses Phänomen fuhrt zum niederfrequenten Rauschen des Transistors, da dem Kanalstrom em Ladungsträger entnommen bzw. zugeführt wird. Die in dem Grenzflachenzustand vorhandene oder nicht vorhandene Ladung moduliert ferner den Kanal-Strom. Das niederfrequente Rauschen des Transistors wird reduziert, wenn das Quasi-Fermi-Niveau an der Grenzflache zwischen Kanal-Bereich und Gate-isolierender Schicht periodisch verändert wird, wobei die Energiedifferenz groß gegen kBT sein sollte. Ferner ist der Kehrwert der
Frequenz dieses Wechsels, das heißt der Signale φi bzw. φ2, kurzer gewählt als die Zeitkonstanten der relevanten Grenzflachenzustande, welche das niederfrequente Rauschen verursachen.
Im Weiteren wird bezugnehmend auf Fιg.2A, Fιg.2B eine Transistor-Anordnung 200 gemäß einem zweiten Ausfuhrungsbeispiel der Erfindung beschrieben.
In Fιg.2A ist em herkömmlicher p-MOS-Transistor 210 gezeigt, der analog wie der n-MOS-Transistor 100 verschaltet ist.
In Fιg.2B ist e ne Transistor-Anordnung 200 gemäß einem zweiten Ausfuhrungsbeispiel der Erfindung gezeigt, bei welcher der p-MOS-Transistor 210 erfmdungsgemaß durch einen ersten p-MOS-Ersatz-Transistor 210a und durch einem zweiten p-MOS-Ersatz-Transistor 210b ersetzt ist. Abweichend von der Konfiguration von Fig.lB werden nunmehr die Gate-Potentiale der p-MOS-Ersatz-Transistoren 210a, 210b zwischen dem Potential des Gate-Schaltungsknotens 114 und einem Versorgungs-Potential VDD 201 geschaltet. Gemäß dieser Konfiguration sperren die p-MOS-Ersatz-Transistoren 210a, 210b, wenn an ihrem jeweiligen Gate-Anschluss 104a, 104b das Versorgungs-Potential VDD 201 anliegt.
Im Weiteren wird bezugnehmend auf Fig.3, Fig.4A, Fig.4B eine weitere Variante beschrieben, wie erfindungsgemäß das niederfrequente Rauschen mittels eines ausreichend schnellen Wechsels der Quasi-Fermi-Niveaus der verwendeten Transistoren vermindert wird. Gemäß dieser Variante ist mittels einer Ansteuerung des bzw. der betreffenden Transistoren über Wannen-Anschlüsse eine Einstellung des Arbeitspunktes möglich. Somit ist die beschriebene Alternative für Transistoren anwendbar, welche in einer eigenen Wanne realisiert sind.
Im Weiteren wird bezugnehmend auf dem integrierten Schaltkreis 300 aus Fig.3 zunächst erläutert, was unter einem Bulk-Anschluss bzw. einem Wannenanschluss (Beispiele für den Substrat-Anschluss) verstanden wird.
In einem ersten Oberflächenbereich eines p-dotierten Silizium-Substrats 301 ist der n-MOS-Transistor 100 integriert. Dieser enthält einen n-dotierten Oberflächenbereich als ersten Source-/Drain-Bereich 302, einen anderen n-dotierten Oberflächenbereich als zweiten Source-/Drain-Bereich 303 und einen p-dotierten Substrat- Bereich 304. Auf einem Oberflächenbereich des p-dotierten Substrats 301 zwischen den Source- /Drain-Bereichen 302, 303 ist eine Gate-isolierende Schicht 305 aus Siliziumoxid aufgebracht, auf welcher ein metallisch leitfähiger Gate- Bereich 306 (z.B. aus hochdotiertem Poly-Silizium, aus Aluminium oder aus Wolfram) ausgebildet ist. Der Gate-Bereich 306 ist mit dem Gate-Anschluss 104 gekoppelt, der erste Source-/Drain-Bereich 302 ist mit dem ersten Source-/Drain- Anschluss 102 gekoppelt, der zweite Source-/Drain-Bereich 303 ist mit dem zweiten Source-/ Drain-Anschluss 103 gekoppelt und der p-dotierte Substrat- Bereich 304 ist mit einem Bulk-Anschluss 307 gekoppelt.
Ferner ist in dem p-dotierten Silizium-Substrat 301 der p- MOS-Transistor 210 integriert. Um diesen in dem p-dotierten Silizium-Substrat 301 auszubilden, wird zuvor ein n-dotierter Wannen-Bereich 308 in einem Oberflächenbereich des p- dotierten Silizium-Substrats 301 ausgebildet. In dem n- dotierten Wannen-Bereich sind erste und zweite Source-/Drain- Bereiche 309, 310 als p-dotierte Bereiche ausgebildet. Zwischen den Source-/Drain-Bereichen 309, 310 ist eine Gateisolierende Schicht 311 ausgebildet, auf der ein Gate-Bereich 312 ausgebildet ist. Ein weiterer n-dotierter Substrat- Bereich 313 in dem n-dotierten Wannen-Bereich 308 ist mit einem Wannen-Anschluss 314 gekoppelt. Ferner ist der erste Source-/Drain-Bereich 309 mit dem ersten Source-/Drain-
Anschluss 102, der zweite Source-/Drain-Bereich 310 mit dem zweiten Source-/Drain-Anschluss 103 sowie der Gate-Bereich 312 mit dem Gate-Anschluss 104 gekoppelt.
Wie in Fig.3 schematisch gezeigt, ist bei vielen CMOS-
Prozessen die Verwendung eines p-dotierten Substrats 301 der Regelfall, so dass zum Ausbilden von p-MOS-Transistoren 210 in dem p-dotierten Substrat 301 zunächst ein n-dotierter Wannen-Bereich 308 auszubilden ist. Dagegen sind n-MOS- Transistoren 100 direkt in einem p-dotierten Substrat 301 ausbildbar.
Es ist anzumerken, dass die folgenden Ausführungen bezugnehmend auf Fig.4A, Fig.4B, bei denen ein Umschalten des Arbeitspunkts zwischen Inversion und Verarmung bzw.
Akkumulation mittels eines Wannen-Anschlusses 314 erfolgt, jeweils für p-MOS-Transistoren gezeigt und erläutert wird. Allerdings ist diese Verschaltung auch für n-MOS-Transistoren möglich. Denn zum einen existieren Prozesse auf Basis eines n-dotierten Substrats, bei denen ein p-MOS-Transistor direkt in einem Substrat ausgebildet werden kann, wohingegen ein n- MOS-Transistor dann in einer p-dotierten Wanne gefertigt wird. Bei solchen Prozessen ist das Prinzip des Umschaltens des Arbeitspunkts zwischen Inversion und Verarmung bzw. Akkumulation mittels eines Wannen-Anschlusses für n-MOS- Transistoren möglich. Zum anderen erlauben moderne CMOS- Prozesse die Fertigung von n- und p-MOS-Transistoren in einer eigenen Wanne. Wenn solche Prozesse beispielsweise auf Basis eines p-dotierten Substrats durchgeführt werden, so liegt dort der p-MOSFET in einer n-Wanne, der n-MOSFET hingegen in einer p-Wanne, die wiederum in einer übergeordneten n-Wanne liegt. In diesem Fall ist das Umschalten des Arbeitspunkts zwischen Inversion und Akkumulation bzw. Verarmung mittels des Wannen-Anschlusses für n- und p-MOS-Transistoren möglich.
Im Weiteren wird bezugnehmend auf Fig.4A, Fig.4B eine Transistor-Anordnung 400 gemäß einem dritten Ausfuhrungsbeispiel der Erfindung beschrieben.
In Fig.4A ist wiederum der in Fig.2A gezeigte herkömmliche p- MOS-Transistor 210 gezeigt.
Bei der in Fig .4B gezeigten Transistor-Anordnung 400 ist der p-MOS-Transistor 210, ahnlich wie in Fig.2B, durch einen ersten und einen zweiten p-MOS-Ersatz-Transistor 210a, 210b ersetzt. Im Unterschied zu Fig.2B ist gemäß Fig.4B allerdings ein gemeinsamer Gate-Anschluss 104 für die beiden p-MOS- Ersatz-Transistoren 210a, 210b vorgesehen. Dagegen sind bei der Transistor-Anordnung 400 die Substrat-Anschlüsse (d.h. die Wannen-Anschlusse) der beiden Transistoren 210a, 210b voneinander getrennt vorgesehen.
Mittels eines ersten Ersatz-Substrat-Anschlusses 105a ist der Substrat- bzw. Wannen-Anschluss des ersten p-MOS-Ersatz- Transistors 210a mit einem ersten Schalterelement 112a gekoppelt. Der erste Ersatz-Substrat-Anschluss 105a wird mittels des von einem ersten Taktsignal φ2 gesteuerten Schalterelements 112a zwischen dem Versorgungs- Spannungspotential VDD 201 und einer Referenzspannung V0 (die gemäß dem beschriebenen Ausfuhrungsbeispiel gegenüber VDD negativ ist) hin- und hergeschaltet. Ferner wird das Potential des Wannen-Anschlusses des zweiten p-MOS-Ersatz- Transistors 210a mittels eines zweiten Ersatz-Substrat- Anschlusses 105b und eines mit diesem gekoppelten zweiten
Schalterelements 112b zwischen dem Versorgungs-Potential 201 VDD und der Referenzspannung V0 hin- und hergeschaltet. Das zweite Schalterelement 112b wird mittels eines zweiten Taktsignals φi gesteuert, das zu dem ersten Taktsignal φ2 gegenphasig ist.
Erfindungsgemaß wird der p-MOS-Transistor 210 in der Schaltung ersetzt durch die beiden p-MOS-Ersatz-Transistoren 210a und 210b, die jeweils baugleich mit dem p-MOS-Transistor 210 sind, insbesondere die gleichen geometrischen Abmessungen wie der p-MOS-Transistor 210 aufweisen. Wiederum sind die ersten Source-/Drain-Anschlusse 102 der p-MOS-Ersatz- Transistoren 210a, 210b miteinander gekoppelt, es sind die zweiten Source-/Drain-Anschlusse 103 der p-MOS-Ersatz- Transistoren 210a, 210b gekoppelt und es sind die Gate- Anschlüsse dieser Transistoren 210a, 210a miteinander gekoppelt. Die Wannen-Anschlusse 105a, 105b der p-MOS-Ersatz- Transistoren 210a, 210b werden mittels der Schalterelemente 112a, 112b jeweils alternierend zwischen dem Versorgungs- Potential 201 VDD als positive Betriebsspannung und der
Referenzspannung V0 als eine gegenüber VDD negative Spannung geschaltet. Die Referenzspannung V0 ist nicht notwendigerweise eine konstante Spannung, sondern kann auch aus anderen Potentialen innerhalb der Schaltung, insbesondere zum Beispiel aus dem Potential am zweiten Source-/Drain-
Anschluss 103 der Transistoren 210a, 210b abgeleitet werden. Ferner kann anstelle des Versorgungs-Potentials VDD auch eine gegenüber VDD größere Spannung verwendet werden, sofern eine solche verfugbar ist. Darüber hinaus kann anstelle des Versorgungs-Potentials 201 VDD eine geregelte Spannung verwendet werden, das heißt eine Spannung, die aus anderen Potentialen innerhalb der Schaltung abgeleitet wird. Da es in der Regel jedoch gunstig ist, die Differenz der beiden Spannungen zum Ansteuern der Wannen möglichst groß zu halten, ist es aus praktischen Gründen häufig vorteilhaft, für die eine der beiden Spannungen das höchste in der gegebenen Anwendung verfugbare Potential zu wählen, das heißt diese
Spannungen auch nicht zu regeln. F r die Referenzspannung V0 sollte die Rahmenbedingung eingehalten werden, dass die Differenz zwischen dem Potential eines Source-/Drain- Anschlusses und dem Potential V0 kleiner als ungefähr 0.6V bis 0.7V sein sollte, so dass durch die zwischen Wanne und Source-/Drain-Bereich gebildete Diode (pn-Ubergang) kein zu großer Strom fließt. Der Wert 0.6V bis 0.7V resultiert aus der Schwellen-Spannung der mittels des pn-Ubergangs gebildeten Diode. Die Potentiale sind derart anzulegen, dass die zwischen einem Source-/Drain-Bereich und dem Wannen- Bereich (bzw. Kanal-Bereich) gebildete Dioden im Wesentlichen nicht in Flussrichtung geschaltet ist.
Die Schalterelemente 112a, 112b werden über die Taktsignale φi, φ2 angesteuert, welche komplementär zueinander sind. Ist der Wannen-Knoten 105a des Transistors 210a bzw. der Wannen- Knoten 105b des Transistors 210b mit der Referenzspannung V0 gekoppelt, so ist der zugehörige Transistor elektrisch leitfahig und nimmt einen Arbeitspunkt in Inversion ein. Ist der Wannen-Knoten 105a bzw. 105b mit dem Versorgungs- Potential 201 VDD gekoppelt, so sperrt der zugehörige Transistor und nimmt einen Arbeitspunkt in Verarmung oder Akkumulation ein, wobei die genaue Lage des Arbeitspunkts wieder von dem Potential an dem Source-Anschluss 103 abhangt.
Der Mechanismus der Rauschunterdruckung erfolgt analog wie bezugnehmend auf Fig.lA bis Fig.2B beschrieben. Um zu einer wirksamen Rauschreduktion zu gelangen, wird der Kehrwert der Frequenz der Signale φi, φ2 kurzer gewählt als die Zeitkonstanten der Grenzflachenzustande, die das niederfrequente Rauschen verursachen. Mit anderen Worten wird die Frequenz der Taktsignale φi, φ2 hinreichend groß gewählt. Ferner sollte die Differenz der Gate-Source-Spannungen zwischen den beiden Zustanden ausreichend groß sein, um das Quasi-Fermi-Niveau im Transistor signifikant zu verandern, insbesondere groß gegen kBT .
Im Weiteren werden Ausfuhrungsbeispiele des erfmdungsgemaßen integrierten Schaltkreises beschrieben.
Hierfür wird jeweils zunächst eine Realisierung eines jeweiligen Schaltkreises (insbesondere Differenzstufe,
Stromquelle, Stromspiegel und Operationsverstärker) gemäß dem Stand der Technik beschrieben, und jeweils nachfolgend ein Beispiel einer erfindungsgemaßen Realisierung, bei der niederfrequentes Rauschen unterdruckt ist, indem rauschkritische Transistoren durch eine erfindungsgemaße Transistor-Anordnung ersetzt werden.
In Fig.5A ist eine aus dem Stand der Technik bekannte Differenzstufe 500 mit einem ersten und einem zweiten n-MOS- Eingangs-Transistor 501, 502 gezeigt. Die Differenzstufe 500 enthalt differentielle erste und zweite Eingänge 503, 504 IN+, IN- und differentielle erste und zweite Ausgange 505, 506 OUT+, OUT-. Ferner sind weitere Schaltungselemente Form abstrahierter erster und zweiter Lastelemente 507, 508 und eine Stromquelle 509 Ibias vorgesehen.
Die in Fig.5B gezeigte Differenzstufe 510 gemäß dem Stand der Technik unterscheidet sich von der Differenzstufe 500 dadurch, dass die Stromquelle 509 mittels eines n-MOS- Stromquellen-Transistors 511 ausgeführt ist, an dessen Gate- Anschluss eine Vorspannung 512 Vbias angelegt ist. Die in Fig.βA gezeigte Differenzstufe 520 gemäß dem Stand der Technik unterscheidet sich von der Differenzstufe 500 im Wesentlichen dadurch, dass als Eingangs-Transistoren erste und zweite p-MOS-Emgangs-Transistoren 601, 602 verwendet sind. Ferner ist m Fιg.6A der Wannen-Anschluss der p-MOS- Eingangs-Transistoren 521, 522 mit einem gemeinsamen Source- Knoten dieser Transistoren gekoppelt. Anstelle des Masse- Potentials 111 ist an einen Anschluss der Stromquelle 509 m Fιg.6A das Versorgungs-Potential 201 angelegt.
Bei der in Fιg.6B gezeigten, aus dem Stand der Technik bekannten Differenzstufe 610 liegen die Wannen-Anschlusse der ersten und zweiten p-MOS-Emgangs-Transistoren 601, 602 abweichend von der Differenzstufe 600 fest auf positiver Betriebsspannung, d.h. auf dem Versorgungs-Potential 201.
Im Weiteren wird bezugnehmend auf Fxg.7 eine Differenzstufe 700 als integrierter Schaltkreis gemäß einem ersten Ausfuhrungsbeispiel der Erfindung beschrieben.
Bei der Differenzstufe 700 ist das erf dungsgemaße Prinzip zum Verringern des Rauschens von Transistoren bezogen auf die Differenzstufe 500 aus Fιg.5A angewendet. Hierfür ist der erste n-MOS-Emgangs-Transistor 501 durch einen ersten und einen zweiten n-MOS-Ersatz-Emgangs-Transistor 501a, 501b ersetzt, und der zweite n-MOS-Emgangs-Transistor 502 ist durch einen dritten und durch einen vierten n-MOS-Ersatz- Emgangs-Transistor 502a, 502b ersetzt. Mittels der ersten und zweiten Taktsignal-Eingange 113a, 113b werden unter Verwendung von ersten bis achten Schalt-Transistoren 701 bis 708 alternierende Signale in der in Fig.7 gezeigten Weise an die Gate-Anschlüsse der Transistoren 501a, 501b bzw. 502a, 502b angelegt. Sofern die Schaltungen aus Fig.7 und Fιg.5A im Wesentlichen gleiche elektrische Eigenschaften bezuglich Querstrom, Steilheit und Treiberfahigkeit aufweisen sollen, sind die Dimensionen der ersten bis vierten n-MOS-Ersatz- E gangs-Transistoren 501a, 501b, 502a, 502b in den gleichen Dimensionen vorzusehen wie die n-MOS-Emgangs-Transistoren 501, 502. Anschaulich werden die Gate-Anschlüsse der n-MOS- Ersatz-Emgangs-Transistoren 501a, 501b, 502a, 502b abwechselnd zwischen den Potentialen des jeweiligen Eingangs- 503 bzw. 504 und dem Masse-Potential 111 hin- und hergeschaltet, was mittels der ersten bis achten Schalt- Transistoren 701 bis 708 realisiert ist. Die Schalt- Transistoren 701 bis 708 werden wiederum mittels der zueinander komplementären Taktsignale φx bzw. φ2 angesteuert, wobei die Taktsignale φi. bzw. φ2 ein Duty-Cycle-Verhaltnis von ungefähr 50% aufweisen.
Wenn beispielsweise das Potential des zweiten Taktsignals φi auf VDD-Potential liegt, und das des ersten Taktsignals φ2 auf Massepotential liegt, leiten die ersten, vierten, fünften und achten Schalt-Transistoren 701, 704, 705, 708, wohingegen die zweiten, dritten, sechsten und siebten Schalt- Transistoren 702, 703, 706, 707 sperren, so dass die Gate- Anschlüsse der ersten und dritten n-MOS-Ersatz-Emgangs- Transistoren 501a, 502a m t den Eingängen 503, 504 IN+, IN- der Differenzstufe 700 gekoppelt sind, so dass diese Transistoren 501a, 502a Strom fuhren und in Inversion betrieben werden. Die Gate-Anschlüsse der zweiten und vierten n-MOS-Ersatz-Emgangs-Transistoren 501b, 502b sind hingegen auf Masse-Potential 111, so dass diese Transistoren 501b, 502b stromfrei sind und in Verarmung oder Akkumulation betrieben werden. Ein Wechsel des zweiten Taktsignals φi auf Massepotential und des ersten Taktsignals φ2 auf VDD- Potential bewirkt, dass die zweiten und vierten n-MOS- Emgangs-Transistoren 501b, 502b mit den Eingängen 503, 504 IN+, IN- der Differenzstufe 700 gekoppelt sind und somit in Inversion betrieben werden. Die ersten und dritten n-MOS- Ersatz-Emgangs-Transistoren 501a, 502a werden hingegen m Verarmung oder Akkumulation betrieben. Em ausreichend schnelles H - und Herschalten der ersten und zweiten Taktsignale φi und φ2 zwischen Massepotential und VDD- Potential bewirkt, dass die Rauschbeitrage der Transistoren erfindungsgemaß gemindert werden.
Es ist anzumerken, dass bei der Differenzstufe 700 im zeitlichen Mittel ein Eingangsstrom leg in die Schaltung fließt, der sich gemäß leg = Vg,on x f x (Cg501a+Cg501b) (1)
berechnet, wobei f die Frequenz der Taktsignale φi und φ2 ist, Vg,on die Spannung, die am Gate-Anschluss der Eingangstransistoren anliegt, wenn diese im leitenden Zustand sind, und Cg501a+Cg501b die Summe der Gate-Kapazitäten der ersten und zweiten n-MOS-Ersatz-Eingangs-Transistoren 501a, 501b ist (welche identisch ist zu der Summe der Gate-
Kapazitaten der dritten und vierten n-MOS-Ersatz-Eingangs- Transistoren 502a, 502b) .
Bei einer noch genaueren Modellierung musste die Summe der Integrale der Gate-Kapazitäten über den Spannungsbereich, der bei erfindungsgemaß getaktetem Betrieb der Transistoren überstrichen wird, betrachtet werden, was zu einem etwas geringeren Wert für die Summe der Kapazitäten fuhrt. Die Gate-Kapazität ist in starker Inversion und m starker Akkumulation naherungsweise konstant, im Verarmungs-Betrieb zeigt sich jedoch eine relativ starke Spannungsabhangigkeit und eine Verminderung gegenüber den Werten in Inversion und Akkumulation.
Unter Anwendung einer aus der Switched-Capacitor- Schaltungstechnik bekannten Sichtweise, wie sie beispielsweise in [7] bis [9] beschrieben ist, wirkt sich der Betrieb der Differenzstufe 700 so aus, als wäre am Eingang der Schaltung ein ohmscher Widerstand R der Große
R Vg,on/Icg = l/[f x (Cg501a+Cg501b) ] (2: vorhanden. Es ist anzunehmen, dass der Gesamt-Eingangs- Widerstand der Schaltung 700 gegenüber den Schaltungen aus den Fig.5A bis Fig.6B sinkt, bzw. der Eingangs-Widerstand nicht mehr rein kapazitiv ist, sondern abgesehen von seiner kapazitiven Komponente einen ohmschen Beitrag enthalt.
Die in Fig.8 gezeigte Differenzstufe 800 als integrierter Schaltkreis gemäß einem zweiten Ausfuhrungsbeispiel der Erfindung stellt eine erfindungsgemaße Realisierung der Differenzstufe 600 aus Fig.6A mit verringertem niederfrequentem Rauschen dar.
Mit anderen Worten ist die Differenzstufe 800 eine komplementäre Variante der Differenzstufe 700, da bei der Differenzstufe 800 p-MOS-Transistoren verwendet werden, anstelle von den in Fig.7 verwendeten n-MOS-Transistoren. Insbesondere ist der erste p-MOS-Eingangs-Transistor 601 aus Fig.δA durch einen ersten und einen zweiten p-MOS-Ersatz- Eingangs-Transistor 601a, 601b ersetzt und in erfindungsgemaßer Weise verschaltet. Ferner ist der zweite p- MOS-Eingangs-Transistor 602 aus Fig.δA durch einen dritten und einen vierten p-MOS-Ersatz-Eingangs-Transistor 602a, 602b ersetzt und erfindungsgemaß verschaltet. Darüber hinaus sind anstelle der ersten bis achten n-MOS-Schalt-Transistoren 701 bis 708 entsprechend der erste bis achte p-MOS-Schalt- Transistoren 801 bis 808 vorgesehen, welche gemäß ihrer Funktionalltat den Schalt-Transistoren 701 bis 708 entsprechen. Es ist anzumerken, dass bei der Differenzstufe 800 die ersten und zweiten p-MOS-Ersatz-Schalt-Transistoren 601a, 601b voneinander getrennte Gate-Anschlüsse aufweisen, das heißt, dass der Arbeitspunkt dieser Transistoren mittels Anlegens alternierender Signale an deren Gate-Anschlüsse eingestellt wird.
Bei der in Fig.9 gezeigten Differenzstufe 900 als integrierter Schaltkreis gemäß einem dritten Ausfuhrungsbeispiel der Erfindung' ist die Verschaltung ahnlich wie bei der Differenzstufe 800 in Fig.8 mit dem Unterschied, dass die ersten und zweiten p-MOS-Ersatz- Emgangs-Transistoren 601a, 601b an deren Gate-Anschlüssen gekoppelt sind, wohingegen deren Wannen-Anschlusse getrennt voneinander vorgesehen sind und mittels der Taktsignale φi bzw. φ2 auf alternierende Potentiale geschaltet werden. Analoges gilt für die dritten und vierten p-MOS-Ersatz- Eingangs-Transistoren 602a, 602b. Bei der in Fig.9 gezeigten Differenzstufe 900 erfolgt somit die Umschaltung der p-MOS- Ersatz-Eingangs-Transistoren 601a, 601b, 602a, 602b zwischen Inversionsbetrieb und Verarmungs- bzw. Akkumulationsbetrieb nicht über eine Ansteuerung dieser Transistoren über deren Gate-Anschluss, sondern über deren Wannen-Anschluss . Diese werden hier zwischen dem einen Source-/Drain-Potential der Transistoren und dem Versorgungs-Potential 201 VDD unter
Verwendung der ersten bis achten p-MOS-Schalt-Transistoren 801 bis 808 sowie der getakteten Steuersignale φi und φ2 hin- und hergeschaltet.
Die Differenzstufe 900 hat die besonderen Vorteile, dass die Schaltsignale φi und φ2 über die ersten bis achten p-MOS- Schalt-Transistoren 801 bis 808 nicht unmittelbar auf die Eingangssignale an den Eingangen 503, 504 IN+, IN- uberkoppeln können. Ferner ist bei der Differenzstufe 900 vermieden, dass der Eingangs-Widerstand quasi-ohmsche Komponenten enthalt.
Im Weiteren wird bezugnehmend auf Fig.10 eine Differenzstufe 1000 als integrierter Schaltkreis gemäß einem vierten Ausfuhrungsbeispiel der Erfindung beschrieben.
Die Differenzstufe 1000 unterscheidet sich von der Differenzstufe 900 im Wesentlichen dadurch, dass eine Regelschaltung 1001 vorgesehen ist, an deren Eingang 1001a das eine Source-/Drain-Potential der ersten bis vierten p- MOS-Ersatz-Eingangs-Transistoren 601a, 601b, 602a, 602b anliegt, wobei mittels der Regelschaltung 1001 ein um einen negativen Spannungsbeitrag ΔV gegenüber diesem Source-/Draιn- Potential versetzter Wert generiert wird, der (bei durchgeschalteten p-MOS-Schalt-Transistoren 801, 802, 805 bzw. 806) zum Ansteuern der Wannen-Potentiale der ersten bis vierten p-MOS-Ersatz-Emgangs-Transistoren 601a, 601b, 602a, 602b verwendet wird. Die Differenz der Wannen-Potentiale, mittels welcher die Emgangs-Transistoren 601a, 601b, 602a, 602b zwischen Inversion und Akkumulation hm- und hergeschaltet werden, ist daher bei der Differenzstufe 1000 noch großer als bei der Differenzstufe 900. Daher weist die Differenzstufe 1000 den besonderen Vorteil auf, dass em ausreichend großer Signalhub an den jeweiligen Wannen- Anschlüssen der Emgangs-Transistoren 601a, 601b, 602a, 602b auftritt, der daraus resultiert, dass der Unterschied zwischen VDD und dem anderen an den Wannen-Anschluss der Eingangstransistoren 601a, 601b angelegten Potential hinreichend groß ist. Somit ist ein sicheres Einstellen des Arbeitspunkts der Transistoren sichergestellt.
Im Weiteren wird bezugnehmend auf Fig.11 eine Differenzstufe 1100 als integrierter Schaltkreis gemäß einem fünften Ausfuhrungsbeispiel der Erfindung beschrieben.
Die Differenzstufe 1100 unterscheidet sich von der Differenzstufe 1000 im Wesentlichen darin, dass die Regelschaltung 1001 bei der Differenzstufe 1100 als Sourcefolger-Schaltkreis 1101 ausgestaltet ist. Der Sourcefolger-Schaltkreis 1101 enthalt einen Hilfs-Transistor 1102, dessen Gate-Anschluss mit der Stromquelle 509 gekoppelt ist, und enthalt eine andere Stromquelle 1103. Mittels
Einsteilens der geometrischen Parameter des Hilfs-Transistors 1102 und mittels Einsteilens des Werts des Stroms der anderen Stromquelle 1103 kann der Wert des Spannungsversatzes ΔV, generiert mittels der Regelschaltung 1101 bzw. des Sourcefolger-Transistors 1102, eingestellt werden. Im Weiteren wird das Rauschen der Stromquelle 509 Ibias diskutiert bzw. das Rauschen des Transistors oder der Transistoren, mit dem oder mit denen diese Stromquelle 509 realisiert ist (z.B. der n-MOS-Stromquellen-Transistor 511 aus Fig.5B). Dieses Rauschen leistet zum Rauschen des
Ausgangssignals der Differenzstufe in guter Nahrung keinen Beitrag, da es zu gleichen Anteilen und korreliert in beide Zweige der Stufe eingespeist wird. Somit stellt dieser Parameter einen Gleichtakt-Beitrag dar, der sich nicht nennenswert im Ausgangssignal niederschlagt. Insofern sind schaltungstechnische Mittel zum Unterdrucken des Rauschens der Bauelemente, mit denen die Stromquelle 509 realisiert wird, üblicherweise nicht erforderlich bzw. haben nur vernachlassigbaren Einfluss auf die Leistungsfähigkeit der Differenzstufe hinsichtlich einer weiteren Verbesserung ihrer Rauscheigenschaften. Es ist allerdings anzumerken, dass bedarfsweise auch die Stromquelle 509 einer erfindungsgemaßen Rauschunterdruckung unterzogen werden kann.
Die Eigenschaften der Lastelemente 507, 508 können sich hingegen auf das Gesamtrauschen der Differenzstufen gemäß dem bezugnehmend auf Fig.7 bis Fig.11 beschriebenen Ausfuhrungsbeispielen der Erfindung auswirken. Hier können schaltungstechnische Ansätze zum Unterdrucken einen Gewinn an Leitungsfahigkeit bedeuten.
Im Weiteren werden bezugnehmend auf Fig.l2A bis Fig.l5B zunächst Stromquellen gemäß dem Stand der Technik und nachfolgend bezugnehmend auf Fig.l6A bis Fig.24 Stromquellen mit der erfindungsgemaßen Transistor-Anordnung zum Verringern des niederfrequenten Rauschens solcher Schaltkreise beschrieben.
In Fig.l2A ist ein Stromquellen-Schaltkreis 1200 gemäß dem Stand der Technik gezeigt. Dieser weist erste bis n-te Stromquellen-Transistoren auf, von denen in Fig.l2A der erste Stromquellen-Transistor 1201, der zweite Stromquellen-Transistor 1202 und der n-te Stromquellen-Transistor 1203 gezeigt sind. Jeder der Stromquellen-Transistoren ist an einem der beiden Source-/ Drain-Anschlusse mit einem zugehörigen von n Ausgangsanschlussen gekoppelt, von denen in Fig.l2A ein erster Ausgang 1204, ein zweiter Ausgang 1205 und ein n-ter Ausgang 1206 gezeigt sind. Die ersten Source-/Drain- Anschlüsse aller Stromquellen-Transistoren 1201 bis 1203 liegen gemeinsam auf Masse-Potential 111, an den Gate- Anschlüssen aller Stromquellen-Transistoren 1201 bis 1203 ist eine Vorspannung 1207 Vbias angelegt, die zweiten Source-/ Drain-Anschlusse der Stromquellen-Transistoren sind mit den Ausgangen 1204 bis 1206 gekoppelt. Damit der Stromquellen- Schaltkreis 1200 einen Stromquellen-Charakter aufweist, d.h. dass der Ausgangs-Strom bzw. die Ausgangs-Strome an den Ausgangen 1203 bis 1206 keine bzw. höchstens eine geringe Abhängigkeit von der angelegten Ausgangs-Spannung bzw. den angelegten Ausgangs-Spannungen zeigt bzw. zeigen, sind die
Transistoren 1201 bis 1203 im Sattigungsbereich zu betreiben, d.h. dass die Bedingung einzuhalten ist, dass die angelegten Source-/Drain-Spannungen mindestens so hoch sind wie die Differenz aus der Vorspannung Vbias 1207 und der Einsatzspannung Vt ("threshold") der Transistoren 1201 bis 1203. Die obige Aussage gilt für Vbias>Vt, d.h. für einen Arbeitspunkt, in dem einer der Transistoren 1201 bis 1203 (bzw. genauer gesagt ein Teil des Kanals des jeweiligen Transistors 1201 bis 1203) in Inversion betrieben wird.
Ferner ergibt sich auch ein Stromquellen-Charakter für bestimmte Bedingungen im Unterschwellbereich unter der Bedingung Vbias<Vt, bei welcher im gesamten Transistor an keinem Ort Inversion herrscht. Dieser Arbeits-Bereich ist dadurch gekennzeichnet, dass die betrachteten Strome bei gegebener Geometrie des Transistors wesentlich (bis zu mehreren Dekaden) geringer sind als im Inversions-Betrieb, und dass dieser Arbeitsbereich in nur in sehr wenigen speziellen Analog-Schaltungen von Interesse ist.
Üblicherweise werden in einem Stromquellen-Schaltkreis 1200, wie in Fig.l2A gezeigt, Transistoren 1201 bis 1203 mit gleicher Länge des Kanal-Bereichs verwendet. Mittels Einsteilens der Weite der Transistoren 1201 bis 1203 kann dann das Verhältnis der Ausgangsströme festgelegt werden.
In Fig.l2B bis Fig.l2E sind Vorspannungs-Generier-
Schaltkreise 1210, 1220, 1230 und 1240 gezeigt, mit denen die Vorspannung Vbias 1207 generiert werden kann, falls sie nicht direkt angelegt wird. Bei jeder der in Fig.l2B bis Fig.l2E gezeigten Vorspannungs-Generier-Schaltkreisen ist ein Wandler-Transistor 1211 bereitgestellt, der als Strom- Spannungs-Wandler wirkt, da einer von seinen Source-/Drain- . Knoten mit seinem Gate-Knoten gekoppelt ist. Insbesondere bildet der Wandler-Transistor 1211 mit dem jeweiligen Stromquellen-Transistor 1201 bis 1203 einen Stromspiegel.
Bei dem Vorspannungs-Generier-Schaltkreis 1210 aus Fig.l2B wird der Strom durch den Wandler-Transistor 1211 mittels einer Stromquelle 1212 Ibias geliefert.
Bei den in Fig.l2C bis Fig.l2E gezeigten Vorspannungs-
Generier-Schaltkreisen 1220, 1230, 1240 ist zwischen dem Gate- bzw. einem der Source-/Drain-Knoten des Wandler- Transistors 1211 und der Versorgungs-Spannung 201 (positive Versorgungs-Spannung) ein Lastelement angeordnet, welches in Fig.l2C als ohmscher Widerstand 1221, in Fig.l2D als n-MOS-
Last-Transistor 1231 und in Fig.l2E als p-MOS-Last-Transistor 1241 ausgestaltet ist.
In Fig.13 ist ein Stromquellen-Schaltkreis 1300 gemäß dem Stand der Technik (auch als Stromspiegel-Schaltkreis verwendbar) gezeigt, bei dem das gemeinsame Source-/Drain- Potential aller Stromquellen-Transistoren 1201 bis 1203 auf einen von dem elektrischen Masse-Potential 111 unterschiedlichen Wert gebracht wird. Dieses Potential wird mittels einer Spannungsquelle 1301 V0 bereitgestellt, die zwischen das elektrische Masse-Potential 111 und den gemeinsamen Source-/Dram-Anschluss aller Transistoren 1201 bis 1203 geschaltet ist. Bezüglich der Versorgung aller Stromquellen-Transistoren 1201 bis 1203 mit einem gemeinsamen Gate-Potential gilt das zu Fιg.l2A bis Fιg.l2E Gesagte. Insbesondere ist das Generieren der Vorspannung 1207 Vbias in Fig.13 ähnlich wie in Fιg.l2B realisier.
Im Weiteren wird der in Fig.l4A gezeigte kaskadierte Stromquellen-Schaltkreis 1400 gemäß dem Stand der Technik beschrieben .
Zusätzlich zu den Komponenten des Stromquellen-Schaltkreises 1200 aus Fιg.l2A sind bei dem kaskadierten Stromquellen- Schaltkreis 1400 weitere n Transistoren (Kaskode- Transistoren) vorgesehen, von denen m Fιg.l4A der (n+l)-te Kaskode-Transistor 1401, der (n+2)-te Kaskode-Transistor 1402 und der 2n-te Kaskode-Transistor 1403 gezeigt sind. Ferner ist zusatzlich zu der Vorspannung 1207 Vbias (in Fιg.l4A als Vbiasl bezeichnet) eine andere Vorspannung 1404 Vbιas2 bereitgestellt, wobei die andere Vorspannung 1404 an alle Gate-Anschlüsse der Kaskode-Transistoren 1401 bis 1403 angelegt ist. Die Source-/Dram-Anschlusse der Kaskode- Transistoren 1401 bis 1403 sind zwischen jeweils einen Source-/Dram-Anschluss von jeweils einem der Stromquellen- Transistoren 1201 bis 1203 und jeweils einen der Ausgange 1204 bis 1206 geschaltet.
Die Kaskadierung aus Fιg.l4A hat gegenüber der Schaltung aus Fιg.l2A den Vorteil, dass der differentielle Ausgangswiderstand, der ein wichtiger Parameter für die Bewertung der Qualität einer Stromquelle ist, bei dem kaskadierten Stromquellen-Schaltkreis 1400 großer ist, das heißt, dass die Stromquellen-Eigenschaften besser ausgeprägt sind. Details zur Wirkungsweise der in Fig.l4A gezeigten Schaltung finden sich beispielsweise in [7] bis [10].
Bei dem kaskadierten Vorspannungs-Generier-Schaltkreis 1410 aus Fig.l4B zum Generieren von Vbiasl und Vbιas2 ist zusätzlich zu den Komponenten des Vorspannungs-Generier- Schaltkreises 1210 aus Fιg.l2B ein anderer Wandler-Transistor 1411 (verschaltet ähnlich wie der Wandler-Transistor 1211) bereitgestellt, um die andere Vorspannung 1404 Vbias2 zu generieren.
Der kaskadierte Vorspannungs-Generier-Schaltkreis 1420 aus Fig.l4C enthalt zusatzlich zu den Komponenten des kaskadierten Vorspannungs-Generier-Schaltkreises 1410 erste und zweite Hilfs-Transistoren 1412 und 1413.
Der in Fig.l5A gezeigte Stromquellen-Schaltkreis 1500 stellt eine Kombination der Schaltungen aus Fιg.l4A und Fig.l4B dar. Die Kombination der Schaltungen aus Fig.l4A und Fig.l4B ergibt bei adäquater Dimensionierung der Transistoren die Funktionalität eines Stromspiegel-Schaltkreises .
Der in Fig.l5B gezeigte Stromquellen-Schaltkreis 1510 stellt eine Kombination der Schaltung aus Fιg.l4A mit jener aus Fιg.l4C dar.
Sowohl bei dem Stromquellen-Schaltkreis 1500 aus Fig.l5A als auch bei dem Stromquellen-Schaltkreis 1510 aus Fιg.l5B ist aufgrund der Verwendung der Spannungsquelle 1301 V0 das gemeinsame Source-/Drain-Potentιal des Wandler-Transistors
1211, des ersten Hilfs-Transistors 1412, sowie der ersten bis n-ten Stromquellen-Transistoren 1201 bis 1203 auf einen von dem Masse-Potential 111 unterschiedlichen Wert gebracht.
Im Weiteren wird bezugnehmend auf Fig.l6A ein Stromquellen- Schaltkreis 1600 als integrierter Schaltkreis gemäß einem sechsten Ausfuhrungsbeispiel der Erfindung beschrieben. Bei dem Stromquellen-Schaltkreis 1600 sind die Stromquellen- Transistoren 1201 und 1202 erfindungsgemaß durch erste bis vierte Ersatz-Stromquellen-Transistoren 1201a, 1201b, 1202a, 1202b ersetzt. Mit anderen Worten wird das Prinzip von Fig.lB auf den Stromquellen-Schaltkreis 1200 angewendet, um den Stromquellen-Schaltkreis 1600 zu erhalten.
Die Dimensionen der Ersatz-Stromquellen-Transistoren 1201a, 1201b, 1202a, 1202b sind identisch mit denen der ersten und zweiten Stromquellen-Transistoren 1201, 1202. Die Gate- Anschlüsse der ersten und zweiten Ersatz-Stromquellen- Transistoren 1201a, 1201b bzw. der dritten und vierten Ersatz-Stromquellen-Transistoren 1202a, 1202b werden jeweils abwechselnd zwischen der Vorspannung 1207 Vbias einerseits und dem Masse-Potential 111 andererseits hin- und hergeschaltet, was mittels der ersten bis achten Schalt- Transistoren 1601 bis 1608 realisiert wird. Die ersten bis achten Schalt-Transistoren 1601 bis 1608 werden mittels der Taktsignale φi, φ2 angesteuert, die zueinander komplementär sind und ein Duty-Cycle-Verhaltnis von ungefähr 50% aufweisen.
Wenn beispielsweise φ2 auf einem VDD-Potential liegt und φi auf einem Massepotential liegt, sind die ersten, vierten, fünften und achten Schalt-Transistoren 1601, 1604, 1605, 1608 elektrisch leitfahig, wohingegen die anderen Schalt- Transistoren 1602, 1603, 1606, 1607 sperren, so dass an die Gate-Anschlüsse der ersten und dritten n-MOS-Ersatz- Stromquellen-Transistoren 1201a, 1202a die Vorspannung 1207
Vbias angelegt ist. Somit fuhren diese Transistoren Strom und sind daher in Inversion betrieben. Die Gate-Anschlüsse der zweiten und vierten n-MOS-Ersatz-Stromquellen-Transistoren 1201b, 1202b liegen hingegen auf Masse-Potential 111, sind stromfrei und werden daher in Verarmung oder Akkumulation betrieben. Ein Wechsel des Taktsignals φ2 auf Massepotential und des Taktsignals φx auf VDD-Potential bewirkt, dass die zweiten und vierten Ersatz-Stromquellen-Transistoren 1201b, 1202b mit der Vorspannung 1207 Vbias gekoppelt sind und daher in Inversion betrieben werden, wohingegen in diesem Szenario die ersten und dritten Ersatz-Stromquellen-Transistoren 1201a, 1202a in Verarmung oder Akkumulation betrieben werden. Ein ausreichend schneller Wechsel der Taktsignale φi und φ2 zwischen dem VDD-Potential und dem Massepotential, das heißt eine ausreichend hohe Taktfrequenz, bewirkt, dass die Rauschbeitrage erfindungsgemaß gemindert werden.
Im Weiteren wird bezugnehmend auf Fig.lβB ein Stromquellen- Schaltkreis 1610 als integrierter Schaltkreis gemäß einem siebten Ausfuhrungsbeispiel der Erfindung beschrieben.
Der Stromquellen-Schaltkreis 1610 unterscheidet sich von dem Stromquellen-Schaltkreis 1600 im Wesentlichen dadurch, dass die gemäß Fig.lδB unteren Source-/Drain-Anschlusse der als Stromquellen genutzten ersten bis vierten n-MOS-Ersatz-
Stromquellen-Transistoren 1201a, 1201b, 1202a, 1202b nicht auf das elektrische Masse-Potential 111 gebracht sind, sondern mittels der Spannungsquelle 1301 V0 auf ein von dem Masse-Potential 111 unterschiedliches, hier positives, Potential gebracht sind.
Der Mechanismus der Rauschunterdruckung funktioniert bei dem Stromquellen-Schaltkreis 1610 ebenso wie bei dem Stromquellen-Schaltkreis 1600. Allerdings ist der Spannungshub am Gate-Anschluss der ersten bis vierten Ersatz- Stromquellen-Transistoren 1201a, 1201b, 1202a, 1202b gemäß Fig.lδB großer. Der erhöhte Spannungshub bewirkt, dass die beiden jeweiligen mit den beiden Betriebszustanden dieser Transistoren assoziierten Quasi-Fermi-Niveaus energetisch noch weiter auseinander liegen, wodurch das Rauschen noch effektiver unterdruckt ist. Im Weiteren wird bezugnehmend auf Fig.17 ein Stromquellen- Schaltkreis 1700 als integrierter Schaltkreis gemäß einem achten Ausfuhrungsbeispiel der Erfindung beschrieben.
Anschaulich ist der Stromquellen-Schaltkreis 1700 ahnlich dem Stromquellen-Schaltkreis 1400 aus Fig.l4A, wobei bei dem Stromquellen-Schaltkreis 1700 das erfindungsgemaße Prinzip des Ersetzens eines Transistors durch zwei Transistoren und des komplementären Taktens der Gate-Anschlüsse dieser Transistoren zum Vermindern der Rauschspannung realisiert ist. Es ist anzumerken, dass in Fig.17 lediglich die beiden ersten Spalten-Ausgange 1204, 1205 mit zugehörigen Transistoren dargestellt sind.
Gegenüber dem Stromquellen-Schaltkreis 1400 sind bei dem
Stromquellen-Schaltkreis 1700 die Stromquellen-Transistoren 1201, 1202, und Kaskode-Transistoren 1401, 1402 durch erste bis achte n-MOS-Ersatz-Stromquellen-Transistoren 1201a, 1201b, 1202a, 1202b, 1401a, 1401b, 1402a, 1402b ersetzt und verschaltet, entsprechend der in Fig.lB gezeigten Weise. Die gemäß Fig.17 unteren Source-/
Drain-Anschlusse der ersten bis vierten Ersatz-Stromquellen- Transistoren 1201a, 1201b, 1202a, 1202b sind nicht direkt auf elektrisches Masse-Potential 111 gelegt, sondern sind auf ein von einer Spannungsquelle 1301 generiertes elektrisches
Potential gebracht. Allerdings ist anzumerken, dass in dem Stromquellen-Schaltkreis 1700 die Spannungsquelle 1301 auch weggelassen werden kann.
Ferner sind abgesehen von den ersten bis achten n-MOS-Schalt- Transistoren 1601 bis 1608 zusatzlich neunte bis sechzehnte n-MOS-Schalt-Transistoren 1701 bis 1708 vorgesehen, an deren Gate-Anschlüsse die Taktsignale φi und φ2 derart angelegt sind, dass dadurch die fünften bis achten Stromquellen- Transistoren 1401a, 1401b, 1402a, 1402b erfindungsgemaß steuerbar sind. Im Weiteren wird bezugnehmend auf Fig.18 em Stromquellen- Schaltkreis 1800 als integrierter Schaltkreis gemäß einem neunten Ausfuhrungsbeispiel der Erfindung beschrieben.
Der Stromquellen-Schaltkreis 1800 unterscheidet sich von dem Stromquellen-Schaltkreis 1700 im Wesentlichen dadurch, dass zwar die Transistoren 1201, 1202 durch die in Fig.lB gezeigte erfindungsgemaße Konfiguration ersetzt sind, die Kaskode- Transistoren 1401, 1402 dagegen in der in Fig.l4A gezeigten Konfiguration belassen werden. Dadurch sind die Vorzuge einer kaskadierten Stromquellen-Schaltung gegenüber einer nicht- kaskadierten Stromquellen-Schaltung und die erfindungsgemaße Rauschminderung mit einem geringeren Aufwand und geringerer Flache kombiniert.
Dieser Sachverhalt wird im Weiteren anhand eines in Fig.19 gezeigten Hilfs-Schaltbilds 1900 erläutert.
Das Hilfs-Schaltbild 1900 ähnelt dem Stromquellen-Schaltkreis 1400 aus Fιg.l4A, wobei jeder in Fig.l4A gezeigte reale
Transistor 1201 bis 1203, 1401 bis 1403 in Fig.19 durch einen als rauschfrei angenommenen Transistor mit gleichen Bezugszeichen modelliert wird. Um das Rauschen der Transistoren 1201 bis 1203, 1401 bis 1403 zu modellieren, ist die Gate-Spannung von jedem der Transistoren 1201 bis 1203, 1401 bis 1403 mit einer das Rauschen symbolisierenden Störgröße beaufschlagt, die mittels einer ersten bis 2n-ten Rauschspannungsquelle 1901 bis 1906 modelliert ist (anschaulich Rauschspannungen ΔVlk für die ersten bis n-ten Stromquellen-Transistoren 1201 bis 1203, ΔV2k für die (n+1)- ten bis 2n-ten Kaskode-Transistoren 1401 bis 1403, mit k=l, 2, ..., n) .
Mittels einer Kleinsignalanalyse können die Beitrage bzw. Abweichungen Δloutl, ΔIout2, ..., Δloutn zu den Sollwerten Ioutl, Iout2, ..., Ioutn bestimmt werden. Man erhalt für k= 1, 2, ... , n: Δloutk = gmlk x ΔVlk + gDSlk x ΔV2k (3)
Die den einzelnen Transistoren 1201 bis 1203, 1401 bis 1403 zugeordneten Rauschspannungen ΔVlk bzw. ΔV2k sind Fig.19 zu entnehmen. Die Indizes der Rauschspannungen ΔVlk entsprechen den Indizes von gmlk bzw. gDSlk in Gleichung (3) . In Gleichung (3) steht gmlk für die Steilheit (d.h. die Ableitung des Dram-Stroms nach der Gate-Spannung) und gDSlk steht für den differentiellen Ausgangsleitwert (d.h. die Ableitung des Dram-Stroms nach der Drain-Spannung) des k-ten Transistors.
Da in guter Nahrung gilt: gmlk»gDSlk (4;
folgt, dass das Rauschen der Kaskode-Transistoren 1401 bis 1403 erheblich weniger zum Gesamtrauschen des Ausgangsstroms beitragt als das Rauschen der Transistoren 1201 bis 1203.
Somit ist insbesondere das Rauschen in dem Stromquellen- Schaltkreis 1800 gering, obwohl nur die Stromquellen- Transistoren 1201 bis 1203, nicht dagegen die Kaskode- Transistoren 1401 bis 1403 in erfindungsgemaßer Weise ersetzt sind.
Im Weiteren wird bezugnehmend auf Fig.20 ein Stromquellen- Schaltkreis 2000 als integrierter Schaltkreis gemäß einem zehnten Ausfuhrungsbeispiel der Erfindung beschrieben.
Der Stromquellen-Schaltkreis 2000 aus Fig.20 ist eine nicht- kaskadierte Stromquellen-Schaltung, die mit p-MOS- Transistoren realisiert ist. Somit entspricht der Stromquellen-Schaltkreis 2000 in etwa dem Stromquellen- Schaltkreis 1610 aus Fig.lδB mit dem Unterschied, dass anstelle von n-MOS-Transistoren p-MOS-Transistoren verwendet sind, und dass die Transistor-Arbeitspunkte mittels Einstellens der Wannen-Potentiale anstelle der Gate- Potentiale erfolgt. Die Gate-Bereiche von ersten und zweiten p-MOS-Ersatz-Stromquellen-Transistoren 2001a, 2001b sind gekoppelt, so dass die Einstellung des Arbeitspunkts dieser Transistoren mittels Einstellens von deren Wannen-Potentialen erfolgt. Dritte und vierte p-MOS-Ersatz-Stromquellen- Transistoren 2002a, 2002b werden analog verschaltet und angesteuert wie die Transistoren 2001a, 2001b. Ferner sind erste bis achte p-MOS-Schalt-Transistoren 2003 bis 2010 vorgesehen. Die Arbeitspunkte der Transistoren 2001a, 2001b, 2002a, 2002b werden mittels der unter Verwendung der zueinander komplementären Taktsignale φi, φ2 gesteuerten p- MOS-Schalt-Transistoren 2003 bis 2010 eingestellt. Mit anderen Worten erfolgt das Umschalten der ersten bis vierten p-MOS-Ersatz-Stromquellen-Transistoren 2001a, 2001b, 2002a, 2002b zwischen Inversionsbetrieb und Verarmungs- bzw. Akkumulationsbetrieb mittels periodischen Veranderns der Potentiale der Wannen-Anschlusse der genannten Transistoren. Die beiden hierfür erforderlichen Potentiale werden von der Spannungsquelle 1301 V0 und einer weiteren Spannungsquelle 2011 Vwon bereitgestellt.
Selbstverständlich können gemäß diesem Prinzip auch kaskadierte Stromquellen aufgebaut werden, wobei die Kaskode- Transistoren entweder rauschkompensiert (wie im Falle von Fig.17) oder nicht-rauschkompensiert (wie im Falle von Fig.18) betrieben werden können.
In den in Fig.lδA, Fig.lδB, Fig.17, Fig.18 und Fig.20 gezeigten Schaltkreisen ist für jeden erfindungsgemaß gepulst zu betreibenden Transistor ein separates Schalt-Transistor- Paar eingeführt, mittels dessen das Gate- bzw. Wannen- Potential umgeschaltet wird.
Bezugnehmend auf Fig.21 bis Fig.24 werden im Weiteren Stromquellen-Schaltkreise 2100, 2200, 2300, 2400 beschrieben, bei denen die jeweiligen Schalt-Transistoren für jeweils eine Mehrzahl von erfindungsgemaß zu pulsenden Transistoren gemeinsam ausgeführt sind.
Im Weiteren wird bezugnehmend auf Fig.21 em Stromquellen- Schaltkreis 2100 als integrierter Schaltkreis gemäß einem elften Ausfuhrungsbeispiel der Erfindung beschrieben.
Der Stromquellen-Schaltkreis 2100 unterscheidet sich von dem m Fig.lδB gezeigten Stromquellen-Schaltkreis 1610 im
Wesentlichen dadurch, dass bei dem Stromquellen-Schaltkreis 1610 für jeden der ersten bis vierten n-MOS-Ersatz- Stromquellen-Transistoren 1201a, 1201b, 1202a, 1202b jeweils zwei separate Schalt-Transistoren 1601, 1603 bzw. 1602, 1604 bzw. 1605, 1607 bzw. 1606, 1608 vorgesehen sind. Dagegen sind bei dem Stromquellen-Schaltkreis 2100 für die ersten bis vierten n-MOS-Ersatz-Stromquellen-Transistoren 1201a, 1201b 1202a, 1202b insgesamt nur vier gemeinsame erste bis vierte n-MOS-Schalt-Transistoren 2101 bis 2104 zum abwechselnden Anlegen des Masse-Potentials 111 oder der Vorspannung Vbias 1207 an die Gate-Bereiche der n-MOS-Ersatz-Stromquellen- Transistoren bereitgestellt, wofür die Taktsignale φi, φ2 verwendet werden.
Im Weiteren wird bezugnehmend auf Fig.22 ein Stromquellen- Schaltkreis 2200 als integrierter Schaltkreis gemäß einem zwölften Ausfuhrungsbeispiel der Erfindung beschrieben.
Der Stromquellen-Schaltkreis 2200 aus Fig.22 entspricht im Wesentlichen dem Stromquellen-Schaltkreis 1700 aus Fig.17, wobei anstelle der ersten bis achten n-MOS-Schalt- Transistoren 1601 bis 1608 und der neunten bis sechzehnten n- MOS-Schalt-Transistoren 1701 bis 1708 bei der Konfiguration gemäß Fig.22 lediglich acht Schalt-Transistoren 2201 bis 2208 zum gemeinsamen Ansteuern der n-MOS-Ersatz-Stromquellen-
Transistoren 1201a, 1201b, 1202a, 1202b, 1401a, 1401b, 1402a, 1402b verwendet werden. Im Weiteren wird bezugnehmend auf Fig.23 ein Stromquellen- Schaltkreis 2300 als integrierter Schaltkreis gemäß einem dreizehnten Ausfuhrungsbeispiel der Erfindung beschrieben.
Der Stromquellen-Schaltkreis 2300 unterscheidet sich von dem in Fig.18 gezeigten Stromquellen-Schaltkreis 1800 im Wesentlichen dadurch, dass anstelle der ersten bis achten n- MOS-Schalt-Transistoren 1601 bis 1608 zum Ansteuern der ersten bis vierten n-MOS-Ersatz-Stromquellen-Transistoren
1201a, 1201b, 1202a, 1202b gemäß Fig.23 nur erste bis vierte n-MOS-Schalt-Transistoren 2301 bis 2304 bereitgestellt sind, mittels derer die Potentiale der Gate-Anschlüsse der ersten bis vierten n-MOS-Ersatz-Stromquellen-Transistoren 1201a, 1201b, 1202a, 1202b erfindungsgemaß steuerbar sind.
Im Weiteren wird bezugnehmend auf Fig.24 der Stromquellen- Schaltkreis 2400 als integrierter Schaltkreis gemäß einem vierzehnten Ausfuhrungsbeispiel der Erfindung beschrieben.
Der in Fig.24 gezeigte Stromquellen-Schaltkreis 2400 unterscheidet sich von dem in Fig.20 gezeigten Stromquellen- Schaltkreis 2000 im Wesentlichen dadurch, das anstelle der ersten bis achten p-MOS-Schalt-Transistoren 2003 bis 2010 bei dem Stromquellen-Schaltkreis 2400 lediglich erste bis vierte p-MOS-Schalt-Transistoren 2401 bis 2404 vorgesehen sind, und zwar gemeinsam für die Ersatz-Stromquellen-Transistoren 2001a, 2001b, 2002a, 2002b.
Im Weiteren werden Stromspiegel gemäß dem Stand der Technik (Fig.25A) und gemäß der Erfindung (Fig.25B, Fig.26) beschrieben.
Die Aufgabe eines idealen Stromspiegels besteht darin, einen eingangsseitig in den Stromspiegel eingeprägten Strom (gegebenenfalls gewichtet mit einem vorgegebenen Faktor) an seinem Ausgang oder seinen Ausgangen zur Verfugung zu stellen. Je nach Anwendung sind bezuglich der exakten Einhaltung des Spiegel-Verhältnisses Toleranzen erlaubt. Es gibt ferner Anwendungen, bei denen die Anforderungen bezüglich der Einhaltung eines Spiegel-Verhältnisses nicht auf dem gesamten Ein- oder Ausgangsstrom angewendet werden müssen, diese Anforderungen jedoch für dem Eingangsstrom aufgeprägte Wechsel- oder Differenzsignale eingehalten werden müssen.
Ist beispielsweise Iin der Mittelwert des Eingangsstroms, Δlin das aufgeprägte Differenz- oder Wechselsignal des Eingangsstroms, Iout der Mittelwert des Ausgangsstroms, Δlout das resultierende Differenz- oder Wechselsignal des Ausgangsstroms, und n der vorgegebene Spiegelfaktor, so wird die Einhaltung der Beziehung
Δlout = n x Δlin bzw. ΔIout/ΔIin = n (5)
möglichst exakt gefordert, wohingegen für das Verhältnis Iout/In größere Abweichungen vom Faktor n erlaubt sind.
Im Weiteren wird bezugnehmend auf Fig.25A ein Stromspiegel
2500 gemäß dem Stand der Technik beschrieben.
Der Stromspiegel-Schaltkreis 2500 weist einen ersten und einen zweiten Stromspiegel-Transistor 2501 und 2502 auf, deren Gate-Anschlüsse miteinander gekoppelt sind. Jeweils ein Source-/Drain-Anschluss der ersten Stromspiegel-Transistoren
2501 und 2502 ist auf elektrischem Masse-Potential 111. Der andere Source-/Drain-Anschluss des zweiten Stromspiegel- Transistors 2502 ist mit einem Ausgang 2503 des Stromspiegels 2500 gekoppelt. Der andere Source-/Drain-Anschluss des ersten Stromspiegel-Transistors 2501 ist sowohl mit dessen Gate- Anschluss als auch mit einem Anschluss einer Stromquelle 2504 Ibias gekoppelt, deren anderer Anschluss auf dem Versorgungs- Potential 201 befindlich ist. Im Weiteren wird bezugnehmend auf Fig.25B ein Stromspiegel- Schaltkreis 2510 als integrierter Schaltkreis gemäß einem fünfzehnten Ausfuhrungsbeispiel der Erfindung beschrieben.
Bei dem Stromspiegel-Schaltkreis 2510 sind die ersten und zweiten Stromspiegel-Transistoren 2501 und 2502 durch eine erfindungsgemaße Konfiguration ersetzt, wie sie Fig.lB gezeigt ist. Insbesondere ist der erste Stromspiegel- Transistor 2501 durch einen ersten Ersatz-Stromspiegel- Transistor 2501a und durch einen zweiten Ersatz-Stromspiegel- Transistor 2501b ersetzt. Der zweite Stromspiegel-Transistor 2502 ist durch eine dritten Ersatz-Stromspiegel-Transistor 2502a und durch einen vierten Ersatz-Stromspiegel-Transistor 2502b ersetzt.
Bei dem Stromspiegel-Schaltkreis 2500 fließt der gesamte Eingangsstrom Im durch den ersten Stromspiegel-Transistor 2501, wohingegen ein Teil dieses Stroms bei dem Stromspiegel- Schaltkreis 2510 nicht durch die den ersten Stromspiegel- Transistor 2501 ersetzenden ersten und zweiten Ersatz-
Stromspiegel-Transistoren 2501a und 2501b fließt. Stattdessen wird em Teil des Stroms für eine periodisch durchgeführte Um- bzw. Aufladung der Gate-Kapazitäten der Transistoren 2501a, 2501b, 2502a, 2502b verbraucht. Dieser Stromanteil leg lasst sich mit leg = Vg,on x f x ΣCg (6)
angeben, wobei f die Frequenz der Taktsignale i und φ2 ist, Vg,on die Spannung ist, die sich am Gate-Anschluss der
Transistoren 2501a, 2501b, 2502a, 2502b einstellt, und ΣCg die Summe der Gate-Kapazitäten aller Transistoren 2501a, 2501b, 2502a, 2502b ist (bzw. genauer die Summe der Integrale der Gate-Kapazitäten über den Spannungsbereich, der bei erfindungsgemaß getaktetem Betrieb der Transistoren überstrichen wird) . Es ist anzumerken, dass die Gate-Kapazität in sehr starker Inversion und in sehr starker Akkumulation naherungsweise konstant ist, im Verarmungsbereich zeigt sie jedoch eine relativ starke Spannungsabhangigkeit und eine Verminderung gegenüber den Werten in Inversion und Akkumulation.
Ferner sind in Fιg.25B erste bis achte n-MOS-Schalt- Transistoren 2511 bis 2518 zum erfindungsgemaßen Ansteuern der ersten bis vierten Ersatz-Stromspiegel-Transistoren 2501a, 2501b, 2502a, 2502b gezeigt, die ähnlich verschaltet sind wie die in Fig.lβA, Fig.lδB gezeigten ersten bis achten n-MOS-Schalt-Transistoren 1601 bis 1608.
Es ist anzumerken, dass der in Fιg.25B gezeigte Stromspiegel- Schaltkreis 2510 dahingehend modifiziert oder erweitert werden kann, dass eine kaskadierte Struktur (ahnlich wie in Fιg.l4A) eingesetzt werden kann oder dass die gemeinsamen Source-/Dram-Potentιale aller Transistoren auf einen von dem Masse-Potential unterschiedlichen Wert gesetzt werden können (ähnlich wie beispielsweise gemäß Fig.l5A).
Im Weiteren wird bezugnehmend auf Fig.26 em Stromspiegel- Schaltkreis 2600 als integrierter Schaltkreis gemäß einem sechzehnten Ausfuhrungsbeispiel der Erfindung beschrieben.
Der Stromspiegel-Schaltkreis 2600 unterscheidet sich von dem m Fig.25B gezeigten Stromspiegel-Schaltkreis 2510 im Wesentlichen dadurch, dass für die Ersatz-Stromspiegel- Transistoren sowie für die Schalt-Transistoren gemäß Fig.26 p-MOS-Transistoren verwendet sind, wohingegen gemäß Fιg.25B n-MOS-Transistoren verwendet sind. Anstelle der ersten und zweiten n-MOS-Ersatz-Stromspiegel-Transistoren 2501a und 2501b sind bei dem Stromspiegel-Schaltkreis 2600 erste und zweite p-MOS-Ersatz-Stromspiegel-Transistoren 2601a und 2601b vorgesehen, anstelle der dritten und vierten n-MOS-Ersatz- Stromspiegel-Transistoren 2502a, 2502b sind gemäß Fig.26 dritte und vierte p-MOS-Ersatz-Stromspiegel-Transistoren 2602a, 2602b vorgesehen und anstelle der ersten bis achten n- MOS-Schalt-Transistoren 2511 bis 2518 sind erste bis achte p- MOS-Schalt-Transistoren 2603 bis 2610 vorgesehen.
Bei dem Stromspiegel-Schaltkreis 2600 ist die erfindungsgemaße Rauschunterdruckung gemäß dem in Fιg.4B beschriebenen Prinzip realisiert. Gegenüber der in Fig.25B gezeigten Realisierung liegt ein Vorteil des Stromspiegel- Schaltkreises 2600 darin, dass der Eingangsstrom ausschließlich durch die Eingangs-Transistoren fließt, ihm also kein weiterer Beitrag (z.B. gemäß der oben diskutierten Beziehung für leg, vgl. Gleichung (6)) entnommen wird.
Auch der Stromspiegel-Schaltkreis 2600 kann selbstverständlich dahingehend modifiziert oder erweitert werden, dass eine kaskadierte Struktur eingesetzt wird, oder dass die in Fig.26 auf VDD-Potential 201 gebrachten Source-/ Drain-Potentiale der Transistoren auf ein vom VDD-Potential 201 unterschiedlichen Wert gebracht werden.
Im Weiteren wird bezugnehmend auf Fig.27 bis Fig.30 anhand zweier unterschiedlicher Operationsverstärker-Schaltungen gezeigt, wie die erfindungsgemaße Grundidee und die diskutierten erfindungsgemaßen Teilschaltungen im Rahmen komplexerer Schaltungen miteinander gekoppelt werden können.
In Fig.27 ist ein einfacher, sogenannter zweistufiger (single-ended) Operationsverstärker 2700 gemäß dem Stand der Technik gezeigt, wie er in [7] bis [10] beschrieben ist.
Zunächst werden die einzelnen Schaltungsblocke des Operationsverstärkers 2700 beschrieben.
Der Operationsverstärker 2700 ist gebildet aus einer ersten Stromquelle 2710, einem Differenz-Eingangs-Transistorpaar
2720, einem Stromspiegel 2730, einer zweiten Stromquelle 2740 und einer dritten Stromquelle 2750. Der Operationsverstärker 2700 enthalt einen ersten Eingang 2701 IN+ und einen zweiten Eingang 2702 IN-, wobei der erste Eingang 2701 mit dem Gate-Bereich eines ersten n-MOS- Differenzstufen-Transistors 2721 gekoppelt ist. Der zweite Eingang 2702 ist mit dem Gate-Bereich eines zweiten n-MOS- Differenzstufen-Transistors 2722 des Differenz-E gangs- Transistorpaars 2720 gekoppelt. Jeweils em Source-/Dram- Anschluss der n-MOS-Differenzstufen-Transistoren 2721, 2722 ist mit einem Source-/Draιn-Anschluss eines ersten n-MOS- Stromquellen-Transistors 2711 der ersten Stromquelle 2710 gekoppelt. Der andere Source-/Draιn-Anschluss des ersten n- MOS-Stromquellen-Transistors 2711 ist mit dem Masse-Potential 111 gekoppelt. Ferner ist an den Gate-Anschluss des ersten n- MOS-Stromquellen-Transistors 2711 eine Vorspannung 2703 Vbias angelegt. Die Vorspannung 2703 ist darüber hinaus an den Gate-Anschluss eines zweiten n-MOS-Stromquellen-Transistors 2751 angelegt. Em Source-/Dram-Anschluss des zweiten n-MOS- Stromquellen-Transistors 2751 ist auf elektrischem Masse- Potential 111, und der andere Source-/Dram-Anschluss des zweiten n-MOS-Stromquellen-Transistors 2751 ist mit einem Ausgang 2704 sowie mit einem Source-/Dram-Anschluss eines ersten p-MOS-Stromquellen-Transistors der zweiten Stromquelle 2740 gekoppelt. Der zweite Source-/Dram-Anschluss des ersten p-MOS-Stromquellen-Transistors 2741 ist auf Versorgungs- Potential 201, wohingegen der Gate-Anschluss des ersten p- MOS-Stromquellen-Transistors 2741 mit dem anderen Source-/ Drain-Anschluss des ersten n-MOS-Differenzstufen-Transistors 2721 des Differenz-Emgangs-Transistorpaars 2720 gekoppelt ist. Ferner ist der Gate-Anschluss des ersten p-MOS-
Stromquellen-Transistors 2741 mit einem Source-/Dram- Anschluss eines ersten p-MOS-Stromspiegel-Transistors 2731 des Stromspiegeis 2730 gekoppelt. Dessen anderer Source-/ Drain-Anschluss ist auf dem Versorgungs-Potential 201. Der Gate-Anschluss des ersten p-MOS-Stromspiegel-Transistors 2731 ist mit dem Gate-Anschluss eines zweiten p-MOS-Stromspiegel- Transistors 2732 des Stromspiegeis 2730 gekoppelt und ist ferner mit dem einen Source-/Drain-Anschluss des zweiten p- MOS-Stromspiegel-Transistors 2732 gekoppelt. Der andere Source-/Drain-Anschluss des zweiten p-MOS-Stromspiegel- Transistors 2732 liegt auf Versorgungs-Potential 201. Der erste Source-/Drain-Anschluss des zweiten p-MOS-Stromspiegel- Transistors 2732 ist mit dem anderen Source-/Drain-Anschluss des zweiten n-MOS-Differenzstufen-Transistors 2722 des Differenz-Eingangs-Transistorpaars 2720 gekoppelt.
Die erste Stromquelle 2710 ist eine n-MOS-Stromquelle für den Betrieb der single-ended Differenzstufe, gebildet aus dem Differenz-Eingangs-Transistorpaar 2720 und dem Stromspiegel 2730. Die Arbeitspunkt-Einstellung des ersten Stromquellen- Transistors 2711 erfolgt unter Verwendung der konstanten Vorspannung 2703. Die zweite Stromquelle 2740 ist eine p-MOS- Stromquelle und Teil der Ausgangs-Stufe, wobei die zweite Stromquelle 2740 mit dem Ausgangssignal der single-ended Differenzstufe angesteuert wird. Die dritte Stromquelle 2750 ist eine n-MOS-Stromquelle und Teil der Ausgangs-Stufe, wobei die Ansteuerung, d.h. Arbeitspunkt-Einstellung, der dritten Stromquelle 2750 mit der Vorspannung 2703 Vbias erfolgt.
Im Weiteren wird bezugnehmend auf Fig.28 ein anderer Operationsverstärker 2800 gemäß dem Stand der Technik beschrieben.
Dieser stellt eine sogenannte voll-differentielle Folded- Cascode-Schaltung dar, die in [7] bis [10] beschrieben ist.
Der Operationsverstärker 2800 ist gebildet aus fünf
Schaltungsblöcken, nämlich einer ersten Stromquelle 2810, einem Differenz-Eingangs-Transistorpaar 2820, einer zweiten Stromquelle 2830, einer dritten Stromquelle 2840 und einer Common-Mode-Feedback-Schaltung 2850.
Wiederum sind ein erster Eingang 2701 IN+ und ein zweiter Eingang 2702 IN- vorgesehen. Darüber hinaus sind erste bis fünfte Vorspannungen 2801 bis 2805 vorgesehen, an denen Vorspannungen Vbiasl, Vbias2, Vbias3, Vbias4, Vbias5 bereitgestellt sind. Darüber hinaus sind ein erster Ausgang 2806 OUT+ und ein zweiter Ausgang 2807 OUT- bereitgestellt. Die erste Stromquelle 2810 weist einen ersten n-MOS-
Stromquellen-Transistor 2811 auf, an dessen Gate-Bereich die fünfte Vorspannung 2805 Vbias angelegt ist. Der eine Source-/ Drain-Bereich des ersten n-MOS-Stromquellen-Transistors 2811 liegt auf Masse-Potential 111, wohingegen der zweite Source-/ Drain-Anschluss des ersten n-MOS-Stromquellen-Transistors mit jeweils einem Source-/Drain-Anschluss eines ersten und eines zweiten n-MOS-Differenzstufen-Transistors 2721, 2722 des Differenz-Eingangs-Transistorpaars 2820 gekoppelt ist. Es ist anzumerken, dass das Differenz-Eingangs-Transistorpaar 2820 ausgestaltet und verschaltet ist wie das Differenz-Eingangs- Transistorpaar 2720 aus Fig.27. Der zweite Source-/Drain- Anschluss des zweiten n-MOS-Differenzstufen-Transistors 2722 ist mit jeweils einem ersten Source-/Drain-Anschluss eines ersten und eines zweiten p-MOS-Stromquellen-Transistors 2831, 2832 der zweiten Stromquelle 2830 gekoppelt. Der andere Source-/Drain-Anschluss des ersten p-MOS-Stromquellen- Transistors 2831 ist auf Versorgungs-Potential 201, wohingegen der Gate-Anschluss des ersten p-MOS-Stromquellen- Transistors 2831 auf der ersten Vorspannung 2801 Vbiasl ist. Ferner sind in der zweiten Stromquelle 2830 ein dritter und ein vierter p-MOS-Stromquellen-Transistor 2833, 2834 bereitgestellt. Der erste Source-/Drain-Anschluss des dritten p-MOS-Stromquellen-Transistors 2833 ist auf Versorgungs- Potential 201, wohingegen der zweite Source-/Drain-Anschluss des dritten p-MOS-Stromquellen-Transistors 2833 mit dem ersten Source-/Drain-Anschluss des vierten p-MOS- Stromquellen-Transistors 2834 gekoppelt ist. An den Gate- Anschlüssen des ersten und des dritten p-MOS-Stromquellen- Transistors 2831, 2833 ist die erste Vorspannung 2801Vbiasl angelegt. An den Gate-Anschlüssen des zweiten und des vierten p-MOS-Stromquellen-Transistors 2832 und 2834 ist die zweite Vorspannung 2802 Vbias2 angelegt. Ferner sind der zweite Source-/Drain-Bereich des dritten p-MOS-Stromquellen- Transistors 2833 und der erste Source-/Drain-Bereich des vierten p-MOS-Stromquellen-Transistors 2834 mit dem zweiten Source-/Drain-Bereich des ersten n-MOS-Differenzstufen- Transistors 2721 des Differenz-Eingangs-Transistorpaars 2820 gekoppelt. Der zweite Source-/Drain-Bereich des zweiten p- MOS-Stromquellen-Transistors 2832 ist mit dem zweiten Ausgang 2807 OUT- gekoppelt, wohingegen der zweite Source-/Drain- Anschluss des vierten p-MOS-Stromquellen-Transistors 2834 mit dem ersten Ausgang 2806 OUT+ gekoppelt ist. Die dritte
Stromquelle 2840 weist zweite bis fünfte n-MOS-Stromquellen- Transistoren 2841 bis 2844 auf. Der zweite n-MOS- Stromquellen-Transistor 2841 ist mit einem Source-/Drain- Anschluss mit dem ersten Ausgang 2806 OUT+ gekoppelt, wohingegen der zweite Source-/Drain-Anschluss des zweiten n- MOS-Stromquellen-Transistors 2841 mit einem ersten Source-/ Drain-Anschluss des dritten n-MOS-Stromquellen-Transistors 2842 gekoppelt ist. Der zweite Source-/Drain-Anschluss des dritten n-MOS-Stromquellen-Transistors 2842 ist mit einem ersten Source-/Drain-Anschluss des fünften n-MOS- Stromquellen-Transistors 2844 gekoppelt, dessen zweiter Source-/Drain-Anschluss mit einem ersten Source-/Drain- Anschluss des vierten n-MOS-Stromquellen-Transistors 2843 gekoppelt ist. Der zweite Source-/Drain-Anschluss des vierten n-MOS-Stromquellen-Transistors 2843 ist mit dem zweiten Ausgang 2807 OUT- gekoppelt. Ferner ist an die Gate- Anschlüsse des zweiten und des vierten n-MOS-Stromquellen- Transistors 2841, 2843 die dritte Vorspannung 2803 Vbias3 angelegt, wohingegen an die Gate-Anschlüsse des dritten und des fünften n-MOS-Stromquellen-Transistors 2842, 2844 die vierte Vorspannung 2804 Vbias4 angelegt ist. Darüber hinaus sind der zweite Source-/Drain-Anschluss des dritten n-MOS- Stromquellen-Transistors 2842 und der erste Source-/Drain- Anschluss des fünften n-MOS-Stromquellen-Transistors 2844 mit einem jeweils ersten Source-/Drain-Anschluss eines ersten und eines zweiten Common-Mode-Feedback-Transistors 2851, 2852 der Common-Mode-Feedback-Schaltung 2850 gekoppelt. Die jeweils zweiten Source-/Drain-Anschlusse der Common-Mode-Feedback- Transistoren 2851, 2852 sind auf Masse-Potential 111. Der Gate-Anschluss des ersten Common-Mode-Feedback-Transistors 2851 ist mit dem ersten Ausgang 2806 0UT+ gekoppelt, wohingegen der Gate-Anschluss des zweiten Common-Mode-
Feedback-Transistors 2852 mit dem zweiten Ausgang 2807 OUT- gekoppelt ist.
Die erste Stromquelle 2810 ist für den Betrieb der Differenzstufe 2820 vorgesehen. Die Einstellung des
Arbeitspunkts der ersten Stromquelle 2810 erfolgt über die konstante Vorspannung 2805 Vbias5. Die zweite Stromquelle 2830 ist eine kaskadierte Stromquelle mit p-MOS-Transistoren mit Mittelabgriff. Ferner ist die zweite Stromquelle 2830 Bestandteil der Ausgangsstufe. Die dritte Stromquelle 2840 ist eine kaskadierte Stromquelle mit n-MOS-Transistoren und Bestandteil der Ausgangsstufe. Wiederum ist anzumerken, dass die Transistoren der Common-Mode-Feedback-Schaltung 2850 nur vernachlassigbare Beitrage zum Gesamtrauschen der Schaltung beitragen, da ihr Rauschen als Gleichtakt-Signal in beide Zweige der Ausgangsstufe eingespeist wird.
Im Weiteren wird bezugnehmend auf Fig.29 ein
Operationsverstärker 2900 als integrierter Schaltkreis gemäß einem siebzehnten Ausfuhrungsbeispiel der Erfindung beschrieben .
Der Operationsverstärker 2900 wird erhalten, indem alle für niederfrequentes Rauschen relevanten Blocke des Operationsverstärkers 2700 aus Fig.27 durch entsprechende erfindungsgemaß ausgestaltete Teilschaltungen ersetzt werden.
In der ersten Stromquelle 2710 ist eine solche Ersetzung entbehrlich, da dieser Schaltungsblock nur einen geringen Beitrag zum Gesamtrauschen der Schaltung leistet. Sofern auch dieser Block noch zusatzlich rauschkompensiert werden soll, kann anstelle des ersten n-MOS-Stromquellen-Transistors 2711 eine Verschaltung vorgenommen werden, wie in der dritten Stromquelle 2750 in Fig.29.
In dem Differenz-Eingangs-Transistorpaar 2720 ist der erste n-MOS-Differenzstufen-Transistor 2721 durch erste und zweite n-MOS-Ersatz-Differenzstufen-Transistoren 2721a, 2721b ersetzt. Darüber hinaus ist der zweite n-MOS-Differenzstufen- Transistor 2722 durch dritte und vierte n-MOS-Ersatz- Differenzstufen-Transistoren 2722a, 2722b in der erfindungsgemaßen Weise ersetzt. Ferner sind n-MOS-Schalt- Transistoren 2901 vorgesehen, um die Transistoren 2721a, 2721b, 2722a, 2722b erfindungsgemaß zu verschalten und unter Verwendung von Taktsignalen φi, φ2 anzusteuern.
In dem Stromspiegel 2730 ist der erste p-MOS-Stromspiegel-
Transistor 2731 ersetzt durch erste und zweite p-MOS-Ersatz- Stromspiegel-Transistoren 2731a, 2731b, und der zweite p-MOS- Stromspiegel-Transistor 2732 ist ersetzt durch dritte und vierte p-MOS-Ersatz-Stromspiegel-Transistoren 2732a, 2732b. Darüber hinaus sind p-MOS-Schalt-Transistoren 2902 vorgesehen, um die Transistoren 2731a, 2731b, 2732a, 2732b erfindungsgemaß unter Verwendung der Taktsignale φlf φ2 anzusteuern.
In der zweiten Stromquelle 2740 ist der erste p-MOS-
Stromquellen-Transistor 2741 durch erste und zweite p-MOS- Ersatz-Stromquellen-Transistoren 2741a, 2741b ersetzt. Ferner sind auch in diesem Schaltungsblock p-MOS-Schalt-Transistoren 2902 vorgesehen.
In der dritten Stromquelle 2750 ist in Fig.29 der zweite n- MOS-Stromquellen-Transistor 2751 durch dritte und vierte p- MOS-Ersatz-Stromquellen-Transistoren 2751a, 2751b ersetzt. Ferner sind auch in diesem Teilschaltkreis n-MOS-Schalt- Transistoren 2901 vorgesehen. Anschaulich wird in den Schaltungsblocken 2720, 2750 die Ansteuerung der rauschkompensierten Transistoren über deren Gate-Knoten vorgenommen, wohingegen in den erfindungsgemaß ersetzten Blocken 2730, 2740 die Ansteuerung der rauschkompensierten Transistoren über deren Wannen-Knoten vorgenommen wird.
Im Weiteren wird bezugnehmend auf Fig.30 ein
Operationsverstärker 3000 als integrierter Schaltkreis gemäß einem achtzehnten Ausfuhrungsbeispiel der Erfindung beschrieben.
Der Operationsverstärker 3000 aus Fig.30 unterscheidet sich von dem in Fig.28 gezeigten Operationsverstärker 2800 im Wesentlichen dadurch, dass in den Schaltungsblocken 2820, 2830 und 2840 Transistoren erfindungsgemäß ersetzt, verschaltet und unter Verwendung der Taktsignale φi, φ2 angesteuert werden.
Das Differenz-Eingangs-Transistorpaar 2820 ist verschaltet wie das Differenz-Eingangs-Transistorpaar 2720 aus Fig.29.
In der zweiten Stromquelle 2830 ist der erste p-MOS- Stromquellen-Transistor 2831 durch erste und zweite p-MOS- Ersatz-Stromquellen-Transistoren 2831a, 2831b ersetzt. Ferner ist der dritte p-MOS-Stromquellen-Transistor 2833 durch dritte und vierte p-MOS-Ersatz-Stromquellen-Transistoren 2833a, 2833b ersetzt. Darüber hinaus sind p-MOS-Schalt- Transistoren 2902 vorgesehen, um die erfindungsgemaße Verschaltung und Ansteuerung zu ermöglichen.
In der dritten Stromquelle 2840 ist der dritte n-MOS- Stromquellen-Transistor 2842 durch erste und zweite n-MOS- Ersatz-Stromquellen-Transistoren 2842a, 2842b ersetzt, und ferner ist der fünfte n-MOS-Stromquellen-Transistor 2844 durch dritte und vierte n-MOS-Ersatz-Stromquellen- Transistoren 2844a, 2844b ersetzt. Darüber hinaus sind n-MOS- Schalt-Transistoren 2901 vorgesehen, um die erfindungsgemäße Verschaltung und Ansteuerung zu ermöglichen.
Bei dem Operationsverstärker 3000 sind die Blöcke 2810, 2850 gegenüber Fig.28 nicht verändert, da das Rauschen dieser
Blöcke nur einen vernachlässigbaren Beitrag liefert. In den
Blöcken 2820, 2830, 2840 wird die Ansteuerung von rauschkompensierten Transistoren über deren Gate-Knoten vorgenommen, wobei in den Stromquellen-Blöcken 2830, 2840 nur ein Teil der Transistoren, nicht jedoch die Kaskode-Elemente (Transistoren 2834, 2832, 2841, 2843) ersetzt sind.
Selbstverständlich können auch diese Kaskode-Transistoren ersetzt werden, wenn ein besonders geringes Rauschen angestrebt wird.
Im Weiteren wird bezugnehmend auf Fig.31A ein differenzieller
Schaltkreis 3100 gemäß dem Stand der Technik und bezugnehmend auf Fig.31B ein differentieller Schaltkreis 3110 als
Transistor-Anordnung gemäß einem vierten Ausführungsbeispiel der Erfindung beschrieben.
Der in Fig.31A gezeigte differentielle Schaltkreis 3100 ist zum differenziellen Verarbeiten eines ersten und eines zweiten Nutzsignals eingerichtet. Der differentielle Schaltkreis 3100 enthält einen ersten n-MOS-Transistor 3101 und einen zweiten n-MOS-Transistor 3102. Der erste n-MOS- Transistor 3101 enthält einen ersten Source-/Drain-Anschluss 3103, einen zweiten Source-/Drain-Anschluss 3104 und einen Gate-Anschluss 3107. Ferner enthält der zweite n-MOS- Transistor 3102 einen ersten Source-/Drain-Anschluss 3105, einen zweiten Source-/Drain-Anschluss 3106 und einen Gate- Anschluss 3108.
Die zu verarbeitenden Nutzsignale, die zueinander differentiell sind, werden an den Gate-Anschlüssen 3107 bzw. 3108 bereitgestellt und fuhren zu einem charakteristischen Stromfluss zwischen den jeweiligen Source-/Drain-Anschlussen 3103, 3104 bzw. 3105, 3106. Jeder der Feldeffekttransistoren 3101 und 3102 enthalt einen Substrat-Anschluss, wobei die Substrat-Anschlüsse der Feldeffekttransistoren 3101, 3102 zum Bilden eines gemeinsamen Substrat-Anschlusses 3109 gekoppelt sind.
Im Weiteren wird bezugnehmend auf Fig.3lB ein differenzieller Schaltkreis 3110 als Transistor-Anordnung gemäß einem vierten Ausfuhrungsbeispiel der Erfindung beschrieben.
Bei dem differentiellen Schaltkreis 3110 ist zum Verringern von Einflüssen eines Mismatch zwischen den beiden Transistoren 3101, 3102 eine solche Ansteuerung der
Transistoren 3101, 3102 vorgenommen, dass einer der beiden Transistoren 3101, 3102 in einer ersten Takthalfte das erste zu verarbeitende Nutzsignal verarbeitet und in einer zweiten Takthalfte das zweite zu verarbeitende Nutzsignal verarbeitet, und dass der jeweils andere Feldeffekttransistor in der ersten Takthalfte das zweite zu verarbeitende Nutzsignal verarbeitet und in der zweiten Takthalfte das erste zu verarbeitende Nutzsignal verarbeitet. Dadurch kann ein Bauteil-Mismatch herausgemittelt und ein darauf basierender Storeinfluss eliminiert werden.
An dem Gate-Anschluss 3107 ist das erste Nutzsignal bereitgestellt, und an dem Gate-Anschluss 3108 ist das dazu differentielle Nutzsignal bereitgestellt. Mittels eines ersten Schaltelements 3111 wird der Gate-Anschluss des zweiten Feldeffekttransistors 3102 - gesteuert durch das zweite Taktsignal Φ2 - in einer ersten Takthalfte mit dem ersten Nutzsignal an Anschluss 3107 gekoppelt, und mittels des ersten Schaltelements 3111 wird der Gate-Anschluss des zweiten Feldeffekttransistors 3102 in einer zweiten Takthalfte - gesteuert mit dem zweiten Taktsignal Φ2 - mit dem ersten Nutzsignal an Anschluss 3107 gekoppelt. Mittels eines zweiten Schaltelements 3112 wird der Gate-Anschluss des ersten Feldeffekttransistors 3101 in einer ersten Takthalfte - gesteuert durch das erste Taktsignal ΦI - mit dem zweiten Nutzsignal an Anschluss 3108 gekoppelt, und in einer zweiten Halbphase mit dem ersten Nutzsignal an den Anschluss 3107.
Mittels eines dritten Schaltelements 3115 und mittels eines vierten Schaltelements 3116 können - gesteuert durch die Taktsignale ΦI, Φ2 an den ersten und zweiten Taktsignaleingangen 3113 und 3114 - an den Anschlüssen 3103 bzw. 3105 bereitgestellte Signale alternierend an die ersten Source-/Drain-Anschlusse der Feldeffekttransistoren 3101, 3102 angelegt werden. Mittels eines fünften Schaltelements 3117 und mittels eines sechsten Schaltelements 3118 können - gesteuert durch die Taktsignale ΦI, Φ2 an den ersten und zweiten Taktsignaleingangen 3113 und 3114 - an den Anschlüssen 3104 bzw. 3106 bereitgestellte Signale alternierend an die zweiten Source-/Drain-Anschlusse der Feldeffekttransistoren 3101, 3102 angelegt werden.
Im Weiteren wird bezugnehmend auf Fig.32A ein Differenzstufe- Schaltkreis 3200 als integrierter Schaltkreis gemäß einem neunzehnten Ausfuhrungsbeispiel der Erfindung beschrieben.
Bei dem Differenzstufe-Schaltkreis 3200 ist, verglichen mit dem in Fig.5A gezeigten Differenzstufe-Schaltkreis 500, ein alternierendes Ansteuern der Gate-Anschlüsse der Transistoren
501, 502 derart vorgenommen, dass zur Verarbeitung eines differentiellen Eingabesignals IN+, IN- an den Eingängen 503, 504 zum Bereitstellen eines differentiellen Ausgabesignals OUT+, OUT- an den Ausgangen 505, 506 die beiden Eingabesignale IN+, IN- alternierend an die Gate-Anschlüsse der Transistoren 501, 502 angelegt werden. Dadurch ist ein Mismatch der beiden Transistoren 501, 502 kompensiert, d.h. dass ein fertigungsbedingter Mismatch im Zeitmittel nicht zu einer Störung der Signalverarbeitung fuhrt.
Hierfür ist, ahnlich wie in Fig.31B, jedem der Gate- Anschlüsse der Transistoren 501, 502 ein jeweiliges
Schaltelement 3111, 3112 vorgeschaltet, welches für jeweils eine Halbphase der Taktsignale ΦI, Φ2 an den jeweiligen Gate- Anschluss jeweils eines der beiden zu verarbeitenden Signale IN+, IN- anlegt. Die ersten Source-/Drain-Anschlusse der Transistoren 501, 502 werden mittels einer Stromquelle 509 mit elektrischem Strom versorgt. Je nach dem Wert der Signale IN+, IN- an den Gate-Anschlüssen der Transistoren 501, 502 sind die jeweiligen Strome durch die Kanal-Bereiche gesteuert, so dass dadurch an dem Knoten zwischen der Last und den zweiten Source-/Drain-Anschlusse der beiden Transistoren 501, 502 ein entsprechend verarbeitetes Spannungssignal angreifbar ist. Dieses wird mittels eines fünften und eines sechsten Schaltelements 3117, 3118 - gesteuert mittels der Taktsignale ΦI, Φ2 - dem jeweils korrekten Ausgang 506, 505 zugeleitet, so dass die Schalter 3117, 3118 hinsichtlich ihrer Umschaltung mit dem Umschalten der Schaltelemente 3111, 3112 synchronisiert sind.
Somit zeigt Fig.32A eine Differenzstufe 3200, wie sie in analogen Schaltungen häufig als Verstarker oder Komparator eingesetzt wird. Die Transistoren 501, 502 sind gegenüber der Schaltung aus Fig.5A hinsichtlich ihrer Ansteuerung dahingehend modifiziert, dass die Schaltelemente 3111, 3112, 3117, 3118 zum alternierenden Anlegen der beiden zu verarbeitenden Signale an die Gate-Anschlüsse der Transistoren 501, 502 angelegt sind.
Da die Lasten 507, 508 häufig als als Diode verschalteter
Transistor ausgeführt sind, kann das erfindungsgemäße Prinzip auch darauf angewendet werden. Der Einfachheit halber können Schalter an den Lasten 507, 508 sowie die Schalter an den Transistoren 501, 502 zwischen den Transistoren und den Knoten OUT+, OUT- 505, 506 (d.h. die Schaltelemente 3118, 3117) weggelassen werden.
Die erfindungsgemaße Vereinfachung gilt grundsätzlich bei allen differenziellen Schaltungen für in Reihe geschaltete Transistoren eines Zweiges.
Im Weiteren wird bezugnehmend auf Fig.32B ein Differenzstufe- Schaltkreis 3210 als integrierter Schaltkreis gemäß einem zwanzigsten Ausfuhrungsbeispiel der Erfindung beschrieben.
Der Differenzstufe-Schaltkreis 3210 unterscheidet sich von dem Differenzstufe-Schaltkreis 3200 so wie der Differenzstufe-Schaltkreis 510 aus Fig.5B sich von dem Differenzstufe-Schaltkreis 500 aus Fig.5A unterscheidet, nämlich dadurch, dass die Stromquelle 509 in Fig.32B als ein mit einer Vorspannung Vbιas an einem Anschluss 512 gesteuerter Transistor 511 vorgesehen ist. In diesem Dokument sind folgende Veröffentlichungen zitiert:
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[2] R. Brederlow, W. Weber, R. Jurk, C. Dahl, S. Kessel, J. Holz, W. Säuert, P. Klein, B. Lemaitre, D. Schmitt-Landsiedel, and R. Thewes, "Influence of fluorinated gate oxides on the low frequency noise of MOS transistors under analog Operation, " in Proceedings of the 28th European Solid-State Device Research Conference, pp. 472-5, 1998
[3] DE 10001124 Cl
[4] S.L.J. Gierkink, E.A.M. Klumperink, E. Van Tuijl, and B. Nauta, "Reducing MOSFET 1/f noise and power consumption by ' switched biasing'," in Proceedings of the 28th European Solid-State Circuits Conference, pp. 154-7, 1999
[5] E. Simoen, P. Vasina, J. Sikula, and C. Claeys, "Empirical model for the low-frequency noise of hot- carrier degraded submicron LDD MOSFETs, " IEEE El. Dev. Lett. 18, pp . 480-2, 1997
[6] I. Bloom, and Y. Nemirowsky, "1/f noise reduction of metal-oxide-semiconductor transistor by cycling from inversion to accumulation, " Appl . Phys . Lett. 58, pp . 1664-6, 1991
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[8] P.E. Allen, and D.R. Holberg, "CMOS analog circuit design, " New York, Oxford University Press, 1987 [9] P.R. Gray, R.G. Meyer, "Analysis and design of analog integrated circuits," NY, John Wiley & Sons , 1993
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[11] DE 44 35 305 AI
[12] US 2003/0128776 AI
[13] S.L.J. Gierkink et al . "Intrinsic 1/f Device Noise Reduction and Its Effect on Phase Noise in CMOS Ring Oscillators" In: IEEE Journal of Solid-State Circuits, 1999, Vol.34, No .7 , pp. 1022-1025
[14] E. Klumpernik et al. "Reducing MOSFET 1/f Noise and Power Consumption by Switched Biasing" In: IEEE Journal of Solid-State Circuits, 2000, Vol.35, No . , pp. 994-1001
[15] Enz, CC, Temes, G "Circuit techniques for reducing the effects of op-amp i perfections : auto zeroing, correlated double sampling and chopper stabilization", Proceedings of the IEEE, Vo.4, No . 11, September 1996
[16] Tihanyi et al. "Properties of ESFI MOS transistors due to the floating Substrate and the finite volume", IEEE Trans. Electron Devices, Vol. ED-22, S.1017, 1975
[17] Chan et al . "Comparative Study of Fully Depleted and Body-Grounded Non Fully Depleted SOI MOSFETs for High Performance analog and Mixed Signal Circuits", IEEE Trans. On Electron Devices, Vol.ED-42, Nr.11, S.1975, 1995 [18] Tenbroek et al. "Impact of Self-Heating and Thermal Coupling on Analog Circuits in SOI CMOS", IEEE Journal of Solid-State Circuits, Vol.33, Nr.7, S.1037, 1998
[19] Wei et al. "Minimizing Floating-Body-Introduced Threshold Voltage Variation in Partially Depleted SOI CMOS", IEEE Electron Device Letters, Vol.17, Nr.8, 1996
[20] Colionge "Silicon-on-Insulator Technology: Material to VLSI", Norwel, MA: Kluwer, S.139-141, 1991
[21] Jenkins, KA "Characteristics of SOI FETs Under Pulsed Conditions", IEEE Transactions on Electron Devices, Vol.44, Nr.11, 1997
[22] Perron, LM "Switch-Off Behaviour of Floating-Body PD SOI-MOSFETs", IEEE Transactions on Electron Devices, Vol.45, Nr.11. 1998
Bezugszeichenliste
100 n-MOS-Transistor 100a erster n-MOS-Ersatz-Transistor 100b zweiter n-MOS-Ersatz-Transistor 101 Silizium-Substrat 102 erster Source-/Drain-Anschluss 103 zweiter Source-/Drain-Anschluss 104 Gate-Anschluss 104a erster Ersatz-Gate-Anschluss 104b zweiter Ersatz-Gate-Anschluss 105 Substrat-Anschluss 105a erster Ersatz-Substrat-Anschluss 105b zweiter Ersatz-Substrat-Anschluss 110 Transistor-Anordnung 111 Masse-Potential 112a erstes Schalterelement 112b zweites Schalterelement 113a erster Taktsignal-Eingang 113b zweiter Taktsignal-Eingang 114 Gate-Schaltungsknoten 200 Transistor-Anordnung 201 Versorgungs-Potential 210 p-MOS-Transistor 210a erster p-MOS-Ersatz-Transistor 210b zweiter p-MOS-Ersatz-Transistor 300 integrierter Schaltkreis 301 p-dotiertes Silizium-Substrat 302 erster Source-/Drain-Bereich 303 zweiter Source-/Drain-Bereich 304 p-dotierter Substrat-Bereich 305 Gate-isolierende Schicht 306 Gate-Bereich 307 Bulk-Anschluss 308 n-dotierter Wannen-Bereich 309 erster Source-/Drain-Bereich
310 zweiter Source-/Drain-Bereich
311 Gate-isolierende Schicht
312 Gate-Bereich
313 n-dotierter Substrat-Bereich
314 Wannen-Anschluss 400 Transistor-Anordnung
500 Differenzstufe
501 erster n-MOS-Eingangs-Transistor
501a erster n-MOS-Ersatz-Eingangs-Transistor 501b zweiter n-MOS-Ersatz-Eingangs-Transistor
502 zweiter n-MOS-Eingangs-Transistor
502a dritter n-MOS-Ersatz-Eingangs-Transistor 502b vierter n-MOS-Ersatz-Eingangs-Transistor
503 erster Eingang
504 zweiter Eingang
505 erster Ausgang
506 zweiter Ausgang
507 erstes Lastelement
508 zweites Lastelement
509 Stromquelle
510 Differenzstufe
511 n-MOS-Stromquellen-Transistor
512 Vorspannung
600 Differenzstufe
601 erster p-MOS-Eingangs-Transistor
601a erster p-MOS-Ersatz-Eingangs-Transistor 601b zweiter p-MOS-Ersatz-Eingangs-Transistor
602 zweiter p-MOS-Eingangs-Transistor
602a dritter p-MOS-Ersatz-Eingangs-Transistor 602b vierter p-MOS-Ersatz-Eingangs-Transistor 610 Differenzstufe
700 Differenzstufe
701 erster n-MOS-Schalt-Transistor
702 zweiter n-MOS-Schalt-Transistor 703 dritter n-MOS-Schalt-Transistor
704 vierter n-MOS-Schalt-Transistor
705 fünfter n-MOS-Schalt-Transistor
706 sechster n-MOS-Schalt-Transistor
707 siebter n-MOS-Schalt-Transistor
708 achter n-MOS-Schalt-Transistor
800 Differenzstufe
801 erster p-MOS-Schalt-Transistor
802 zweiter p-MOS-Schalt-Transistor
803 dritter p-MOS-Schalt-Transistor
804 vierter p-MOS-Schalt-Transistor
805 fünfter p-MOS-Schalt-Transistor
806 sechster p-MOS-Schalt-Transistor
807 siebter p-MOS-Schalt-Transistor
808 achter p-MOS-Schalt-Transistor 900 Differenzstufe
1000 Differenzstufe
1001 Regelschaltung 1001a Eingang 1001b Ausgang
1100 Differenzstufe
1101 Sourcefolger-Schaltkreis
1102 Hilfs-Transistor
1103 Stromquelle
1200 Stromquellen-Schaltkreis
1201 erster Stromquellen-Transistor
1201a erster n-MOS-Ersatz-Stromquellen-Transistor 1201b zweiter n-MOS-Ersatz-Stromquellen-Transistor
1202 zweiter Stromquellen-Transistor
1202a dritter n-MOS-Ersatz-Stromquellen-Transistor 1202b vierter n-MOS-Ersatz-Stromquellen-Transistor
1203 n-ter Stromquellen-Transistor
1204 erster Ausgang
1205 zweiter Ausgang
1206 n-ter Ausgang 1207 Vorspannung
1210 VorSpannungs-Generier-Schaltkreis
1211 Wandler-Transistor
1212 Stromquelle
1220 Vorspannungs-Generier-Schaltkreis
1221 ohmscher Widerstand
1230 Vorspannungs-Generier-Schaltkreis 1231 n-MOS-Last-Transistor 1240 Vorspannungs-Generier-Schaltkreis 1241 p-MOS-Last-Transistor
1300 Stromquellen-Schaltkreis
1301 Spannungsquelle
1400 kaskadierter Stromquellen-Schaltkreis
1401 (n+l)-ter Kaskode-Transistor
1401a fünfter n-MOS-Ersatz-Stromquellen-Transistor 1401b sechster n-MOS-Ersatz-Stromquellen-Transistor
1402 (n+2)-ter Kaskode-Transistor
1402a siebter n-MOS-Ersatz-Stromquellen-Transistor 1402b achter n-MOS-Ersatz-Stromquellen-Transistor
1403 2n-ter Kaskode-Transistor
1404 andere Vorspannung
1410 kaskadierter Vorspannungs-Generier-Schaltkreis
1411 anderer Wandler-Transistor
1412 erster Hilfs-Transistor
1413 zweiter Hilfs-Transistor
1420 kaskadierter Vorspannungs-Generier-Schaltkreis 1500 Stromquellen-Schaltkreis 1510 Stromquellen-Schaltkreis
1600 Stromquellen-Schaltkreis
1601 erster n-MOS-Schalt-Transistor
1602 zweiter n-MOS-Schalt-Transistor
1603 dritter n-MOS-Schalt-Transistor
1604 vierter n-MOS-Schalt-Transistor
1605 fünfter n-MOS-Schalt-Transistor
1606 sechster n-MOS-Schalt-Transistor 1607 siebter n-MOS-Schalt-Transistor
1608 achter n-MOS-Schalt-Transistor 1610 Stromquellen-Schaltkreis
1700 Stromquellen-Schaltkreis
1701 neunter n-MOS-Schalt-Transist :or
1702 zehnter n-MOS-Schalt-Transi Lssttor
1703 elfter n-MOS-Schalt-Transist :oor
1704 zwölfter n-MOS-Schalt-Transistor
1705 dreizehnter n-MOS-Schalt-Transist ;or
1706 vierzehnter n-MOS-Schalt-Transist :oorr
1707 fünfzehnter n-MOS-Schalt-Transist :oor
1708 sechzehnter n-MOS-Schalt-Transisto sr 1800 Stromquellen-Schaltkreis
1900 Hilfs-Schaltbild
1901 erste Rauschspannungsquelle
1902 zweite Rauschspannungsquelle
1903 n-te Rauschspannungsquelle
1904 (n+l)-te Rauschspannungsquelle
1905 (n+2)-te Rauschspannungsquelle
1906 2n-te Rauschspannungsquelle 2000 Stromquellen-Schaltkreis
2001a erster p-MOS-Ersatz-Stromquellen-Transistoor 2001b zweiter p-MOS-Ersatz-Stromquellen-Transistor 2002a dritter p-MOS-Ξrsatz-Stromquellen-Transistor 2002b vierter p-MOS-Ersatz-Stromquellen-Transistor
2003 erster p-MOS-Schalt-Transistor
2004 zweiter p-MOS-Schalt-Transistor
2005 dritter p-MOS-Schalt-Transistor
2006 vierter p-MOS-Schalt-Transistor
2007 fünfter p-MOS-Schalt-Transistor
2008 sechster p-MOS-Schalt-Transistor
2009 siebter p-MOS-Schalt-Transistor
2010 achter p-MOS-Schalt-Transistor
2011 andere Spannungsquelle 2100 Stromquellen-Schaltkreis 2101 erster n-MOS-Schalt-Transistor
2102 zweiter n-MOS-Schalt-Transistor
2103 dritter n-MOS-Schalt-Transistor
2104 vierter n-MOS-Schalt-Transistor
2200 Stromquellen-Schaltkreis
2201 erster n-MOS-Schalt-Transistor
2202 zweiter n-MOS-Schalt-Transistor
2203 dritter n-MOS-Schalt-Transistor
2204 vierter n-MOS-Schalt-Transistor
2205 fünfter n-MOS-Schalt-Transistor
2206 sechster n-MOS-Schalt-Transistor
2207 siebter n-MOS-Schalt-Transistor
2208 achter n-MOS-Schalt-Transistor
2300 Stromquellen-Schaltkreis
2301 erster n-MOS-Schalt-Transistor
2302 zweiter n-MOS-Schalt-Transistor
2303 dritter n-MOS-Schalt-Transistor
2304 vierter n-MOS-Schalt-Transistor
2400 Stromquellen-Schaltkreis
2401 erster p-MOS-Schalt-Transistor
2402 zweiter p-MOS-Schalt-Transistor
2403 dritter p-MOS-Schalt-Transistor
2404 vierter p-MOS-Schalt-Transistor
2500 Stromspiegel-Schaltkreis
2501 erster Stromspiegel-Transistor
2501a erster Ersatz-Stromspiegel-Transistor 2501b zweiter Ersatz-Stromspiegel-Transistor
2502 zweiter Stromspiegel-Transistor
2502a dritter Ersatz-Stromspiegel-Transistor 2502b vierter Ersatz-Stromspiegel-Transistor
2503 Ausgang
2504 Stromquelle
2510 Stromspiegel-Schaltkreis
2511 erster n-MOS-Schalt-Transistor
2512 zweiter n-MOS-Schalt-Transistor 2513 dritter n-MOS-Schalt-Transistor
2514 vierter n-MOS-Schalt-Transistor
2515 fünfter n-MOS-Schalt-Transistor
2516 sechster n-MOS-Schalt-Transistor
2517 siebter n-MOS-Schalt-Transistor
2518 achter n-MOS-Schalt-Transistor 2600 Stromspiegel-Schaltkreis
2601a erster Ersatz-Stromspiegel-Transistor 2601b zweiter Ersatz-Stromspiegel-Transistor 2602a dritter Ersatz-Stromspiegel-Transistor 2602b vierter Ersatz-Stromspiegel-Transistor
2603 erster p-MOS-Schalt-Transistor
2604 zweiter p-MOS-Schalt-Transistor
2605 dritter p-MOS-Schalt-Transistor
2606 vierter p-MOS-Schalt-Transistor
2607 fünfter p-MOS-Schalt-Transistor
2608 sechster p-MOS-Schalt-Transistor
2609 siebter p-MOS-Schalt-Transistor
2610 achter p-MOS-Schalt-Transistor
2700 Operationsverstärker
2701 erster Eingang
2702 zweiter Eingang
2703 Vorspannung
2704 Ausgang
2710 erste Stromquelle
2711 erster n-MOS-Stromquellen-Transistor
2720 Differenz-Eingangs-Transistorpaar
2721 erster n-MOS-Differenzstufen-Transistor
2721a erster n-MOS-Ersatz-Differenzstufen-Transistor 2721b zweiter n-MOS-Ersatz-Differenzstufen-Transistor
2722 zweiter n-MOS-Differenzstufen-Transistor
2722a dritter n-MOS-Ersatz-Differenzstufen-Transistor 2722b vierter n-MOS-Ersatz-Differenzstufen-Transistor
2730 Stromspiegel
2731 erster p-MOS-Stromspiegel-Transistors 2731a erster p-MOS-Ersatz-Stromspiegel-Transistor 2731b zweiter p-MOS-Ersatz-Stromspiegel-Transistor 2732 zweiter p-MOS-Stromspiegel-Transistors 2732a dritter p-MOS-Ersatz-Stromspiegel-Transistor 2732b vierter p-MOS-Ersatz-Stromspiegel-Transistor
2740 zweite Stromquelle
2741 erster p-MOS-Stromquellen-Transistor
2741a erster p-MOS-Ersatz-Stromquellen-Transistor 2741b zweiter p-MOS-Ersatz-Stromquellen-Transistor
2750 dritte Stromquelle
2751 zweiter n-MOS-Stromquellen-Transistor
2751a dritter p-MOS-Ersatz-Stromquellen-Transistor 2751b vierter p-MOS-Ersatz-Stromquellen-Transistor
2800 Operationsverstärker
2801 erste Vorspannung
2802 zweite Vorspannung
2803 dritte Vorspannung
2804 vierte Vorspannung
2805 fünfte Vorspannung
2806 erster Ausgang
2807 zweiter Ausgang
2810 erste Stromquelle
2811 erster n-MOS-Stromquellen-Transistor 2820 Differenz-Eingangs-Transistorpaar
2830 zweite Stromquelle
2831 erster p-MOS-Stromquellen-Transistor
2831a erster p-MOS-Ersatz-Stromquellen-Transistor 2831b zweiter p-MOS-Ersatz-Stromquellen-Transistor
2832 zweiter p-MOS-Stromquellen-Transistor
2833 dritter p-MOS-Stromquellen-Transistor
2833a dritter p-MOS-Ersatz-Stromquellen-Transistor 2833b vierter p-MOS-Ersatz-Stromquellen-Transistor
2834 vierter p-MOS-Stromquellen-Transistor
2840 dritte Stromquelle
2841 zweiter n-MOS-Stromquellen-Transistor 2842 dritter n-MOS-Stromquellen-Transistor 2842a erster n-MOS-Ersatz-Stromquellen-Transistor 2842b zweiter n-MOS-Ersatz-Stromquellen-Transistor
2843 vierter n-MOS-Stromquellen-Transistor
2844 fünfter n-MOS-Stromquellen-Transistor
2844a dritter n-MOS-Ersatz-Stromquellen-Transistor 2844b vierter n-MOS-Ersatz-Stromquellen-Transistor 2850 Common-Mode-Feedback-Schaltung
2851 erster Common-Mode-Feedback-Transistor
2852 zweiter Common-Mode-Feedback-Transistor
2900 Operationsverstärker
2901 n-MOS-Schalt-Transistoren
2902 p-MOS-Schalt-Transistoren 3000 Operationsverstärker
3100 differentieller Schaltkreis
3101 erster n-MOS-Transistor
3102 zweiter n-MOS-Transistor
3103 erster Source-/Dram-Anschluss
3104 zweiter Source-/Dram-Anschluss
3105 erster Source-/Dram-Anschluss
3106 zweiter Source-/Dram-Anschluss
3107 Gate-Anschluss
3108 Gate-Anschluss
3109 Substrat-Anschluss
3110 differentieller Schaltkreis
3111 erstes Schalterelement
3112 zweites Schalterelement
3113 erster Taktsignal-E gang
3114 zweiter Taktsignal-Emgang
3115 drittes Schalterelement
3116 viertes Schalterelement
3117 fünftes Schalterelement
3118 sechstes Schalterelement 3200 Differenzstufe-Schaltkreis 3210 Differenzstufe-Schaltkreis

Claims

Patentansprüche :
1. Transistor-Anordnung,
• mit einem ersten und einem zweiten Feldeffekttransistor, von denen jeder einen ersten und einen zweiten Source-/ Drain-Anschluss aufweist und einen Steuer-Anschluss zum Anlegen eines ersten oder eines zweiten Signals aufweist, wobei beide Feldeffekttransistoren desselben Leitungstyps sind; • wobei die Transistor-Anordnung derart eingerichtet ist, dass alternierend o an den Steuer-Anschluss des ersten Feldeffekttransistors das erste Signal und simultan an den Steuer-Anschluss des zweiten Feldeffekttransistors das zweite Signal anlegbar ist; o an den Steuer-Anschluss des ersten Feldeffekttransistors das zweite Signal und simultan an den Steuer-Anschluss des zweiten Feldeffekttransistors das erste Signal anlegbar ist .
• 2. Transistor-Anordnung nach Anspruch l,bei der die ersten Source-/Drain-Anschlüsse des ersten und des zweiten Feldeffekttransistors miteinander gekoppelt sind;
• bei der die zweiten Source-/Drain-Anschlüsse des ersten und des zweiten Feldeffekttransistors miteinander gekoppelt sind.
3. Transistor-Anordnung nach Anspruch 1 oder 2, bei welcher der Steuer-Anschluss ein Gate-Anschluss oder ein
Substrat-Anschluss ist.
4. Transistor-Anordnung nach einem der Ansprüche 1 bis 3,
• bei welcher o für den Fall, dass der Steuer-Anschluss des ersten und des zweiten Feldeffekttransistors e Gate- Anschluss ist, der erste und der zweite Feldeffekttransistor einen Substrat-Anschluss als Zusatz-Steuer-Anschluss aufweisen; o für den Fall, dass der Steuer-Anschluss des ersten und des zweiten Feldeffekttransistors em Substrat- Anschluss ist, der erste und der zweite Feldeffekttransistor einen Gate-Anschluss als Zusatz-Steuer-Anschluss aufweisen; • wobei die Zusatz-Steuer-Anschlusse des ersten und des zweiten Feldeffekttransistors miteinander gekoppelt sind.
5. Transistor-Anordnung nach einem der Ansprüche 1 bis 4, bei der eines des ersten und zweiten Signals em Nutzsignal und das jeweils andere Signal em Referenzpotential ist oder bei der das erste Signal und das zweite Signal jeweils em Referenzpotential ist oder bei der das erste Signal und das zweite Signal jeweils em Nutzsignal ist.
6. Transistor-Anordnung nach einem der Ansprüche 1 bis 5, bei welcher der erste und der zweite Feldeffekttransistor baugleich sind.
7. Transistor-Anordnung nach einem der Ansprüche 1 bis 6, bei der das erste und das zweite Signal an den Steuer- Anschlüssen der ersten und zweiten Feldeffekttransistoren mit einer Alternier-Frequenz alternierend angelegt sind, die mindestens so groß ist wie die Eckfrequenz der Rauschcharakteristik der Feldeffekttransistoren.
8. Transistor-Anordnung nach einem der Ansprüche 1 bis 7, bei der das erste und das zweite Signal an den Steuer- Anschlüssen der ersten und zweiten Feldeffekttransistoren mit einer Alternier-Frequenz alternierend angelegt sind, die großer ist als die Frequenzen eines Nutz-Frequenzbands eines zugeordneten Schaltkreises.
9. Transistor-Anordnung nach einem der Ansprüche 1 bis 5, bei der die das erste und das zweite Signal an den Steuer- Anschlüssen der ersten und zweiten Feldeffekttransistoren mit einer reziproken Alternier-Frequenz alternierend angelegt sind, die kiemer ist als eine mittlere Lebensdauer eines Besetzungszustands einer Storstelle im Grenzbereich zwischen Kanal-Bereich und Gate-isolierender Schicht der Feldeffekttransistoren.
10. Transistor-Anordnung nach einem der Ansprüche 3 bis 9, bei der zumindest einer der Substrat-Anschlüsse als Wannen- Anschluss von einem der beiden Feldeffekttransistoren, der in einer Wanne ausgebildet ist, eingerichtet ist.
11. Transistor-Anordnung nach einem der Ansprüche 1 bis 10, die derart eingerichtet ist, dass von den beiden Feldeffekttransistoren jeweils einer in einem Inversions- Arbeitspunkt und der jeweils andere in einem Akkumulations- oder Verarmungs-Arbeitspunkt betreibbar ist.
12. Transistor-Anordnung nach einem der Ansprüche 1 bis 11, bei welcher
• der Steuer-Anschluss des ersten Feldeffekttransistors mit einem ersten Schaltelement gekoppelt ist, welches mittels eines ersten Taktsignals mit einer Alternier- Frequenz schaltbar ist;
• der Steuer-Anschluss des zweiten Feldeffekttransistors mit einem zweiten Schaltelement gekoppelt ist, welches mittels eines zweiten Taktsignals, das zu dem ersten Taktsignal komplementär ist, mit der Alternier-Frequenz schaltbar ist;
• wobei mittels des jeweiligen Schaltelements an den jeweiligen Steuer-Anschluss des jeweiligen Feldeffekttransistors mit der Alternier-Frequenz alternierend das erste oder das zweite Signal anlegbar
13. Transistor-Anordnung nach Anspruch 12, bei der die ersten und zweiten Schaltelemente erste und zweite Schalttransistoren-Anordnungen sind, an deren jeweiligen Gate-Anschluss das jeweilige Taktsignal anlegbar ist und wobei e jeweiliger Source-/Dram-Anschluss eines jeweiligen Schalttransistors mit dem Steuer-Anschluss des jeweiligen Feldeffekttransistors gekoppelt ist.
14. Transistor-Anordnung nach einem der Ansprüche 1, 3, 4, 6
die als differentielle Transistor-Anordnung eingerichtet ist, bei der das erste Signal und das zweite Signal zueinander differentielle Nutzsignale sind.
15. Transistor-Anordnung nach Anspruch 14, mit einem Tiefpassfllter, das derart verschaltet ist, dass em mittels des alternierenden Anlegens des ersten Signals und des zweiten Signals verursachtes Storsignal mittels des Tiefpassfilters unterdruckbar ist.
16. Transistor-Anordnung nach Anspruch 14 oder 15, bei welcher
• der erste Source-/Dram-Anschluss des ersten Feldeffekttransistors mit einem dritten Schaltelement gekoppelt ist, welches mittels des ersten Taktsignals mit der Alternier-Frequenz schaltbar ist;
• der erste Source-/Dram-Anschluss des zweiten Feldeffekttransistors mit einem vierten Schaltelement gekoppelt ist, welches mittels des zweiten Taktsignals, das zu dem ersten Taktsignal komplementär ist, mit der Alternier-Frequenz schaltbar ist.
17. Transistor-Anordnung nach Anspruch 14 oder 15, mit einer Stromquelle, die mit dem ersten Source-/Dram-
Anschluss des ersten Feldeffekttransistors und mit dem ersten Source-/Dram-Anschluss des zweiten Feldeffekttransistors gekoppelt ist.
18. Transistor-Anordnung nach einem der Ansprüche 14 bis 17, bei welcher • der zweite Source-/Dram-Anschluss des ersten Feldeffekttransistors mit einem fünften Schaltelement gekoppelt ist, welches mittels des ersten Taktsignals mit der Alternier-Frequenz schaltbar ist;
• der zweite Source-/Drain-Anschluss des zweiten Feldeffekttransistors mit einem sechsten Schaltelement gekoppelt ist, welches mittels des zweiten Taktsignals, das zu dem ersten Taktsignal komplementär ist, mit der Alternier-Frequenz schaltbar ist.
19. Transistor-Anordnung nach einem der Ansprüche 14 bis 18, die auf und/oder in einem Silicon-on-Insulator-Substrat gebildet ist.
20. Transistor-Anordnung nach einem der Ansprüche 14 bis 19, die in Analog-Schaltungstechnik realisiert ist.
21. Transistor-Anordnung nach Anspruch 19 oder 20, mit mindestens einem zusatzlichen Feldeffekttransistor,
• wobei jeder des mindestens einen zusatzlichen Feldeffekttransistors einen ersten und einen zweiten Source-/Drain-Anschluss aufweist und einen Steuer- Anschluss aufweist, an den das erste oder das zweite Signal anlegbar ist;
• wobei die Transistor-Anordnung derart eingerichtet ist, dass in einem ersten Betriebszustand an den Steuer- Anschluss des ersten Feldeffekttransistors oder des zweiten Feldeffekttransistors oder genau eines des mindestens einen zusatzlichen Feldeffekttransistors das erste Signal und simultan an die Steuer-Anschlüsse von allen anderen Feldeffekttransistoren das zweite Signal angelegt wird, wobei in nachfolgenden Betriebszustanden das erste Signal sukzessive an den Steuer-Anschluss von jeweils einem der übrigen Feldeffekttransistoren angelegt wird und simultan das zweite Signal an die Steuer-Anschlüsse von allen anderen Feldeffekttransistoren angelegt wird.
22. Transistor-Anordnung nach einem der Ansprüche 1 bis 21, mit einer Taktgeber-Einheit, die mit den
Feldeffekttransistoren derart gekoppelt ist, dass sie den Feldeffekttransistoren alternierend die Signale mittels gegeneinander verschobenen Taktsignalen bereitstellt.
23. Transistor-Anordnung nach Anspruch 22, bei der die Taktgeber-Einheit derart eingerichtet ist, dass sie die Taktsignale zum Verringern des Aufheizens der auf und/oder in dem Silicon-on-Insulator-Substrat gebildeten
Feldeffekttransistoren und/oder zum Verringern des Floating- Body-Effekts der auf und/oder in dem Silicon-on-Insulator- Substrat gebildeten Feldeffekttransistoren vorgibt.
24. Integrierter Schaltkreis mit mindestens einer Transistor-Anordnung nach einem der Ansprüche 1 bis 23.
25. Integrierter Schaltkreis nach Anspruch 24, eingerichtet als
• Differenzstufe-Schaltkreis;
• Stromquelle-Schaltkreis;
• Stromspiegel-Schaltkreis; oder
• Operationsverstärker-Schaltkreis .
26. Verfahren zum Betreiben von Feldeffekttransistoren,
• bei dem ein erster und ein zweiter Feldeffekttransistor miteinander verschaltet werden, wobei jeder der Feldeffekttransistoren einen ersten und einen zweiten Source-/Drain-Anschluss aufweist und einen Steuer- Anschluss zum Anlegen eines ersten oder eines zweiten Signals aufweist, wobei beide Feldeffekttransistoren desselben Leitungstyps sind; • wobei die Transistor-Anordnung derart eingerichtet wird, dass alternierend o an den Steuer-Anschluss des ersten Feldeffekttransistors das erste Signal und simultan an den Steuer-Anschluss des zweiten Feldeffekttransistors das zweite Signal angelegt wird; o an den Steuer-Anschluss des ersten Feldeffekttransistors das zweite Signal und simultan an den Steuer-Anschluss des zweiten Feldeffekttransistors das erste Signal angelegt wird.
27. Verfahren nach Anspruch 26, bei welcher als Steuer-Anschluss ein Gate-Anschluss oder ein Substrat-Anschluss verwendet wird.
28. Verfahren nach Anspruch 27, bei dem mittels des alternierenden Anlegens der ersten und zweiten Signale die Quasi-Fermi-Energie in einem Grenzbereich zwischen Kanal-Bereich und Gate-isolierender Schicht der Feldeffekttransistoren periodisch um einen Wert verändert wird, der größer ist als das Produkt aus der Boltzmann- Konstante und der absoluten Temperatur.
29. Verfahren nach Anspruch 27 oder 28, bei dem mittels des alternierenden Anlegens der ersten und zweiten Signale die Quasi-Fermi-Energie in einem Grenzbereich zwischen Kanal-Bereich und Gate-isolierender Schicht der
Feldeffekttransistoren periodisch um zwischen ungefähr lOOmeV und ungefähr leV verändert wird.
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