EP1642336A1 - Procede d interconnexion de composants actif et passif et co mposant heterogene a faible epaisseur en resultant - Google Patents

Procede d interconnexion de composants actif et passif et co mposant heterogene a faible epaisseur en resultant

Info

Publication number
EP1642336A1
EP1642336A1 EP04766105A EP04766105A EP1642336A1 EP 1642336 A1 EP1642336 A1 EP 1642336A1 EP 04766105 A EP04766105 A EP 04766105A EP 04766105 A EP04766105 A EP 04766105A EP 1642336 A1 EP1642336 A1 EP 1642336A1
Authority
EP
European Patent Office
Prior art keywords
components
component
pads
support
heterogeneous
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP04766105A
Other languages
German (de)
English (en)
Inventor
Christian Thales Intellectual Property Val
Olivier THALES Intellectual Property LIGNIER
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
3D Plus SA
Original Assignee
3D Plus SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 3D Plus SA filed Critical 3D Plus SA
Publication of EP1642336A1 publication Critical patent/EP1642336A1/fr
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/228Terminals
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/40Structural combinations of fixed capacitors with other electric elements, the structure mainly consisting of a capacitor, e.g. RC combinations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568Temporary substrate used as encapsulation process aid
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32135Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73267Layer and HDI connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01014Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01027Cobalt [Co]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01028Nickel [Ni]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01046Palladium [Pd]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01056Barium [Ba]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01087Francium [Fr]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701Low temperature co-fired ceramic [LTCC]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/10251Elemental semiconductors, i.e. Group IV
    • H01L2924/10253Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19041Component type being a capacitor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19042Component type being an inductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19043Component type being a resistor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19105Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/30105Capacitance
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/30107Inductance
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3025Electromagnetic shielding

Definitions

  • the present invention relates to a process for interconnecting active and passive components, in two or three dimensions, and the resulting heterogeneous components having a small thickness.
  • active and passive components in two or three dimensions, and the resulting heterogeneous components having a small thickness.
  • passive components and in particular the capacitors
  • the capacitors deposited on the substrate glass, alumina, silicon
  • the disadvantage of these deposited capacitors comes from their very low permittivity. this range from 4 to a few tens, while the permittivities of ceramic capacitors reach several thousand. These latter capacitors based on barium titanate are very stable and very reliable.
  • the present invention overcomes the aforementioned drawbacks by proposing an active and passive component interconnection method, particularly applicable to the interconnection of chip-type active components and ceramic capacitors, making it possible to produce heterogeneous components with two or three dimensions of small thickness.
  • the process is based on a simultaneous thinning of the active and passive components embedded in a polymer layer by heterogeneous surfacing, that is to say non-selectively applied to both the passive and active components and to the polymer layer. the applicant having shown that, surprisingly, this process does not significantly affect the performance of passive components, including ceramic capacitors.
  • the invention proposes a method of interconnecting active and passive components, provided with pads for their interconnection, characterized in that i comprises: positioning and fixing on a plane support of at least one active component and a passive component, the pads being in contact with the support, the deposition of a polymer layer on the entire support and said components, the removal of the support, the redistribution of the pads between the components and / or to the periphery by means of metal conductors arranged according to a predetermined pattern, making it possible to obtain a reconstituted heterogeneous structure, - the heterogeneous thinning of said structure by non-selective surfacing of the polymer layer and at least one passive component.
  • FIG. 1 an embodiment of the method according to the invention
  • FIGS. 2A, 2B and 2C exemplary embodiments of the steps of the method according to claim 1
  • FIGS. 3A and 3B are exemplary embodiments of the prior thinning step on ceramic capacitors
  • - Figure 4 the diagram of a resistance to which the method according to the invention can be applied
  • - Figure 5 the method according to the invention applied to the three-dimensional interconnection
  • FIG. 6, a diagram illustrating steps of the method described in FIG. 5
  • FIG. 7, a diagram showing in a sectional view a thinned 3D heterogeneous component obtained by the process described starting from FIG.
  • FIG. 1 describes an embodiment of the method for interconnecting passive and active components according to the invention, in particular for producing very thin three-dimensional heterogeneous components.
  • heterogeneous component is meant an electronic component comprising both one or more active and passive components connected together to form an electronic circuit to provide a given electronic function.
  • the active component comprises any component commonly called "chip” and implementing semiconductor technology, for example diode, transistor, or integrated circuit.
  • Passive component is understood to mean the other components, whether they are conventional components of resistance, capacitor or surface-mounted inductance type, or the electromechanical components etched in silicon and known by the name of MEMS (abbreviation for Anglo-Saxon expression “Micro ElectroMechnical Systems”).
  • MEMS Micro ElectroMechnical Systems
  • the method according to the invention overcomes this disadvantage.
  • the method described in the example of FIG. 1 notably comprises prior thinning of the passive components (step 10, optional), positioning and fixing on a plane support of at least one active component and one passive component (step 11).
  • the first step of the method according to the invention consists in positioning and fixing on a plane support the components provided with pads for their interconnection and intended to be connected to one another.
  • FIGS. 1 The first step of the method according to the invention, identified in FIG. 1, consists in positioning and fixing on a plane support the components provided with pads for their interconnection and intended to be connected to one another.
  • FIG. 2A and 2B illustrate, according to an example, the realization of the steps of the method described in FIG. 1.
  • the figures show the connection of an active component, identified 21, with a first passive component, for example a 20, and a second passive component, in this example a ceramic capacitor, identified 22.
  • a passive MEMS-type component denoted 27.
  • These components are The pads of the components, marked respectively 211 for the active component and 221 for the ceramic capacitor, are in contact with the support.
  • a large number of components arranged in the form of substantially identical patterns can be positioned and fixed on the support 23.
  • the process is then applied collectively to the entire support and the reconstituted structure (or reconstituted wafer) obtained at the end of the process will be cut to obtain as many individual heterogeneous components.
  • the support 23 is an adhesive sheet that can be peeled off without special treatment, such as for example a polyvinyl chloride sheet of the type used in the manufacture of silicon washers or "wafer" according to the English expression, and commonly called drum skin.
  • the positioning of the components, very precise, is achieved for example by an optical control camera with referenced reference pads.
  • an adhesive sheet as a support makes it possible to avoid the adhesive gluing of the components, which is more complicated to implement because the drop of glue must be extremely well calibrated and very thin to avoid touching the pads, and more limited in the possibilities of application because the pads must necessarily be at the periphery of the component.
  • an adhesive sheet can be removed without special treatment, by peeling, while that a bonding of the support requires a heat treatment to polymerize the glue and acid chemical treatment to remove it.
  • the ceramic capacitor 22 has undergone a prior thinning step described by means of FIG. 3A. This optional step makes it possible to thin the ceramic capacitor in two faces facing each other and to further reduce the thickness thereof.
  • the ceramic capacitor (30) conventionally comprises a zone of interspersed even and odd planar electrodes, marked respectively 31 and 32, two ceramic filling zones 33 and 34 located on either side of the electrode zone. which are not electrically functional, and two terminal pins marked (generally in silver-palladium or nickel-gold) to which are connected for example respectively the even and odd electrodes 31 32.
  • the ceramic capacitor is thinned according to one of its faces, for example by polishing. According to a first variant shown in FIG. 3A, the capacitor is thinned along a face parallel to the electrodes.
  • the capacitor is for example glued on a support 36 by means of an adhesive material that can be easily peeled, for example wax 37 or a tacky film such as that described above.
  • the polishing can be carried out in zones 33 and 34 which are not electrically functional.
  • FIG. 3A shows the thinned capacitor in the ceramic zone 33 along the section plane marked C.
  • the applicant has shown that it is possible to thin in the zone of electrodes.
  • the capacitive value will decrease as the electrode levels are removed.
  • An optical check can be performed to verify that thinning is not performed across the plane of the electrodes.
  • the very low price of the ceramic capacitors (10 to 100 times lower than the capacitors deposited) makes it possible to sort the components once thinned and to keep only the good ones, by non-destructive and instantaneous ceramic capacitor reliability test techniques. known to those skilled in the art.
  • the thinned capacitors are then detached and can be transferred to the support 23 (FIG. 2A), the thinned face facing the support so that the sections 351 termination pads (Figure 3A) provide the function of pads 221 of the passive component.
  • FIG. 3B illustrates the case of prior thinning of a ceramic capacitor with attached electrode.
  • the ceramic capacitors have termination pads 35 made of a material incompatible with the metallization that will be applied during the redistribution step of the pads (step 15 described below), and which is fixed by the chip metallization technology. Thus, it may be necessary to carry out the thinned capacitors with non-oxidizable metals or alloys (gold or gold-palladium, for example).
  • electrodes 39 in the form of a ribbon or wire are glued to the termination pads 35 by means of conductive glue (for example silver) or by brazing. After thinning (section C), the non-oxidizable electrodes 39 have sections 391 which can provide the function of pads 221 of the passive component (FIG. 2A).
  • the capacitor can be thinned along one of its faces perpendicular to the plane of the electrodes, which reduces the capacitive value but makes it possible to keep the positioning symmetry of the electrodes relative to the faces which are parallel thereto.
  • the external metallizations 35 of the electrodes extending on the four adjacent faces, the capacitor may be glued to the adhesive support 23 by the ends of the metallizations 35 with the electrodes parallel or perpendicular to the plane of the support.
  • FIG. 4 represents the diagram of a commercial passive component, of resistor type, to which the method can be applied.
  • the resistor 40 comprises an inert substrate 41, for example alumina, whose thickness is of the order of a millimeter, a resistive layer 42 (of the order of one micron) and conductive pads 43 generally formed of layers of conductive material which encase the lateral faces of the component, on both sides of the active layer.
  • the very thin active layer 42 is positioned near a face. Prior thinning of the component is possible on the opposite side to that carrying the active layer.
  • the component is then positioned and fixed on the substrate with the face carrying the active layer facing the substrate. During the interconnection process according to the invention, the component is positioned on the support 23 (FIG.
  • step 16 of the method, described in FIG. below
  • the zones 431 of the pads 43 in contact with the support 23 form the pads 221 of the component (FIG. 2A).
  • the method is applied in the same way to an inductance-type component, the active layer then being an inductive layer.
  • the next step, labeled 12, consists of depositing on the assembly of components and the support a polymer layer (marked 24 in FIGS. 2A, 2B), for example epoxy resin.
  • the rectification of the polymer layer is an optional step of the interconnection method according to the invention, particularly advantageous in the case where the method is applied collectively to a reconstituted washer.
  • the grinding indicated A in FIG. 2A, consists of a lapping followed optionally by polishing.
  • the applicant has shown that it is possible, if the thickness of the components so requires, and in particular passive components, to carry out a heterogeneous thinning, that is to say non-selective, resulting in a cut in the thickness of the structure through the different materials that form the diversity of components and the layer.
  • the support 24 (step 14) is then removed to proceed with the redistribution of the pads (step 15).
  • the support being formed of an adhesive sheet
  • the removal is carried out by a simple peeling of the sheet.
  • the redistribution of the pads is intended to connect together the components of the same pattern and / or to make connections to the periphery of the pattern for a subsequent three-dimensional interconnection.
  • Figure 2B illustrates an advantageous embodiment of this step.
  • a layer 25 of a layer is deposited over the entire surface.
  • the pattern corresponding to the pattern of the pads 221 is etched in the polymer layer by illumination through a mask.
  • a metal layer is then deposited, and again the metal layer is etched by a similar technique in a predetermined pattern of connections to form the metal conductors 26 connecting the component to another component and / or to the periphery.
  • several layers of metal may be deposited on each other.
  • the choice of the metal must be compatible with the material of which the pads 221 of the passive and active components are constituted.
  • the metal is a tricouche-type alloy conventionally used and having layers of titanium-tungsten, nickel and gold. At the end of this step, a reconstituted heterogeneous structure is obtained.
  • the section marked B in FIG. 2B is made through the polymer forming the layer 24, the material forming the passive component, for example the ceramic for a capacitor as described in FIG. 2B, or the alumina in the case a resistor and optionally the silicon forming the support of the active component.
  • the cut is made by honing followed by non-selective polishing of the surface of the structure. Lapping and polishing are advantageously done by mechanical abrasion, a process that is widely used in the semiconductor field and is inexpensive.
  • a thinned heterogeneous structure which can be cut (step 17) is then obtained to form ultra-thin heterogeneous elementary components.
  • the components thus obtained are two-dimensional. They can be used as such to make two-dimensional micro-boxes, or, as described below, for three-dimensional stacking.
  • MEMS is another particularly interesting case of passive component to which the interconnection method according to the invention can be applied.
  • MEMS are electromechanical components etched in silicon and having sensor, actuator, switch, etc. Highly sensitive to moisture and external stresses, they are necessarily arranged in a cavity protected by a cover, for example plastic.
  • FIG. 2C illustrates the interconnection of a MEMS 27 and a chip 21 with the method according to the invention.
  • the MEMS 27 comprises, protected by a cover 270, a sensitive portion 271 etched in a substrate 272 generally of silicon.
  • the substrate is positioned and adhered to the support 23 (not shown in FIG. 2C).
  • the sensitive portion is located on the substrate 272 on the opposite side to that in contact with the support, in fact, it must not receive glue or resin and stay out of stress.
  • the interface 273 has two faces equipped with metal contacts 275 and 276 respectively on the face vis-à-vis the support 23 on which the interface is bonded and on the opposite face, the contacts being interconnected.
  • the contacts 276 are connected to metal pads 274 of the substrate 272, in contact with the sensitive surface 271, by connection wires 277.
  • the cap 270 which can be made of organic material ( epoxy resin) or inorganic (silicon, glass, ceramic such as alumina, metal or metal alloys) is "glued" to the interface273. It is ensured that the thickness of the cover is sufficient so that after final thinning it can always maintain its integrity and constitute a protective cavity for the MEMS.
  • the support is then removed to proceed with the redistribution of the pads.
  • the redistribution of the pads is made according to the method described above.
  • the perimeter of the hood is usually connected with nothing. If for electrical reasons of shielding for example it had to be connected to a mass electrical, it is enough to metallize its periphery (metallization 278) if this one is insulating or to do nothing if this one is conductive; the periphery 278 will then be connected to pads 279 of the interface 273.
  • two metallization layers 261 and 262 are provided, deposited on two layers of insulating material 251, 252 which make it possible to connect the hood to the mass through its periphery 278.
  • the thinning (cut B) is in the thickness of the hood.
  • the interconnection method as described above applies to the production of three-dimensional thinned heterogeneous components.
  • the method implemented for the production of 3D components includes steps of the method described in French Patent Application No. 90 154 73 filed on 11/12/1990 in the name of the applicant. The steps are briefly recalled in FIG. 5 and FIG. 6 illustrates, in one example, the various steps.
  • the embodiment (50) of the thinned heterogeneous elementary components (denoted 60 in FIG. 6) is made by the interconnection method according to the invention as described previously and illustrated in FIG. 1. A sectional view of an example of Heterogeneous elementary component thinned thus produced is shown in Figure 2B.
  • the elementary components include connections 601 (FIG. 6) oriented towards the periphery of the component.
  • the components are then stacked and glued (step 51) on a substrate 61.
  • the components 60 are either identical components or components having different electrical functions.
  • the substrate 61 is for example an adhesive sheet of the type of that described above.
  • the first component 62 bonded to the substrate is an interconnection component, for example a printed circuit substrate, for the subsequent connection of the 3D component, and comprising pads 621 positioned on the substrate side face connected to studs 622 positioned on the face vis-à-vis.
  • the elementary components 60 are therefore stacked on this first interconnection component and bonded, for example by means of an epoxy adhesive 63.
  • the assembly formed of the stack of the elementary components 60 and the interconnection component 62 is embedded (step 52, FIG. 5) with a polymer material 64 (for example an epoxy resin) to form a parallelepiped shaped block.
  • the faces of this block are then metallized to form the connections (step 54).
  • the method used is a collective process. On a single substrate 61, the individual heterogeneous components are stacked and glued together as described above.
  • the coating material is applied to the entire support and the resulting structure is cut (step 53) so as to reveal the sections of all the conductors (601, 622) arriving at the periphery for each of the levels consisting of the elementary components 60 and the interconnection component 62.
  • the faces of this block are then metallized in 4 or 5 faces (step 54), short-circuiting the set of drivers
  • FIG. 7 is a sectional view of an exemplary embodiment of a three-dimensional thinned heterogeneous component obtained by the method as described in FIG. 5.
  • the thinned three-dimensional heterogeneous component comprises the component of FIG. interconnection 62 with the pads 621 for the connection with the substrate on which it will be reported to be interconnected with others and, stacked thereon, the thinned heterogeneous elementary components 60,5 between which layers of glue are arranged 63.
  • the metallization layer 71 short-circuiting the conductors leading to the periphery of each level is deposited on the 4 or 5 faces of the three-dimensional component, making it possible, after etching, to form an interconnection network between the assembly.
  • different levels In the example of Figure 7 are shown active components 21 and passive 20, 22 of the capacitor type and connection wires respectively.
  • the advantage of such connection son 20 may be the interconnection of the different levels through the use of a conductive layer 63, such as an anisotropic glue ACF type (for "Anisotropic Conductive Film” according to the English-5 expression Saxon), in liquid or film form, which is conductive in the direction in which pressure is exerted.
  • ACF type for "Anisotropic Conductive Film” according to the English-5 expression Saxon
  • FIG. 8 illustrates by a diagram another example of implementation of the interconnection method according to the invention for producing three-dimensional thinned heterogeneous components.
  • the process substantially involves the steps of the process described in FIG. 1. Only in this example, more than one active component is stacked on top of each other prior to deposition of the polymer layer (step 12 FIG. 1).
  • This implementation of the method according to the invention is particularly advantageous in the case where the active components have sufficiently small thicknesses to be able to be stacked with a total height of the stack which remains lower than the height of the passive component.
  • the active components will not be affected, however it will proceed to a non-selective surfacing of the polymer layer and passive components, to reduce the thickness of the component heterogeneous thus formed.
  • the method described here comprises positioning and fixing on a plane support of at least one passive component 80 and at least one first active component 81, the pads of the components (respectively 801, 811) being in contact with the support.
  • the flat support is for example an adhesive sheet as described above.
  • the method also comprises stacking and gluing the first active component 81 with a second active component 82, the pads 821 of the second component being on the opposite side to that on the other. contact with the first component.
  • a second active component On this second component, one or more other active components 83 may also be stacked, the pads 831 of each other component being on the face opposite to that in contact with the lower component.
  • the number of active components that can be stacked depends on their thickness relative to that of the passive component 80.
  • the connection of the active components is done in the following manner.
  • one or more pads adapters 84 are positioned and fixed on the plane support (not shown) in the same way as the passive component 80 and the first active component 81.
  • the adapters can be of the same type as those described.
  • Each adapter has two faces with metal contacts interconnected, denoted respectively 841 on the face in contact with the support and 842 on the other face, vis-à-vis.
  • the adapters 84 may be formed of a metal grid.
  • the metal grid coated in a resin consists for example of ferro-nickel alloy, copper. It is nickel-plated and gilded so that it can receive wire cabling.
  • the method comprises the formation of connections by means of wires 822 between the pads 821 of the second component 82 and the contacts 842 of the adapter, as well as, where appropriate, the formation of connections by connector wires 832 between the pads of each other component 83 and 842 contacts of the adapter or the lower component pads, here the pads 821 of the second component 82.
  • the subsequent steps of the method are similar to those described in the example of Figure 1 and include the deposition of a layer of polymer 85 on the assembly of the support and components, the removal of the support, then the redistribution of the pads between the components and / or to the periphery by means of metal conductors 86 to obtain a reconstituted heterogeneous 3D structure.
  • This structure is then subjected to heterogeneous thinning by non-selective surfacing of a polymer layer and passive components (section noted E in FIG. 8).
  • the active components are not thinned during the heterogeneous thinning step, these components being in any case assumed sufficiently thin in themselves.
  • the redistribution of the studs in this example is made in the same way as that described from FIG. 2B with the deposition of a photo-etchable insulating layer (87, FIG. 8), the etching of the layer in a pattern corresponding to the positioning of the pads. (801, 811, 841), depositing a metal layer, then etching the metal layer according to the desired pattern of metal conductors.
  • the passive components may undergo a prior thinning step.
  • the method can be applied collectively by fixing a large number of components arranged in the form of identical patterns on the same support. The reconstituted structure obtained at the end of the process will then be cut to obtain as many individual heterogeneous components.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Micromachines (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Physical Or Chemical Processes And Apparatus (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

La présente invention concerne un procédé d'interconnexion à faible épaisseur de composants actif et passif à deux ou trois dimensions, et les composants hétérogènes à faible épaisseur en résultant. Selon l'invention, le procédé comprend : le positionnement et la fixation (11) sur un support plan (23) d'au moins un composant actif et un composant passif, les plots étant en contact avec le support, le dépôt (12) d'une couche de polymère (24) sur l'ensemble du support et desdits composants, le retrait (14) du support, la redistribution des plots (15) entre les composants et/ou vers la périphérie au moyen de conducteurs métalliques (26) agencés selon un schéma prédéterminé, permettant d'obtenir une structure hétérogène reconstituée, l'amincissement hétérogène (16) de ladite structure par surfaçage non sélectif de la couche de polymère et d'au moins un composant passif (22).

Description

Procédé d'interconnexion de composants actif et passif et composant hétérogène à faible épaisseur en résultant La présente invention concerne un procédé d'interconnexion de composants actif et passif, à deux ou trois dimensions, et les composants hétérogènes à faible épaisseur en résultant. I! existe une très forte tendance à l'amincissement des composants et plus particulièrement des composants actifs de type pastille semi-conductrice ou « puce ». En ce qui concerne les composants passifs, et notamment les condensateurs, seuls les condensateurs déposés sur substrat (verre, alumine, silicium) peuvent avoir des épaisseurs comparables à celles des composants actifs amincis. L'inconvénient de ces condensateurs déposés vient de leur très faible permittivité. celle-ci allant de 4 à quelques dizaines, tandis que les permittivités des condensateurs céramiques atteignent plusieurs milliers. Ces derniers condensateurs à base de titanate de baryum sont très stables et très fiables. Jusqu'à ce jour, les fabricants essaient de réduire leur épaisseur et celle-ci atteint 0,5 à 0,6 mm. Or pour les applications d'empilage de composants en trois dimensions, il devient possible d'empiler des puces amincies de 150, 100, voire 50 microns. Ceci n'est pas compatible avec les épaisseurs des condensateurs céramiques actuels de 500 à 600 microns. Or pour le découplage des puces numériques, il est nécessaire de disposer de plusieurs condensateurs par puce avec des valeurs capacitives de 100 à 200 nanofarads. Seuls les condensateurs céramiques peuvent permettre d'obtenir de telles valeurs dans des dimensions surfaciques réduites (par exemple 1 à 2 mm2). La présente invention permet de remédier aux inconvénients précités en proposant un procédé d'interconnexion de composants actif et passif, s'appliquant notamment à l'interconnexion de composants actifs de type puces et de condensateurs céramiques, permettant de réaliser des composants hétérogènes à deux ou trois dimensions de faible épaisseur. Le procédé est basé sur un amincissement simultané des composants actif et passif enrobés dans une couche de polymère par surfaçage hétérogène, c'est-à-dire appliqué de façon non sélective à la fois aux composants passif et actif et à la couche de polymère les enrobant, la déposante ayant montré que, de façon surprenante, ce procédé n'affecte pas significativement les performances des composants passifs, y compris les condensateurs céramiques. Plus précisément, l'invention propose un procédé d'interconnexion de composants actif et passif, munis de plots pour leur interconnexion, caractérisé en ce qu'i comprend : - le positionnement et la fixation sur un support plan d'au moins un composant actif et un composant passif, les plots étant en contact avec le support , - le dépôt d'une couche de polymère sur l'ensemble du support et desdits composants, - le retrait du support, - la redistribution des plots entre les composants et/ou vers la périphérie au moyen de conducteurs métalliques agencés selon un schéma prédéterminé, permettant d'obtenir une structure hétérogène reconstituée, - l'amincissement hétérogène de ladite structure par surfaçage non sélectif de la couche de polymère et d'au moins un composant passif . D'autres avantages et caractéristiques apparaîtront plus clairement à la lecture de la description qui suit, illustrée par les figures annexées qui représentent : - la figure 1 , un mode de réalisation du procédé selon l'invention; - les figures 2A, 2B et 2C des exemples de réalisation des étapes du procédé selon la revendication 1 ; - les figures 3A et 3B des exemples de réalisation de l'étape préalable d'amincissement sur des condensateurs céramiques ; - la figure 4, le schéma d'une résistance auquel peut s'appliquer le procédé selon l'invention ; - la figure 5, le procédé selon l'invention appliqué à l'interconnexion en trois dimensions ; - la figure 6, un schéma illustrant des étapes du procédé décrit sur la figure 5 ; - la figure 7, un schéma montrant selon une vue de coupe un composant hétérogène 3D aminci obtenu par le procédé décrit à partir de la figure 5 ; - La figure 8, un schéma illustrant les étapes d'un procédé interconnexion 3D à faible épaisseur selon l'invention selon une variante. Sur ces figures, les mêmes références se rapportent aux éléments identiques. Par ailleurs, pour la clarté des dessins, l'échelle réelle n'a pas été respectée. La figure 1 décrit un mode de réalisation du procédé d'interconnexion de composants passif et actif selon l'invention, notamment pour la réalisation de composants hétérogènes à trois dimensions de très faible épaisseur. Par composant hétérogène, on entend un composant électronique comprenant à la fois un ou plusieurs composants actif(s) et passif(s) connectés ensemble en vue de former un circuit électronique afin d'assurer une fonction électronique donnée. Le composant actif comprend tout composant couramment appelé "puce" et mettant en œuvre la technologie des semi-conducteurs, par exemple de type diode, transistor, ou circuit intégré. Par composant passif on entend les autres composants, qu'il s'agisse de composants classiques de type résistance, condensateur ou inductances montées en surface, ou encore les composants électromécaniques gravés dans le Silicium et connus sous le nom de MEMS (abréviation de l'expression anglosaxonne « Micro ElectroMechnical Systems »). Comme cela a été expliqué précédemment, l'épaisseur des composants passifs et notamment des condensateurs céramiques, de l'ordre de 500 à 600 microns, limite la possibilité d'amincissement des composants hétérogènes, et notamment des composants hétérogènes à trois dimensions. Le procédé selon l'invention permet de pallier cet inconvénient. Le procédé décrit dans l'exemple de la figure 1 comprend notamment l'amincissement préalable des composants passifs (étape 10, facultative), le positionnement et la fixation sur un support plan d'au moins un composant actif et un composant passif (étape 11 ) , le dépôt d'une couche de polymère sur l'ensemble du support et des composants (étape 12), la rectification de la couche (étape 13, facultative) permettant de rendre la surface de la couche sensiblement plane et parallèle au support, le retrait du support (étape 14), la redistribution des plots entre les composants et/ou vers la périphérie au moyen de conducteurs métalliques (étape 15), permettant d'obtenir une structure hétérogène reconstituée, l'amincissement de ladite structure par surfaçage hétérogène consistant en un polissage non sélectif de la couche de polymère et d'au moins un composant passif (étape 16). La première étape du procédé selon l'invention, repérée 11 sur la figure 1 , consiste à positionner et fixer sur un support plan les composants munis de plots pour leur interconnexion et destinés à être connectés entre eux. Les figures 2A et 2B illustrent selon un exemple la réalisation des étapes du procédé décrit sur la figure 1. Pour simplifier, on décrit sur ces figures la connexion d'un composant actif, repéré 21 , d'un premier composant passif, par exemple un fil conducteur 20, et d'un second composant passif, dans cet exemple un condensateur céramique, repéré 22. Sur la figure 3C est décrite la connexion d'un composant actif et d'un composant passif de type MEMS noté 27. Ces composants sont positionnés et fixés sur un support 23. Les plots des composants, repérés respectivement 211 pour le composant actif et 221 pour le condensateur céramique, sont en contact avec le support. En pratique, pour des questions d'optimisation du procédé, un grand nombre de composants agencés sous forme de motifs sensiblement identiques peuvent être positionnés et fixés sur le support 23. Le procédé est alors appliqué de façon collective sur l'ensemble du support et la structure reconstituée (ou « wafer » reconstituée) obtenue à l'issue du procédé sera découpée pour obtenir autant de composants hétérogènes individuels. Avantageusement, le support 23 est une feuille adhésive qui peut être décollée sans traitement particulier, comme par exemple une feuille en chlorure de polyvinyle du type de celle utilisée dans la fabrication des rondelles en silicium ou « wafer » selon l'expression anglo-saxonne, et couramment appelée peau de tambour. Le positionnement des composants, très précis, est réalisé par exemple grâce à un contrôle optique par caméra avec en repère des plots de référence. L'utilisation d'une feuille adhésive comme support permet d'éviter le collage par colle des composants qui est plus compliqué à mettre en œuvre car la goutte de colle doit être extrêmement bien calibrée et de très faible épaisseur pour ne pas toucher les plots, et plus limité dans les possibilités d'application car les plots doivent être nécessairement en périphérie du composant. Par ailleurs, une feuille adhésive peut être retirée sans traitement particulier, par pelage, tandis qu'une fixation par collage du support nécessite un traitement thermique pour polymériser la colle et un traitement chimique par acide pour le retirer. Dans l'exemple de réalisation illustré sur les figures 2A et 2B, le condensateur céramique 22 a subi une étape préalable d'amincissement décrit au moyen de la figure 3A. Cette étape, facultative, permet d'amincir le condensateur céramique selon deux faces en vis-à-vis et d'en réduire encore ainsi l'épaisseur. Le condensateur céramique (30) comprend de façon classique une zone d'électrodes planes paires et impaires intercalées, repérées respectivement 31 et 32, deux zones en céramique de remplissage 33 et 34 situées de part et d'autre de la zone d'électrodes, qui ne sont pas électriquement fonctionnelles, et deux plots de terminaison repérés 35 (en général en argent-palladium ou nickel-or) auxquels sont reliées par exemple respectivement les électrodes paires 31 et impaires 32. Le condensateur céramique est aminci selon l'une de ses faces, par exemple par polissage. Selon une première variante représentée sur la figure 3A, le condensateur est aminci selon une face parallèle aux électrodes. Pour cela, le condensateur est par exemple collé sur un support 36 au moyen d'un matériau adhésif pouvant être facilement décollée, par exemple de la cire 37 ou une feuille collante telle que celle décrite précédemment. Le polissage peut s'effectuer dans les zones 33 et 34 non électriquement fonctionnelles. Ainsi l'exemple de la figure 3A montre le condensateur aminci dans la zone en céramique 33 selon le plan de coupe repéré C. Toutefois, si cela est nécessaire, la déposante a montré qu'il est possible d'amincir dans la zone d'électrodes. Naturellement, la valeur capacitive va décroître au fur et à mesure de la suppression des niveaux d'électrodes. Pour des questions de fiabilité, on veillera à arrêter le polissage au niveau d'une électrode ou au niveau du diélectrique sous-jacent. Un contrôle optique peut être effectué pour vérifier que l'amincissement n'est pas réalisé de travers par rapport au plan des électrodes. Le très faible prix des condensateurs céramiques (10 à 100 fois inférieur à celui des condensateurs déposés) permet de trier les composants une fois amincis et de ne conserver que les bons, par des techniques de test de fiabilité de condensateurs céramiques non destructives et instantanées, connues de l'homme de l'art. Les condensateurs amincis sont ensuite décollés puis ils peuvent être reportés sur le support 23 (figure 2A), la face amincie faisant face au support de telle sorte que les sections 351 des plots de terminaison (figure 3A) assurent la fonction de plots 221 du composant passif. La figure 3B illustre le cas de l'amincissement préalable d'un condensateur céramique avec électrode rapportée. II est possible en effet que les condensateurs céramiques présentent des plots de terminaison 35 en un matériau non compatible avec la métallisation que l'on va appliquer lors de l'étape de redistribution des plots (étape 15 décrite ci-dessous), et qui est fixée par la technologie de métallisation de plots des puces. Ainsi, il peut être nécessaire d'effectuer le report des condensateurs amincis avec des métaux ou alliages non oxydables (or ou or-palladium, par exemple). Dans l'exemple de réalisation décrit sur la figure 3B, des électrodes 39 sous forme de ruban ou de fil, sont collées aux plots de terminaison 35 au moyen de colle conductrice (à l'argent par exemple), ou par brasage. Après amincissement (coupe C), les électrodes non oxydables 39 présentent des sections 391 qui peuvent assurer la fonction de plots 221 du composant passif (figure 2A). Selon une seconde variante, le condensateur peut être aminci selon l'une de ses faces perpendiculaire au plan des électrodes, ce qui réduit la valeur capacitive mais permet de garder la symétrie de positionnement des électrodes par rapport aux faces qui leur sont parallèles. Les métallisations externes 35 des électrodes se prolongeant sur les quatres faces adjacentes, le condensateur pourra être collé sur le support adhésif 23 par les extrémités des métallisations 35 avec les électrodes parallèles ou perpendiculaires au plan du support. ' Le procédé d'interconnexion selon l'invention s'applique bien entendu à l'interconnexion d'autres composants passifs. La figure 4 représente le schéma d'un composant passif du commerce, de type résistance, auquel le procédé peut s'appliquer. La résistance 40 comprend un substrat inerte 41 par exemple en alumine, dont l'épaisseur est de l'ordre du millimètre, une couche résistive 42 (de l'ordre du micron) et des plots conducteurs 43 généralement formés de couches en matériau conducteur qui enrobent les faces latérales du composant, de part et d'autre de la couche active. Pour ce type de composant, la couche active 42, très fine, est positionnée à proximité d'une face. L'amincissement préalable du composant est possible sur la face opposée à celle portant la couche active. Le composant est ensuite positionné et fixé sur le substrat avec la face portant la couche active faisant face au substrat. Au cours du procédé d'interconnexion selon l'invention, le composant est positionné sur le support 23 (figure 2A) par ses plots 43, avec la couche active côté support de telle sorte que l'amincissement (étape 16 du procédé, décrite ci-dessous) puisse se faire dans la couche inerte. Les zones 431 des plots 43 en contact avec le support 23 forment les plots 221 du composant (figure 2A). Le procédé s'applique de la même façon à un composant de type inductance, la couche active étant alors une couche inductive. L'étape suivante, repérée 12, consiste à déposer sur l'ensemble des composants et du support une couche de polymère (repérée 24 sur les figures 2A, 2B), par exemple de la résine époxy. La rectification de la couche de polymère (étape 13) est une étape facultative du procédé d'interconnexion selon l'invention, particulièrement intéressante dans le cas où le procédé est appliqué de façon collective à une rondelle reconstituée. Elle permet en effet de rendre la surface de la couche sensiblement plane et parallèle au support 23 et de donner à la structure une épaisseur calibrée (typiquement 0,8 mm) compatible des machines habituellement utilisées pour l'étape ultérieure de redistribution des plots sur les rondelles en silicium. La rectification, indiquée A sur la figure 2A, consiste en un rodage suivi éventuellement d'un polissage. La déposante a montré qu'il est possible, si l'épaisseur des composants le requiert, et notamment des composants passifs, de procéder à un amincissement hétérogène, c'est à dire non sélective, résultant en une coupe dans l'épaisseur de la structure à travers les différents matériaux que forment la diversité des composants et de la couche. Le support 24 (étape 14) est ensuite retiré pour procéder à la redistribution des plots (étape 15). Avantageusement, le support étant formé d'une feuille adhésive, le retrait est effectué par un simple pelage de la feuille. La redistribution des plots vise à connecter ensemble les composants d'un même motif et/ou à faire des connexions vers la périphérie du motif en vue d'une interconnexion à trois dimensions ultérieure. La figure 2B illustre un mode de réalisation avantageux de cette étape. Le support 23 étant retiré, on dépose sur l'ensemble de la surface une couche 25 d'un matériau isolant de type polymère photogravable ou d'un polymère gravable sur laquelle on dépose une couche de polymère de type photoresist®. Le motif correspondant au schéma des plots 221 est gravé dans la couche de polymère par illumination à travers un masque. Une couche de métal est ensuite déposée, puis à nouveau la couche de métal est gravée par une technique similaire suivant un motif de connexions prédéterminé afin de former les conducteurs métalliques 26 assurant la connexion du composant vers un autre composant et/ou vers la périphérie. Dans certains cas de connexions complexes, plusieurs couches de métal peuvent être déposées les unes sur les autres. Le choix du métal doit être compatible du matériau dont sont constitués les plots 221 des composants passif et actif. Par exemple, le métal est un alliage de type tricouche classiquement utilisé et comportant des couches de titane -tungstène, nickel et or. A l'issue de cette étape, on obtient une structure hétérogène reconstituée. L'étape suivante, repérée 16, consiste alors à amincir cette structure par surfaçage hétérogène, c'est-à-dire une coupe plane non sélective dans l'épaisseur de la structure à travers les différents matériaux que forment la diversité des composants et de la couche. Ainsi, la coupe notée B sur la figure 2B est faite à travers le polymère formant la couche 24, le matériau formant le composant passif, par exemple la céramique pour un condensateur tel que décrit sur la figure 2B, ou l'alumine dans le cas d'une résistance et éventuellement le silicium formant le support du composant actif. En pratique, la coupe est faite par rodage suivi d'un polissage non sélectif de la surface de la structure. Le rodage et le polissage sont faits avantageusement par abrasion mécanique, procédé très utilisé dans le domaine des semi-conducteurs et peu coûteux. On obtient alors une structure hétérogène amincie qui peut être découpée (étape 17) pour former des composants élémentaires hétérogènes ultra minces. Les composants ainsi obtenus sont à deux dimensions. Ils peuvent être utilisés en tant que tels pour réaliser des micro boîtiers à deux dimensions, ou, comme cela est décrit plus loin, pour l'empilage en trois dimensions. Les MEMS constituent un autre cas particulièrement intéressant de composant passif auquel peut s'appliquer le procédé d'interconnexion selon l'invention. Les MEMS sont des composants électromécaniques gravés dans le silicium et présentant des fonctions de type capteur, actuateur, commutateur, etc. Très sensibles à l'humidité et aux contraintes extérieures, ils sont nécessairement agencés dans une cavité protégée par un capot, par exemple en plastique. La figure 2C illustre l'interconnexion d'un MEMS 27 et d'une puce 21 avec le procédé selon l'invention. Le MEMS 27 comprend, protégés par un capot 270, une partie sensible 271 gravée dans un substrat 272 en général en silicium. Le substrat est positionné et collé sur le support 23 (non représenté sur la figure 2C). La partie sensible est située sur le substrat 272 sur la face opposée à celle en contact avec le support, en effet, elle ne doit pas recevoir de colle ou de résine et rester hors contrainte. Un substrat 273, par exemple en Alumine ou en circuit imprimé, c'est à dire comportant une feuille isolante avec une couche de cuivre revêtue de Nickel et d'or gravée sur chacune des 2 faces, permet d'interfacer la puce et son substrat avec le support 23 et permet de connecter la partie sensible du MEMS aux conducteurs du composant hétérogène. L'interface 273 présente deux faces équipées de contacts métalliques 275 et 276 respectivement sur la face en vis-à-vis du support 23 sur lequel l'interface est collée et sur la face opposée, les contacts étant reliés entre eux. Les contacts 276 sont reliés à des plots métalliques 274 du substrat 272, en contact avec la surface sensible 271 , par des fils de connexion 277. Après avoir interconnecté le MEMS avec l'interface, le capot 270 qui peut être constitué de matériau organique (résine époxy) ou inorganique (silicium, verre, céramique comme l'alumine, métal ou alliages métalliques) est « collé » sur I'interface273. On veille à ce que l'épaisseur du capot soit suffisante pour que après l'amincissement définitif il puisse toujours maintenir son intégrité et constituer une cavité protectrice pour le MEMS. Conformément à l'invention, le support est ensuite retiré pour procéder à la redistribution des plots. La redistribution des plots est faite selon le procédé décrit précédemment. Le pourtour du capot n'est en général relié avec rien. Si pour des raisons électriques de blindage par exemple il devait être connecté à une masse électrique, il suffit de metalliser son pourtour (métallisation 278) si celui ci est isolant ou de ne rien faire si celui ci est conducteur ; le pourtour 278 sera alors connecté à des plots 279 de l'interface 273. Dans l'exemple de la figure 2C, deux couches de métallisation 261 et 262 sont prévues, déposées sur deux couches de matériau isolant 251 , 252 qui permettent de connecter le capot à la masse par l'intermédiaire de son pourtour 278. L'amincissement (coupe B) se fait dans l'épaisseur du capot. Selon une variante avantageuse, le procédé d'interconnexion tel que décrit précédemment s'applique à la réalisation de composants hétérogènes amincis à trois dimensions. Le procédé mis en œuvre pour la réalisation de composants 3D reprend des étapes du procédé décrit dans la demande de brevet français N°90 154 73 déposée le 11/12/1990 au nom de la déposante. Les étapes sont rappelées brièvement sur la figure 5 et la figure 6 illustre selon un exemple les différentes étapes. La réalisation (50) des composants élémentaires hétérogènes amincis (notés 60 sur la figure 6) est faite par le procédé d'interconnexion selon l'invention tel que décrit précédemment et illustré sur la figure 1. Une vue en coupe d'un exemple de composant élémentaire hétérogène aminci ainsi réalisé est montré sur la figure 2B. Les composants élémentaires présentent notamment des connexions 601 (figure 6) orientées vers la périphérie du composant. Les composants sont ensuite empilés et collés (étape 51) sur un substrat 61. Les composants 60 sont soit des composants identiques soit des composants présentant des fonctions électriques différentes. Le substrat 61 est par exemple une feuille adhésive du type de celle décrite précédemment. Avantageusement, le premier composant 62 collé sur le substrat est un composant d'interconnexion, par exemple un substrat en circuit imprimé, pour la connexion ultérieure du composant 3D, et comprenant des plots 621 positionnés sur la face côté substrat reliés à des plots 622 positionnés sur la face en vis-à-vis. Les composants élémentaires 60 sont donc empilés sur ce premier composant d'interconnexion et collés, par exemple au moyen d'une colle époxy 63. L'ensemble formé de l'empilement des composants élémentaires 60 et du composant d'interconnexion 62 est enrobé (étape 52, figure 5) avec un matériau polymère 64 (par exemple une résine époxy) pour former un bloc en forme de parallélépipède. Les faces de ce bloc sont ensuite métallisées afin de former les connexions (étape 54). Avantageusement, le procédé mis en œuvre est un procédé collectif. Sur un substrat unique 61, les composants hétérogènes individuels sont empilés et collés les uns sur les autres comme décrit ci-dessus. Le matériau d'enrobage est appliqué sur l'ensemble du support puis la structure obtenue est découpée (étape 53) de façon à faire apparaître les sections de tous les conducteurs (601 , 622) arrivant en périphérie pour chacun des niveaux constitués des composants élémentaires 60 et du composant d'interconnexion 62. Les faces de ce bloc sont ensuite métallisées selon 4 ou 5 faces (étape 54), mettant en court-circuit l'ensemble des conducteurs
5 aboutissant à la périphérie de chaque niveau. Puis une étape de gravure par exemple par laser permet d'isoler des groupes desdits conducteurs pour former le schéma électrique d'interconnexion (étape 55). La figure 7 illustre selon une vue de coupe un exemple de réalisation d'un composant hétérogène aminci à trois dimensions, obtenu par o le procédé tel que décrit sur la figure 5. Le composant hétérogène à trois dimensions, aminci, comprend le composant d'interconnexion 62 avec les plots 621 pour la connexion avec le substrat sur lequel il sera reporté afin d'être interconnecté avec d'autres et, empilé sur celui-ci, les composants élémentaires hétérogènes amincis 60,5 entre lesquels sont disposées des couches de colle 63. La couche de métallisation 71 mettant en court-circuit les conducteurs aboutissant à la périphérie de chaque niveau est déposée sur les 4 ou les 5 faces du composant en trois dimensions, permettant de former après gravure un réseau d'interconnexion entre l'ensemble des différents niveaux. Sur0 l'exemple de la figure 7 sont représentés des composants actifs 21 et passifs 20, 22 de type condensateur et fils de connexion respectivement. L'intérêt de tels fils de connexion 20 peut être l'interconnexion des différents niveaux grâce à l'utilisation d'une couche 63 conductrice, telle une colle anisotropique de type ACF (pour « Anisotropic Conductive Film » selon l'expression anglo-5 saxonne), sous forme liquide ou sous forme de film, qui est conductrice dans la direction dans laquelle est exercée une pression. La figure 8 illustre par un schéma un autre exemple de mise en œuvre du procédé d'interconnexion selon l'invention pour la réalisation de composants hétérogènes amincis à trois dimensions. Le procédé éprend0 substantiellement les étapes du procédé décrit sur la figure 1. Seulement selon cet exemple, plusieurs composants actifs sont empilés les uns sur les autres avant le dépôt de la couche de polymère (étape 12 figure 1). Cette mise en œuvre du procédé selon l'invention est particulièrement intéressante dans le cas où les composants actifs présentent des épaisseurs5 suffisamment faibles pour pouvoir être empilés avec une hauteur totale de l'empilement qui reste inférieure à la hauteur du composant passif. Ainsi lors de l'étape d'amincissement hétérogène de la structure, les composants actifs ne seront pas touchés, par contre il sera procédé à un surfaçage non sélectif de la couche de polymère et des composants passifs, permettant de réduire l'épaisseur du composant hétérogène ainsi formé. Comme précédemment, le procédé décrit ici comprend le positionnement et la fixation sur un support plan d'au moins un composant passif 80 et d'au moins un premier composant actif 81 , les plots des composants (respectivement 801 , 811) étant en contact avec le support. Cette étape, semblable à celle décrite sur la figure 2A n'est pas représentée sur la figure 8. Le support plan est par exemple une feuille adhésive telle que décrite précédemment. A la différence du procédé décrit sur la figure 2A, le procédé comprend en outre l'empilement et le collage sur le premier composant actif 81 d'un second composant actif 82, les plots 821 du second composant étant sur la face opposée à celle en contact avec le premier composant. Sur ce second composant, peuvent éventuellement encore être empilés un ou plusieurs autres composants actifs 83, les plots 831 de chaque autre composant étant sur la face opposée à celle en contact avec le composant inférieur. Le nombre de composants actifs qui peuvent être empilés dépend de leur épaisseur par rapport à celle du composant passif 80. Selon l'invention, la connexion des composants actifs est faite de la manière suivante. Selon cette variante, un ou plusieurs adaptateurs de plots 84 sont positionnés et fixés sur le support plan (non représenté) de la même façon que le composant passif 80 et que le premier composant actif 81. Les adapteurs peuvent être du même type que ceux décrits précédemment (figure 2C). Chaque adaptateur présente deux faces avec des contacts métalliques reliés entre eux, notés respectivement 841 sur la face en contact avec le support et 842 sur l'autre face, en vis-à-vis. Les adaptateurs 84 peuvent être formés d'une grille métallique. La grille métallique enrobée dans une résine est constituée par exemple d'alliage ferro-nickel, de cuivre. Elle est nickelée et dorée de façon à pouvoir recevoir le câblage de fils. Le procédé comprend la formation de connexions au moyen de fils 822 entre les plots 821 du second composant 82 et les contacts 842 de l'adaptateur, ainsi que, le cas échéant, la formation de connexions par des fils connecteurs 832 entre les plots de chaque autre composant 83 et les contacts 842 de l'adaptateur ou les plots de composant inférieur, ici les plots 821 du second composant 82. Les étapes ultérieures du procédé sont semblables à celles décrites dans l'exemple de la figure 1 et comprennent le dépôt d'une couche de polymère 85 sur l'ensemble du support et des composants, le retrait du support, puis la redistribution des plots entre les composants et/ou vers la périphérie au moyen de conducteurs métalliques 86 permettant d'obtenir une structure hétérogène 3D reconstituée. Cette structure est ensuite soumise à un amincissement hétérogène par surfaçage non sélectif de a couche de polymère et des composants passifs (coupe notée E sur la figure 8). Dans ce cas, les composants actifs ne sont pas amincis lors de l'étape d'amincissement hétérogène, ces composants étant de toute façon supposés suffisamment minces en eux-mêmes. La redistribution des plots dans cet exemple est faite de la même façon que celle décrite à partir de la figure 2B avec dépôt d'une couche isolante photogravable (87, figure 8), la gravure de la couche selon un motif correspondant au positionnement des plots (801 , 811, 841), le dépôt d'une couche de métal, puis la gravure de la couche de métal selon le schéma souhaité des conducteurs métalliques. Comme précédemment, les composants passifs peuvent subir une étape préalable d'amincissement. En outre, le procédé peut être appliqué de façon collective en fixant un grand nombre de composants agencés sous forme de motifs identiques sur un même support. La structure reconstituée obtenue à l'issue du procédé sera alors découpée pour obtenir autant de composants hétérogènes individuels.

Claims

REVENDICATIONS
1 - Procédé d'interconnexion de composants actif (21 ) et passif (22), munis de plots (211 , 221) pour leur interconnexion, caractérisé en ce qu comprend : - le positionnement et la fixation (1 1) sur un support plan (23) d'au moins un composant actif et un composant passif, les plots étant en contact avec le support , - le dépôt (12) d'une couche de polymère (24) sur l'ensemble du support et desdits composants, - le retrait (14) du support, - la redistribution des plots (15) entre les composants et/ou vers la périphérie au moyen de conducteurs métalliques (26) agencés selon un schéma prédéterminé, permettant d'obtenir une structure hétérogène reconstituée, - l'amincissement hétérogène (16) de ladite structure par surfaçage non sélectif de la couche de polymère et d'au moins un composant passif (22). 2- Procédé selon la revendication 1 , comprenant en outre une étape de rectification (13) de ladite couche de polymère (24) préalable à l'étape de redistribution des plots, permettant de calibrer l'épaisseur de la couche à une valeur prédéterminée et de rendre la surface de ladite couche sensiblement plane et parallèle au support (23). 3- Procédé selon la revendication 2, dans lequel la rectification comprend une première étape d'amincissement hétérogène de la couche par surfaçage non sélectif de la couche de polymère et d'au moins un composant passif. 4- Procédé selon l'une des revendications précédentes, dans lequel le surfaçage est réalisé par rodage et polissage non sélectif de la couche de polymère et des composants. 5- Procédé selon l'une des revendications précédentes, dans lequel le support est constitué d'une feuille adhésive et le retrait se fait par pelage de la feuille. 6- Procédé selon l'une des revendications précédentes, dans lequel la redistribution des plots comprend le dépôt d'une couche isolante photogravable (25), la gravure de ladite couche selon un motif correspondant au positionnement des plots (211 , 221), le dépôt d'une couche de métal, la gravure de ladite couche de métal selon le schéma prédéterminé des conducteurs métalliques (26). 7- Procédé selon l'une des revendications précédentes, comprenant une étape préalable (10) d'amincissement des composants passifs. 8- Procédé selon la revendication 7, dans lequel un composant passif au moins étant un condensateur céramique (30) avec une zone d'électrodes planes paires et impaires intercalées (31 , 32), deux zones (33, 34) en céramique de remplissage de part et d'autre de la zone d'électrodes et deux plots de terminaison latéraux (35) auxquels sont reliées respectivement les électrodes paires et impaires, l'étape préalable d'amincissement consiste en l'amincissement d'une des dites zones en céramique selon un plan parallèle aux électrodes. 9- Procédé selon la evendication 7, dans lequel un composant passif au moins étant un condensateur céramique (30) avec une zone d'électrodes planes paires et impaires intercalées (31 , 32), deux zones (33, 34) en céramique de remplissage de part et d'autre de la zone d'électrodes et deux plots de terminaison latéraux (35) auxquels sont reliées respectivement les électrodes paires et impaires, l'étape préalable d'amincissement consiste en l'amincissement selon l'une de ses faces perpendiculaire au plan aux électrodes. 10- Procédé selon l'une des revendications 7 à 9, dans lequel un composant passif au moins étant une résistance (40) ou une inductance avec un substrat inerte (41), une couche active (42) sur une face dudit substrat et des plots conducteurs (43) enrobant les faces latérales du composant de part et d'autre de la couche active, l'étape préalable d'amincissement consiste en l'amincissement dudit substrat (41), la face portant la couche active (42) faisant face au support lors du positionnement des composants passifs sur le support. 1 1- Procédé selon l'une des revendications précédentes, dans lequel un composant passif au moins étant un MEMS (27) avec une partie sensible (271) en contact avec des plots métalliques (274) et gravée dans un substrat (272), il comprend : - le positionnement et la fixation dudit substrat sur le support (23) par l'intermédiaire d'une interface (273) avec deux faces présentant un premier et un second contacts métalliques (275, 276) reliés entre eux, placés respectivement sur la face en vis-à-vis du support (23) sur lequel l'interface est fixée et sur la face opposée, ledit second contact (276) étant relié aux plots métalliques (274) du substrat (272) par des fils de connexion (277), - le positionnement et la fixation sur l'interface d'un capot (270) de protection du MEMS. 12- Procédé selon l'une des revendications précédentes, dans lequel les composants actif et passif étant agencés sur le support pour former un ensemble de motifs identiques, il comprend en outre la découpe (17) de la structure hétérogène aminci autour desdits motifs, permettant d'obtenir autant de composants élémentaires hétérogènes amincis identiques. 13- Procédé d'interconnexion en trois dimensions de composants actif et passif, munis de plots pour leur interconnexion, comprenant : - la réalisation (50) par le procédé selon la revendication 12 d'au moins deux composants élémentaires hétérogènes amincis (60), la redistribution des plots se faisant notamment vers la périphérie, - l'empilement et le collage (51) desdits composants hétérogènes, - l'enrobage (52) de l'empilement à l'aide d'un matériau polymère, -la découpe (53) dudit matériau pour former autour dudit empilement un bloc parallélepipédique dont les faces font apparaître les conducteurs périphériques desdits composants actif et passif, - le dépôt (54) d'une couche de métallisation (71) sur une partie au moins desdites faces, - la formation (55) sur les faces dudit bloc d'un réseau d'interconnexion des conducteurs par gravure laser de la couche de métallisation (71 ). 14- Composant hétérogène aminci caractérisé en ce qu'il comprend une couche de polymère (24) présentant deux surfaces sensiblement planes et parallèles avec une face polie et une face non polie, et, enrobés dans ladite couche, au moins un composant actif (21) et un composant passif (22), les composants présentant deux faces, une première face munie de plots (211 , 221) pour l'interconnexion des composants, les plots de l'ensemble des composants étant reliés par des conducteurs métalliques formant un support plan, en contact avec la surface non polie de ladite couche et une seconde face, lesdites secondes faces de l'ensemble des composants passifs étant polies de telles sorte à former une surface plane homogène avec ladite surface plane de la couche de polymère. 15- Composant hétérogène aminci en trois dimensions comprenant au moins deux composants hétérogènes amincis (60) selon la revendication 14 empilés l'un sur l'autre, séparés par une couche (63), présentant des conducteurs (601 ) connectés aux plots des composants actif et passif de chacun desdits composants hétérogènes s'étendant jusqu'aux faces de l'empilement, et des connexions pour l'interconnexion des conducteurs, disposées sur les faces de l'empilement. 16- Composant hétérogène aminci en trois dimensions selon la revendication 15, dans lequel lesdites couches (60) sont des couches conductrices anisotropiques et un ou plusieurs desdits composants hétérogènes amincis (60) comprennent des composants passifs de type fils de connexion (20) permettant la connexion desdits composants hétérogènes amincis avec d'autres composants hétérogènes amincis (60) empilés. 17- Procédé d'interconnexion en trois dimensions de composants actif et passif, munis de plots pour leur interconnexion, caractérisé en ce qu'i comprend : - le positionnement et la fixation sur un support plan d'au moins un composant passif (80) et d'au moins un premier composant actif (81), les plots (801 , 811) étant en contact avec le support, et d'un adaptateur de plots (84), ledit adaptateur présentant des contacts métalliques (841 , 842) sur deux faces reliés l'un à l'autre, l'une des faces en contact avec ledit support et l'autre face en vis-à-vis, - l'empilement et le collage sur ledit premier composant actif d'un second composant actif (82), les plots (821 ) dudit second composant étant sur la face opposée à celle en contact avec le premier composant, - la formation de connexions par des fils de connexion (822) entre les plots du second composant et les contacts de l'adaptateur, - le dépôt d'une couche de polymère (85) sur l'ensemble du support et desdits composants, - le retrait du support, - la redistribution des plots entre les composants et/ou vers la périphérie au moyen de conducteurs métalliques, permettant d'obtenir une structure hétérogène reconstituée, - l'amincissement hétérogène de ladite structure par surfaçage non sélectif de la couche de polymère et des composants passifs. 18- Procédé d'interconnexion selon la revendication 17, comprenant en outre l'empilement et le collage sur ledit second œmposant actif d'au moins un autre composant actif (83), les plots (831) de chaque autre composant étant sur la face opposée à celle en contact avec le composant inférieur, et la formation de connexions par des fils de connexion (832) entre les plots (831) de chaque autre composant et les contacts (842) de l'adaptateur (84) ou les plots (821) de composant inférieur (82).
EP04766105A 2003-07-01 2004-06-30 Procede d interconnexion de composants actif et passif et co mposant heterogene a faible epaisseur en resultant Withdrawn EP1642336A1 (fr)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR0307977A FR2857157B1 (fr) 2003-07-01 2003-07-01 Procede d'interconnexion de composants actif et passif et composant heterogene a faible epaisseur en resultant
PCT/EP2004/051314 WO2005004237A1 (fr) 2003-07-01 2004-06-30 Procede d'interconnexion de composants actif et passif et composant heterogene a faible epaisseur en resultant

Publications (1)

Publication Number Publication Date
EP1642336A1 true EP1642336A1 (fr) 2006-04-05

Family

ID=33522652

Family Applications (1)

Application Number Title Priority Date Filing Date
EP04766105A Withdrawn EP1642336A1 (fr) 2003-07-01 2004-06-30 Procede d interconnexion de composants actif et passif et co mposant heterogene a faible epaisseur en resultant

Country Status (4)

Country Link
US (1) US7635639B2 (fr)
EP (1) EP1642336A1 (fr)
FR (1) FR2857157B1 (fr)
WO (1) WO2005004237A1 (fr)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2884049B1 (fr) * 2005-04-01 2007-06-22 3D Plus Sa Sa Module electronique de faible epaisseur comprenant un empilement de boitiers electroniques a billes de connexion
FR2894070B1 (fr) * 2005-11-30 2008-04-11 3D Plus Sa Sa Module electronique 3d
FR2895568B1 (fr) * 2005-12-23 2008-02-08 3D Plus Sa Sa Procede de fabrication collective de modules electroniques 3d
AT503191B1 (de) 2006-02-02 2008-07-15 Austria Tech & System Tech Leiterplattenelement mit wenigstens einem eingebetteten bauelement sowie verfahren zum einbetten zumindest eines bauelements in einem leiterplattenelement
US8420505B2 (en) * 2006-03-25 2013-04-16 International Rectifier Corporation Process for manufacture of thin wafer
FR2905198B1 (fr) * 2006-08-22 2008-10-17 3D Plus Sa Sa Procede de fabrication collective de modules electroniques 3d
FR2911995B1 (fr) * 2007-01-30 2009-03-06 3D Plus Sa Sa Procede d'interconnexion de tranches electroniques
FR2917234B1 (fr) 2007-06-07 2009-11-06 Commissariat Energie Atomique Dispositif multi composants integres dans une matrice semi-conductrice.
FR2917236B1 (fr) 2007-06-07 2009-10-23 Commissariat Energie Atomique Procede de realisation de via dans un substrat reconstitue.
FR2923081B1 (fr) * 2007-10-26 2009-12-11 3D Plus Procede d'interconnexion verticale de modules electroniques 3d par des vias.
FR2934082B1 (fr) 2008-07-21 2011-05-27 Commissariat Energie Atomique Dispositif multi composants integres dans une matrice
FR2940521B1 (fr) 2008-12-19 2011-11-11 3D Plus Procede de fabrication collective de modules electroniques pour montage en surface
FR2943176B1 (fr) 2009-03-10 2011-08-05 3D Plus Procede de positionnement des puces lors de la fabrication d'une plaque reconstituee
FR2947948B1 (fr) 2009-07-09 2012-03-09 Commissariat Energie Atomique Plaquette poignee presentant des fenetres de visualisation
FR2985367A1 (fr) * 2011-12-29 2013-07-05 3D Plus Procede de fabrication collective de modules electroniques 3d ne comportant que des pcbs valides
US11213690B2 (en) 2012-06-15 2022-01-04 Medtronic, Inc. Wafer level packages of high voltage units for implantable medical devices
US8824161B2 (en) 2012-06-15 2014-09-02 Medtronic, Inc. Integrated circuit packaging for implantable medical devices
FR3048123B1 (fr) 2016-02-19 2018-11-16 3D Plus Procede d'interconnexion chip on chip miniaturisee d'un module electronique 3d
FR3053158B1 (fr) 2016-06-22 2018-11-16 3D Plus Procede de fabrication collective de modules electroniques 3d configures pour fonctionner a plus d'1 ghz
CN112928077A (zh) * 2021-01-20 2021-06-08 上海先方半导体有限公司 一种多芯片异质集成封装单元及其制造方法、堆叠结构

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3235939A (en) * 1962-09-06 1966-02-22 Aerovox Corp Process for manufacturing multilayer ceramic capacitors
FR2591801B1 (fr) * 1985-12-17 1988-10-14 Inf Milit Spatiale Aeronaut Boitier d'encapsulation d'un circuit electronique
US5847448A (en) * 1990-12-11 1998-12-08 Thomson-Csf Method and device for interconnecting integrated circuits in three dimensions
FR2674680B1 (fr) * 1991-03-26 1993-12-03 Thomson Csf Procede de realisation de connexions coaxiales pour composant electronique, et boitier de composant comportant de telles connexions.
FR2688629A1 (fr) * 1992-03-10 1993-09-17 Thomson Csf Procede et dispositif d'encapsulation en trois dimensions de pastilles semi-conductrices.
FR2688630B1 (fr) * 1992-03-13 2001-08-10 Thomson Csf Procede et dispositif d'interconnexion en trois dimensions de boitiers de composants electroniques.
FR2691836B1 (fr) * 1992-05-27 1997-04-30 Ela Medical Sa Procede de fabrication d'un dispositif a semi-conducteurs comportant au moins une puce et dispositif correspondant.
FR2696871B1 (fr) * 1992-10-13 1994-11-18 Thomson Csf Procédé d'interconnexion 3D de boîtiers de composants électroniques, et composants 3D en résultant.
US5324687A (en) * 1992-10-16 1994-06-28 General Electric Company Method for thinning of integrated circuit chips for lightweight packaged electronic systems
US5353498A (en) * 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
FR2709020B1 (fr) * 1993-08-13 1995-09-08 Thomson Csf Procédé d'interconnexion de pastilles semi-conductrices en trois dimensions, et composant en résultant.
FR2719967B1 (fr) * 1994-05-10 1996-06-07 Thomson Csf Interconnexion en trois dimensions de boîtiers de composants électroniques utilisant des circuits imprimés.
US6441495B1 (en) * 1997-10-06 2002-08-27 Rohm Co., Ltd. Semiconductor device of stacked chips
US6066513A (en) * 1998-10-02 2000-05-23 International Business Machines Corporation Process for precise multichip integration and product thereof
US6110806A (en) * 1999-03-26 2000-08-29 International Business Machines Corporation Process for precision alignment of chips for mounting on a substrate
FR2802706B1 (fr) * 1999-12-15 2002-03-01 3D Plus Sa Procede et dispositif d'interconnexion en trois dimensions de composants electroniques
FR2805082B1 (fr) * 2000-02-11 2003-01-31 3D Plus Sa Procede d'interconnexion en trois dimensions et dispositif electronique obtenu par ce procede
TW569424B (en) * 2000-03-17 2004-01-01 Matsushita Electric Ind Co Ltd Module with embedded electric elements and the manufacturing method thereof
JP2001339011A (ja) * 2000-03-24 2001-12-07 Shinko Electric Ind Co Ltd 半導体装置およびその製造方法
AU2001283257A1 (en) 2000-08-16 2002-02-25 Intel Corporation Direct build-up layer on an encapsulated die package
FR2818804B1 (fr) * 2000-12-21 2003-10-03 Thomson Csf Procede de realisation d'un module multi-composants enterres et module obtenu par ce procede
JP3839323B2 (ja) * 2001-04-06 2006-11-01 株式会社ルネサステクノロジ 半導体装置の製造方法
US20020175400A1 (en) * 2001-05-26 2002-11-28 Gerber Mark A. Semiconductor device and method of formation
JP2003077946A (ja) 2001-08-31 2003-03-14 Hitachi Ltd 半導体装置の製造方法
US6787884B2 (en) * 2002-05-30 2004-09-07 Matsushita Electric Industrial Co., Ltd. Circuit component, circuit component package, circuit component built-in module, circuit component package production and circuit component built-in module production

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO2005004237A1 *

Also Published As

Publication number Publication date
US20070117369A1 (en) 2007-05-24
US7635639B2 (en) 2009-12-22
FR2857157A1 (fr) 2005-01-07
WO2005004237A1 (fr) 2005-01-13
FR2857157B1 (fr) 2005-09-23

Similar Documents

Publication Publication Date Title
EP1642336A1 (fr) Procede d interconnexion de composants actif et passif et co mposant heterogene a faible epaisseur en resultant
EP0638933B1 (fr) Procédé d'interconnexion de pastilles semi-conductrices en trois dimensions, et composant en résultant
EP2162907B1 (fr) Dispositif comportant des composants encastrés dans des cavités d'une plaquette d'accueil et procédé correspondant
EP0376062B1 (fr) Module électronique pour un objet portatif de petite dimension, tel qu'une carte ou une clef, à circuit intégré, et procédé de fabrication de tels modules
EP0688051B1 (fr) Procédé de fabrication et d'assemblage de carte à circuit intégré.
TWI380500B (en) Integrated circuit device having antenna conductors and the mothod for the same
EP0647357A1 (fr) Procede d'encapsulation de pastilles semi-conductrices, dispositif obtenu par ce procede et application a l'interconnexion de pastilles en trois dimensions
EP0908843B1 (fr) Carte électronique sans contacts et son procédé de fabrication
WO2021099713A1 (fr) Procede de fabrication d'une puce fonctionnelle adaptee pour etre assemblee a des elements filaires
WO2009147148A1 (fr) Dispositif electronique empile et procede de realisation d'un tel dispositif electronique
EP0321326B1 (fr) Procédé de mise en place sur un support, d'un composant électronique, muni de ses contacts
EP0321327B1 (fr) Procédé de mise en place d'un composant électronique et de ses connexions électriques sur un support
EP1724712A1 (fr) Micromodule, notamment pour carte à puce
EP3811744A1 (fr) Structure electronique souple et son procede d'elaboration
EP2162908B1 (fr) Procédé de réalisation d'un dispositif électronique reconstitué et dispositif électronique reconstitué correspondant
WO2000077728A1 (fr) Carte et procede de fabrication de cartes ayant une interface de communication a contact et sans contact
EP1210690B1 (fr) Dispositif electronique comportant au moins une puce fixee sur un support et procede de fabrication d'un tel dispositif
JPH10223626A (ja) 半導体チップ,半導体チップの製造方法,半導体装置,電子装置
WO2008142248A2 (fr) Module d'identification radiofréquence, et document de sécurité l'incorporant, notamment passeport électronique
FR2798225A1 (fr) Micromodule electronique et procede de fabrication et d'integration de tels micromodules pour la realisation de dispositifs portatifs
FR2758417A1 (fr) Boitier d'encapsulation de composant hyperfrequence, et procede d'obtention
FR2857782A1 (fr) Film conducteur anisotrope a inserts conducteurs ameliores
FR2873853A1 (fr) Dispositif electronique comprenant plusieurs plaquettes de circuits empilees et procede de realisation d'un tel dispositif
TW200423364A (en) Semiconductor package and manufacturing method thereof
JP2001102408A (ja) フリップチップ実装用回路基板およびそれを用いたフリップチップ実装方法

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

17P Request for examination filed

Effective date: 20060130

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): DE FR GB

DAX Request for extension of the european patent (deleted)
RBV Designated contracting states (corrected)

Designated state(s): DE FR GB

17Q First examination report despatched

Effective date: 20071107

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE APPLICATION IS DEEMED TO BE WITHDRAWN

18D Application deemed to be withdrawn

Effective date: 20170223