EP1470585A1 - Chip-size-package mit integriertem passiven bauelement - Google Patents

Chip-size-package mit integriertem passiven bauelement

Info

Publication number
EP1470585A1
EP1470585A1 EP03706244A EP03706244A EP1470585A1 EP 1470585 A1 EP1470585 A1 EP 1470585A1 EP 03706244 A EP03706244 A EP 03706244A EP 03706244 A EP03706244 A EP 03706244A EP 1470585 A1 EP1470585 A1 EP 1470585A1
Authority
EP
European Patent Office
Prior art keywords
rewiring
product
passive component
layer
contact point
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP03706244A
Other languages
English (en)
French (fr)
Inventor
Gerald Eckstein
Anton Gebert
Joseph Sauer
Jörg ZAPF
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sivantos GmbH
Siemens AG
Original Assignee
Siemens AG
Siemens Audiologische Technik GmbH
Siemens Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG, Siemens Audiologische Technik GmbH, Siemens Corp filed Critical Siemens AG
Publication of EP1470585A1 publication Critical patent/EP1470585A1/de
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00Encapsulations, e.g. protective coatings
    • H10W74/10Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/111Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00Interconnections in chips, wafers or substrates
    • H10W20/40Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes

Definitions

  • the invention is based on the object of specifying a product and a method for producing a product, in which, after the expensive and space-consuming subsequent interconnection of the product with passive ones
  • Rewiring connection 8 which is generated, for example, from CuNiAu.
  • the applied photoresist is then stripped and the superfluous titanium-copper surfaces are etched.
  • the dielectric 6 between the product contact point 2 on the one hand and the rewiring connection 8 on the other hand realizes a passive component, which is essentially a
  • the capacitance value can be determined by the size of the opening of the further insulation layer 5 above the product contact point 2 and by the thickness and the dielectric constant of the
  • Dielectric 6 can be set.

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

Ein Erzeugnis weist eine Umverdrahtungslage auf, in der ein passives Bauelement integriert ist.

Description

Beschreibung
Chip-Size-Package mit integriertem passiven Bauelement
Die Erfindung betrifft ein Erzeugnis und ein Verfahren zur Herstellung eines Erzeugnisses.
Der Trend in der Aufbau- und Verbindungstechnik führt zu immer kleineren IC-Gehäusebauformen. Bei den Chip-Size- Packages beansprucht das IC-Package nur noch den Platz der reinen Siliziumfläche. Die Umwandlung der nackten Chips in Chip-Size-Packages erfolgt beim kostengünstigsten Verfahren, dem afer-Level-Packaging, auf aferebene. Mit einer zusätzlichen Isolationslage und einer strukturierten Metallisierungslage werden die an den Chiprändern dicht aneinander liegenden Chip-Pads auf den Chips flächig in einem Raster verteilt.
Das Chip-Size-Package wird auf einem Verdrahtungsträger montiert und mit passiven Bauelementen beschältet.
Der Erfindung liegt die Aufgabe zugrunde, ein Erzeugnis und ein Verfahren zur Herstellung eines Erzeugnisses anzugeben, bei denen auf das kostenintensive und Platz beanspruchende nachträgliche Verschalten des Erzeugnisses mit passiven
Bauelementen auf einem Verdrahtungsträger verzichtet werden kann .
Die Aufgabe wird durch die Erfindungen der unabhängigen Ansprüche gelöst. Weiterbildungen sind in den abhängigen Ansprüchen angegeben.
Dementsprechend weist das Erzeugnis Erzeugniskontaktstellen auf. Diese Erzeugniskontaktstellen dienen zur Kontaktierung von im Erzeugnis enthaltenen Schaltungen. An dem Erzeugnis, vorzugsweise an zumindest einer Seite des Erzeugnisses, ist eine Umverdrahtungslage angeordnet. Die Umverdrahtungslage umfasst vorzugsweise zumindest eine Isolationslage und eine strukturierte Metallisierungslage. Die Isolationslage wird auf dem Erzeugnis aufgebaut. Die Metallisierungslage - als auf der Isolationslage additiv neu geschaffene Leiterlage - liegt je nach Dicke der
Isolationslage im Mittel 5 μm bis 10 um über dem Erzeugnis (der Chipschaltung) .
Ein entscheidender Vorteil ist, dass bei dieser Vorgehensweise die Dicke einer, mehrerer oder aller isolierenden Schichten jeweils für sich geringer als 20 μm, insbesondere geringer als 10 μm gehalten werden kann.
Typische Schichtdicken liegen sogar im Bereich von 5 μm.
Dadurch lässt sich ein mehrschichtiger Verdrahtungsträger in Form der Umverdrahtungslage realisieren, dessen Dicke im
Bereich von 15 μm und darunter liegt.
Weiterhin kann durch die enge Nachbarschaft von Metallisierungsebene und Erzeugnis und durch den Aufbau der Metallisierungslage auf dem Erzeugnis auf zusätzliche Verbindungstechniken verzichtet werden. Die
Metallisierungsebene ist also direkt, das heißt ohne Kleben, Löten oder (Draht-) Bonden, mit dem Erzeugnis bzw. den Erzeugniskontaktstellen verbunden, indem sie sich bis dahin erstreckt.
Die strukturierte Metallisierungslage besteht im Wesentlichen aus Umverdrahtungsverbindungen zur Kontaktierung der Erzeugniskontaktstellen mit Umverdrahtungskontaktstellen. Von diesen Umverdrahtungskontaktstellen kann das Erzeugnis weiter kontaktiert werden, wenn es auf einem Verdrahtungsträger, beispielsweise einer Leiterplatte, montiert wird.
Die Umverdrahtungslage weist weiterhin zwischen zumindest einer Erzeugniskontaktstelle und zumindest einer Umverdrahtungskontaktstelle zumindest ein zur Umverdrahtungsverbindung zusätzliches passives Bauelement auf. Grundsätzlich stellt jede Umverdrahtungsverbindung, die beispielsweise in Form einer Umverdrahtungsleiterbahn realisiert sein kann, von sich aus ein passives Bauelement dar, das einen Widerstand, eine Kapazität und eine Induktivität hat. Das zusätzliche passive Bauelement ist über die Umverdrahtungsverbindung hinaus eingefügt, um einen gewünschten Widerstands-, Kapazitäts- und/oder Induktivitätswert zu erzeugen. Dadurch kann auf eine nachträgliche Verdrahtung mit externen passiven Bauelementen und auf diese Bauelemente selbst verzichtet werden oder es kann zumindest die Anzahl der Bauelemente reduziert werden.
Vorzugsweise ist das passive Bauelement innerhalb der Umverdrahtungslage angeordnet. So ergibt sich ein besonders kompakter und montagef eundlicher Aufbau.
Das passive Bauelement kann ein Widerstand, ein Kondensator und/oder eine Induktivität sein.
Das Erzeugnis ist insbesondere ein Halbleiterbauelement und/oder ein Oberflächen- bzw. Volumenwellenbauelement in Form eines Chips. Erzeugnis und Umverdrahtungslage bilden dann zusammen ein Chip-Size-Package.
Das passive Bauelement enthält vorzugsweise ein Dielektrikum und/oder ein Widerstandsmaterial bzw. wird durch dieses realisiert. Als Dielektrikum bieten sich Titanoxid Tiθ2 und/oder Tantaloxid Ta2Ü3 an, die beispielsweise durch ein
Sputterverfahren aufgebracht und fotolithografisch strukturiert werden können. Als Widerstandsmaterial sind vorzugsweise Materialien mit einem erhöhten spezifischen Widerstandswert im Vergleich zum spezifischen Widerstandswert des Umverdrahtungsmaterials heranzuziehen.
Die Herstellung des passiven Bauelementes lässt sich recht günstig in den Herstellungsprozess integrieren, wenn dieses zwischen der Erzeugniskontaktstelle und/oder der Umverdrahtungskontaktstelle einerseits und der Umverdrahtungsverbindung andererseits angeordnet ist. Am kostengünstigsten ist dabei die Anordnung zwischen der Erzeugniskontaktstelle und der Umverdrahtungsverbindung.
Um den Wert des passiven Bauelementes auf einen gewünschten Wert einzustellen, kann die Erzeugniskontaktstelle und/oder die Umverdrahtungskontaktstelle zumindest teilweise von einer weiteren Isolationslage überdeckt sein, die nur eine Öffnung der Kontaktstelle in einer vorgegebenen Größe übrig lässt.
Eine weitere oder zusätzliche Möglichkeit der Einstellung des Wertes des passiven Bauelements besteht in einer entsprechenden Wahl der Dielektrizitätskonstante und/oder der Dicke des Dielektrikums bzw. der Dicke und/oder des spezifischen Widerstandswerts des Widerstandsmaterials.
Alternativ oder zusätzlich zu einer Anordnung zwischen Kontaktstelle und Umverdrahtungsverbindung kann das Dielektrikum und/oder das Widerstandsmaterial zur
Realisierung des passiven Bauelements auch in einer Unterbrechung der Umverdrahtungsverbindung angeordnet sein. Auch hier bestehen Möglichkeiten zur Einstellung eines gewünschten Wertes des passiven Bauelementes, etwa durch die Länge der Unterbrechung und/oder durch die Wahl des
Dielektrikums mit einer gewünschten Dielektrizitätskonstante und/oder des Widerstandsmaterials mit einem gewünschten spezifischen Widerstand.
Insbesondere für die Anwendung in einem Chip-Size-Package weist die Umverdrahtungslage eine Höhe von 3 μm bis 30 μm auf.
Ein Verfahren zur Herstellung eines Erzeugnisses mit einer Umverdrahtungslage, die ein passives Bauelement aufweist, sowie Ausgestaltungen des Verfahrens ergeben sich entsprechend den beschriebenen bevorzugten Ausgestaltungen des Erzeugnisses mit der Umverdrahtungslage.
Wesentliche Merkmale und Vorteile der Erfindung sind der Beschreibung eines Ausführungsbeispiels anhand der Zeichnung zu entnehmen. Dabei zeigt
Figur 1 ein Erzeugnis mit einer Umverdrahtungslage.
In Figur 1 erkennt man ein Erzeugnis 1 in Form eines
Siliziumchips, das eine Erzeugniskontaktstelle 2 in Form eines Aluminiumpads aufweist. Im nicht von der
Erzeugniskontaktstelle 2 bedeckten Bereich des Erzeugnisses 1 trägt dies an seiner Oberfläche eine erste Passivierungslage 3 aus Siliziumnitrit (Si3N4), auf der eine zweite
Passivierungslage 4 angeordnet ist, die als Isolationslage aus Polyimid besteht. Ein derartiger Schichtaufbau wird in der Regel bereits im Frontend hergestellt.
Der Packaging-Prozess beginnt mit dem Aufbringen einer dritten Passivierungslage 5 in Form einer weiteren Isolationslage aus Polyimid auf dem Wafer. Hierbei kann die Größe der Öffnung der weiteren Isolationslage 5 über der Erzeugniskontaktstelle 2 eingestellt werden, um damit den Wert des in die Umverdrahtungslage zu integrierenden passiven Bauelementes zu steuern, also beispielsweise die Kapazität eines integrierten Kondensators zu bestimmen.
Anschließend wird ein geeignetes Dielektrikum 6, beispielsweise Titanoxid oder Tantaloxid, durch ein
Sputterverfahren oder ein anderes geeignetes Verfahren aufgebracht und so fotolithografisch strukturiert, dass es die Erzeugniskontaktstellenöffnung in der weiteren Isolationslage 5 überdeckt. Danach wird in dem Bereich, in dem später eine Umverdrahtungsverbindung erstellt wird, eine Haftlage 7 beispielsweise aus Titan und Kupfer aufgebracht.
Daran schließt sich ein weiterer fotolithografischer Strukturierungsschritt zur Herstellung der
Umverdrahtungsverbindung 8 an, die zum Beispiel aus CuNiAu galvanisch erzeugt wird. Aufgebrachter Fotolack wird danach entschichtet und die überflüssigen Titan-Kupfer-Flächen werden geätzt.
Es folgt das Aufbringen einer vierten Passivierungslage 9, die beispielsweise wiederum aus Polyimid bestehen und auch als Lötstopp dienen kann.
Vorzugsweise fotolithografisch wird in der vierten Passivierungsschicht 9 eine Öffnung über der Umverdrahtungsverbindung 8 erzeugt. Anschließend wird durch einen Lotpasten-Schablonendruck und einen Reflow-Prozess eine Umverdrahtungskontaktstelle 10 in Form einer Lotkugel zur Kontaktierung auf einem Verdrahtungsträger, zum Beispiel einer Leiterplatte, hergestellt.
Im dargestellten Ausführungsbeispiel wird durch das Dielektrikum 6 zwischen der Erzeugniskontaktstelle 2 einerseits und der Umverdrahtungsverbindung 8 andererseits ein passives Bauelement realisiert, das im Wesentlichen einen
Kapazitätswert aufweist und deshalb als Kondensator fungiert.
Der Kapazitätswert kann durch die Größe der Öffnung der weiteren Isolationslage 5 über der Erzeugniskontaktstelle 2 sowie durch die Dicke und die Dielektrizitätskonstante des
Dielektrikums 6 eingestellt werden.
Ein passives Bauelement, das im Wesentlichen einen Widerstandswert aufweist und damit als Widerstand fungiert, lässt sich beispielsweise durch eine Unterbrechung der Umverdrahtungsverbindung realisieren. Der Widerstandswert kann durch die Länge und Breite der Unterbrechung der Umverdrahtungsverbindung sowie die Dicke und den spezifischen Widerstand des gewählten Widerstandsmaterials variiert werden.
Insgesamt kann durch eine einzige zusätzliche, strukturierte Schicht kostengünstig ein passives Bauelement in die Umverdrahtungslage integriert werden.

Claims

Patentansprüche
1. Erzeugnis (1) mit Erzeugniskontaktstellen (2), an dem eine Umverdrahtungslage (3, 4, 5, 7, 8, 9, 10) angeordnet ist, die Umverdrahtungskontaktstellen (10) aufweist und
Umverdrahtungsverbindungen (8) zur Kontaktierung der Erzeugniskontaktstellen (2) mit den Umverdrahtungskontaktstellen (10) , dadurch gekennzeichnet, dass die Umverdrahtungslage (3, 4, 5, 7, 8, 9, 10) elektrisch zwischen zumindest einer Erzeugniskontaktstelle (2) und zumindest einer Umverdrahtungskontaktstelle (10) zumindest ein zur Umverdrahtungsverbindung zusätzliches passives Bauelement 6 aufweist.
2. Erzeugnis nach zumindest Anspruch 1, dadurch gekennzeichnet, dass das passive Bauelement (6) in der Umverdrahtungslage (3,
4, 5, 7, 8, 9, 10) angeordnet ist.
3. Erzeugnis nach zumindest einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das passive Bauelement (6) ein Widerstand, ein Kondensator und/oder eine Induktivität ist.
4. Erzeugnis nach zumindest einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Erzeugnis (1) ein Halbleiter-Bauelement, ein
Oberflächenwellen-Bauelement und/oder ein Volumenwellen- Bauelement ist.
5. Erzeugnis nach zumindest einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das passive Bauelement (6) durch ein Dielektrikum, insbesondere Titanoxid und/oder Tantaloxid, und/oder ein Widerstandsmaterial realisiert ist.
6. Erzeugnis nach zumindest Anspruch 5, dadurch gekennzeichnet, dass das Dielektrikum und/oder das Widerstandsmaterial zwischen der Erzeugniskontaktstelle (2) und/oder der Umverdrahtungskontaktstelle (10) einerseits und der Umverdrahtungsverbindung (8) andererseits angeordnet ist.
7. Erzeugnis nach zumindest Anspruch 6, dadurch gekennzeichnet, dass die Erzeugniskontaktstelle (2) und/oder die Umverdrahtungskontaktstelle (10) zumindest teilweise von einer weiteren Isolationslage (5) überdeckt ist, um den Wert des passiven Bauelements (6) einzustellen.
8. Erzeugnis nach zumindest Anspruch 5, dadurch gekennzeichnet, dass das Dielektrikum und/oder das Widerstandsmaterial in einer Unterbrechung der Umverdrahtungsverbindung angeordnet ist.
9. Erzeugnis nach zumindest einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Umverdrahtungslage (3, 4, 5, 7, 8, 9, 10) eine Höhe von 3 μm bis 30 μm aufweist.
10. Verfahren zur Herstellung eines Erzeugnisses mit einer Umverdrahtungslage nach zumindest einem der Ansprüche 1 bis
EP03706244A 2002-01-29 2003-01-21 Chip-size-package mit integriertem passiven bauelement Withdrawn EP1470585A1 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE10203397A DE10203397B4 (de) 2002-01-29 2002-01-29 Chip-Size-Package mit integriertem passiven Bauelement
DE10203397 2002-01-29
PCT/DE2003/000157 WO2003065448A1 (de) 2002-01-29 2003-01-21 Chip-size-package mit integriertem passiven bauelement

Publications (1)

Publication Number Publication Date
EP1470585A1 true EP1470585A1 (de) 2004-10-27

Family

ID=27618237

Family Applications (1)

Application Number Title Priority Date Filing Date
EP03706244A Withdrawn EP1470585A1 (de) 2002-01-29 2003-01-21 Chip-size-package mit integriertem passiven bauelement

Country Status (4)

Country Link
US (1) US20050151249A1 (de)
EP (1) EP1470585A1 (de)
DE (1) DE10203397B4 (de)
WO (1) WO2003065448A1 (de)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004009296B4 (de) * 2004-02-26 2011-01-27 Siemens Ag Verfahren zum Herstellen einer Anordnung eines elektrischen Bauelements
DE102008046761B4 (de) * 2007-09-14 2021-08-05 Infineon Technologies Ag Halbleiterbauelement mit leitfähiger Verbindungsanordnung und Verfahren zur Bildung eines Halbleiterbauelements
US9331057B2 (en) * 2007-10-26 2016-05-03 Infineon Technologies Ag Semiconductor device
DE102008025833A1 (de) 2008-05-29 2009-12-17 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren und Vorrichtung zum stoffschlüssigen Fügen metallischer Anschlussstrukturen
DE102009006282A1 (de) 2009-01-27 2010-07-29 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Erzeugung metallisch kristalliner Oberflächenstrukturen im Wege einer galvanischen Metallabscheidung
US10784243B2 (en) 2018-06-04 2020-09-22 Globalfoundries Inc. Uniplanar (single layer) passive circuitry
CN114334946B (zh) * 2021-12-09 2025-08-05 江苏长电科技股份有限公司 封装结构及制作方法
CN114334947B (zh) 2021-12-09 2025-08-05 江苏长电科技股份有限公司 一种封装结构及其制备方法
US12034033B2 (en) 2022-01-25 2024-07-09 Ge Aviation Systems Llc Semiconductor device package and method of forming

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3757175A (en) * 1971-01-06 1973-09-04 Soo Kim Chang Tor chips mounted on a single substrate composite integrated circuits with coplnaar connections to semiconduc
US4685998A (en) * 1984-03-22 1987-08-11 Thomson Components - Mostek Corp. Process of forming integrated circuits with contact pads in a standard array
US5148266A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
US5633785A (en) * 1994-12-30 1997-05-27 University Of Southern California Integrated circuit component package with integral passive component
US5710065A (en) * 1995-01-03 1998-01-20 Texas Instruments Incorporated Method and apparatus for breaking and separating dies from a wafer
JP2817717B2 (ja) * 1996-07-25 1998-10-30 日本電気株式会社 半導体装置およびその製造方法
JP3301355B2 (ja) * 1997-07-30 2002-07-15 日立電線株式会社 半導体装置、半導体装置用tabテープ及びその製造方法、並びに半導体装置の製造方法
US6025647A (en) 1997-11-24 2000-02-15 Vlsi Technology, Inc. Apparatus for equalizing signal parameters in flip chip redistribution layers
US6052287A (en) * 1997-12-09 2000-04-18 Sandia Corporation Silicon ball grid array chip carrier
US6108212A (en) * 1998-06-05 2000-08-22 Motorola, Inc. Surface-mount device package having an integral passive component
JP3179414B2 (ja) * 1998-07-02 2001-06-25 九州日本電気株式会社 半導体装置及びその製造方法
US6303423B1 (en) * 1998-12-21 2001-10-16 Megic Corporation Method for forming high performance system-on-chip using post passivation process
KR100431307B1 (ko) * 1998-12-29 2004-09-18 주식회사 하이닉스반도체 캐패시터 내장형 칩 사이즈 패키지 및 그의 제조방법
US6194979B1 (en) * 1999-03-18 2001-02-27 Cts Corporation Ball grid array R-C network with high density
US6365498B1 (en) * 1999-10-15 2002-04-02 Industrial Technology Research Institute Integrated process for I/O redistribution and passive components fabrication and devices formed
JP2001185649A (ja) * 1999-12-27 2001-07-06 Shinko Electric Ind Co Ltd 回路基板、半導体装置、その製造方法および回路基板用材料片
JP3796099B2 (ja) * 2000-05-12 2006-07-12 新光電気工業株式会社 半導体装置用インターポーザー、その製造方法および半導体装置
US6407929B1 (en) * 2000-06-29 2002-06-18 Intel Corporation Electronic package having embedded capacitors and method of fabrication therefor
US6847066B2 (en) * 2000-08-11 2005-01-25 Oki Electric Industry Co., Ltd. Semiconductor device
DE10051467A1 (de) * 2000-10-17 2002-05-02 Infineon Technologies Ag Halbleiterchipgehäuse
US6987661B1 (en) * 2001-06-19 2006-01-17 Amkor Technology, Inc. Integrated circuit substrate having embedded passive components and methods therefor
US6717193B2 (en) * 2001-10-09 2004-04-06 Koninklijke Philips Electronics N.V. Metal-insulator-metal (MIM) capacitor structure and methods of fabricating same
DE10159466A1 (de) * 2001-12-04 2003-06-12 Koninkl Philips Electronics Nv Anordnung mit Kondensator
US7576426B2 (en) * 2005-04-01 2009-08-18 Skyworks Solutions, Inc. Wafer level package including a device wafer integrated with a passive component

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO03065448A1 *

Also Published As

Publication number Publication date
US20050151249A1 (en) 2005-07-14
WO2003065448A1 (de) 2003-08-07
DE10203397A1 (de) 2003-08-21
DE10203397B4 (de) 2007-04-19

Similar Documents

Publication Publication Date Title
DE60101159T2 (de) Herstellungsmethode eines stapelchip-ic-gehäuses auf scheibenebene
DE10250538B4 (de) Elektronisches Bauteil als Multichipmodul und Verfahren zu dessen Herstellung
DE69129619T2 (de) Halbleitervorrichtung mit einer vielzahl von anschlussstiften
DE19520700B4 (de) Halbleiterbausteinanordnung
DE102011053149B4 (de) Die-Struktur, Die-Anordnung und Verfahren zum Prozessieren eines Dies
DE19700963C2 (de) Verfahren zur Herstellung eines Leistungsmoduls mit einer aktive Halbleiterbauelemente und passive Halbleiterbauelemente aufweisenden Schaltungsanordnung
DE10014300A1 (de) Halbleiterbauelement und Verfahren zu dessen Herstellung
DE10142119B4 (de) Elektronisches Bauteil und Verfahren zu seiner Herstellung
DE68908341T2 (de) Verfahren zum Montieren eines elektronischen Bausteins und diesen verwendende Speicherkarte.
EP1620893B1 (de) Verfahren zur herstellung eines nutzens und verfahren zur herstellung elektronischer bauteile mit gestapelten halbleiterchips aus dem nutzen
DE10223738B4 (de) Verfahren zur Verbindung integrierter Schaltungen
EP1470585A1 (de) Chip-size-package mit integriertem passiven bauelement
DE102005009163B4 (de) Halbleiterbauteil mit einem Halbleiterchip, der Signalkontaktflächen und Versorgungskontaktflächen aufweist, sowie Verfahren zur Herstellung des Halbleiterbauteils
WO1996020500A1 (de) Chipkontaktierungsverfahren
DE10011005B4 (de) Multi-Chip-Modul und Verfahren zum Herstellen eines Multi-Chip-Moduls
DE10233607B4 (de) Anordnung mit einem Halbleiterchip und einem mit einer Durchkontaktierung versehenen Träger sowie einem ein Anschlusspad des Halbleiterchips mit der Durchkontaktierung verbindenden Draht und Verfahren zum Herstellen einer solchen Anordnung
DE102007002807B4 (de) Chipanordnung
DE102015120647B4 (de) Elektrisches Bauelement mit dünner Lot-Stopp-Schicht und Verfahren zur Herstellung
WO2000072378A1 (de) Substrat mit mindestens zwei metallisierten polymerhöckern für die lötverbindung mit einer verdrahtung
WO2005001933A2 (de) Multichip-halbleiterbaustein und verfahren zu seiner herstellung
DE102024207276B3 (de) Leistungselektronik für einen Pulswechselrichter sowie Verfahren zur Herstellung eines Leistungsmoduls für diese Leistungselektronik
DE102017201584A1 (de) Kontaktanordnung und Verfahren zur Herstellung einer Kontaktanordnung
DE10133959B4 (de) Elektronisches Bauteil mit Halbleiterchip
DE10333465B4 (de) Elektronisches Bauteil mit Halbleiterchip, Verfahren zur Herstellung desselben sowie Verfahren zur Herstellung eines Halbleiterwafers mit Kontaktflecken
DE102024207171A1 (de) Leistungselektronik eines Pulswechselrichters

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

17P Request for examination filed

Effective date: 20040318

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LI LU MC NL PT SE SI SK TR

AX Request for extension of the european patent

Extension state: AL LT LV MK RO

17Q First examination report despatched

Effective date: 20100916

RAP1 Party data changed (applicant data changed or rights of an application transferred)

Owner name: SIEMENS AUDIOLOGISCHE TECHNIK GMBH

Owner name: SIEMENS AKTIENGESELLSCHAFT

RAP1 Party data changed (applicant data changed or rights of an application transferred)

Owner name: SIEMENS AUDIOLOGISCHE TECHNIK GMBH

Owner name: SIEMENS AKTIENGESELLSCHAFT

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE APPLICATION IS DEEMED TO BE WITHDRAWN

18D Application deemed to be withdrawn

Effective date: 20150801