EP1290696A1 - Speicher-leseverstärker - Google Patents

Speicher-leseverstärker

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Publication number
EP1290696A1
EP1290696A1 EP01940377A EP01940377A EP1290696A1 EP 1290696 A1 EP1290696 A1 EP 1290696A1 EP 01940377 A EP01940377 A EP 01940377A EP 01940377 A EP01940377 A EP 01940377A EP 1290696 A1 EP1290696 A1 EP 1290696A1
Authority
EP
European Patent Office
Prior art keywords
sense amplifier
amplifier stage
amplifier unit
memory sense
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP01940377A
Other languages
English (en)
French (fr)
Inventor
Thomas Jean Ludovic Baglin
Jean-Yves Michel Larguier
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1290696A1 publication Critical patent/EP1290696A1/de
Withdrawn legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/067—Single-ended amplifiers

Definitions

  • the invention relates to a memory sense amplifier for
  • Semiconductor memories are binary data memories with a semiconductor memory cell matrix in which the individual memory cells are arranged in a matrix and consist of semiconductor components.
  • the individual memory cells are connected to word lines and to bit lines running perpendicular to them.
  • the addressing i.e. A memory cell or a memory word is selected by activating the word lines and, in the case of bit selection, by selecting one of the bit lines BL. Addressing takes place via an address decoder, which generates selection signals for word line or bit line selection depending on an address signal present on an address bus.
  • the read data signals are read out via a sense amplifier which amplifies the read data signal.
  • FIG. 1 shows the basic structure of a semiconductor memory with a memory cell matrix which is addressed via an address decoding circuit and which outputs the read data signals to a sense amplifier integrated in the semiconductor memory.
  • the sense amplifier consists of several sense amplifier units, each of which amplifies a data signal applied to a bit line BL.
  • Figure 2 shows a sense amplifier unit according to the prior art.
  • the voltage present on the bit line BL and the bit line BL complementary thereto, which forms the data signal read out from the memory, is passed through a differential amplifier circuit is amplified and output at the signal output OFF.
  • the differential amplifier is constructed symmetrically and consists of two PMOS transistors P1, P2 and two NMOS transistors N2, N3.
  • the differential amplifier is activated by applying a control signal S which switches through the NMOS transistor N4.
  • bit lines BL and BL must be charged evenly again. This is done by the two NMOS transistors NO, N1, the PMOS transistor PO connected in parallel with it being switched through and equalizing the voltage potential built up on the bit lines BL, BL.
  • the voltage V to which the bit lines are charged via the two NMOS transistors NO and NI is:
  • V DD is the supply voltage
  • V TH N is the threshold voltage of the NMOS transistors NO, Nl at a source-substrate voltage of 0 volts.
  • the threshold voltage of a MOSFET transistor depends on the source substrate voltage.
  • V SB represents the voltage between the source and the substrate connection (bulk).
  • the charging current I depends on the voltage difference between the gate source voltage V gs and the threshold voltage V TH .
  • I K * (V gs -V w ) (3) where K represents a constant depending on the manufacturing technology and the dimensions of the MOSFET transistor.
  • the substrate voltage V B and the source voltage V s are usually zero volts, so that the differential voltage V SB is also zero volts and the substrate effect does not appear.
  • the threshold voltage V TH increases and the charging current I decreases.
  • the charging voltage V B applied to the bit line drops.
  • V Bl V DD -V TH0 - ß * V SB (4)
  • the threshold voltage deviation increases significantly. Since the technology-related constant ⁇ cannot be set precisely, the precharge voltage V B ⁇ _ occurring on the bit line BL also fluctuates greatly. It is therefore not possible to guarantee a predefined precharge voltage on the bit lines.
  • Another disadvantage of the precharge circuits consisting of the NMOS transistors NO, Nl for charging the bit lines BL, BL of the conventional memory sense amplifier unit shown in FIG. 2 is that the charging time, which is required to charge the bit lines is relatively high due to the substrate effect. Since between each reading or If a write operation for reading out data from the memory or for writing data into the memory requires a charging process for the bit lines BL, BL, the memory access time as a whole increases considerably as a result.
  • the invention provides a memory sense amplifier unit for amplifying a data signal read from a memory via bit lines with a precharge circuit consisting of PMOS transistors for rapidly precharging the bit lines to the supply voltage potential of the memory sense amplifier unit, a first amplifier stage consisting of feedback NMOS transistors for voltage level shifting and for amplifying the data signal present on the bit lines, and with a second amplifier stage for further amplifying the signal emitted by the first amplifier stage, the first amplifier stage (43) being connected to the supply voltage potential (V DD ) and the second amplifier stage (43) being connected to earth potential (V S s) can be initialized.
  • a precharge circuit consisting of PMOS transistors for rapidly precharging the bit lines to the supply voltage potential of the memory sense amplifier unit
  • a first amplifier stage consisting of feedback NMOS transistors for voltage level shifting and for amplifying the data signal present on the bit lines
  • a second amplifier stage for further amplifying the signal emitted by the first amplifier stage
  • An advantage of the memory sense amplifier unit according to the invention is that it compensates for the substrate effect.
  • the memory sense amplifier unit according to the invention is therefore particularly suitable for manufacturing technologies with structural dimensions below 1 ⁇ m.
  • Another advantage of the memory sense amplifier unit according to the invention is that it also works with a relatively low supply voltage.
  • the precharge circuit switches through the supply voltage potential directly without voltage drop to the bit lines as a function of a first operating mode control signal present at the gate connections of the PMOS transistors.
  • the first amplifier stage preferably shifts the voltage potential present on the bit lines by a constant voltage value.
  • the first amplifier stage preferably consists of four feedback NMOS transistors.
  • the second amplifier stage is preferably a differential amplifier stage consisting of two PMOS transistors and two NMOS transistors.
  • the sense amplifier unit according to the invention is between one precharge operating mode, one, by two operating mode control signals
  • the read amplifier unit is preferably initialized for a subsequent read / write operation in the precharge operating mode.
  • the second amplifier stage can be switched to ground by means of an NMOS transistor which is driven by a second operating mode control signal.
  • This NMOS transistor is used to activate and deactivate the second amplifier stage so that the energy consumption outside the read operation is reduced.
  • the gate connections of the two PMOS transistors of the second amplifier stage can be switched to a ground potential by means of pull-down transistors, which are controlled by the inverted second operating mode control signal.
  • the supply voltage is preferably connected to the first amplifier stage by means of a PMOS transistor, the PMOS transistor being driven by the inverted second operating mode control signal.
  • the memory sense amplifier unit is constructed using CMOS technology.
  • FIG. 1 shows the basic structure of a semiconductor memory with a sense amplifier for reading out the data stored in the memory according to the prior art
  • FIG. 2 shows a memory sense amplifier unit for amplifying a data signal read from the semiconductor memory according to the prior art
  • FIG. 3 shows a preferred embodiment of the memory sense amplifier unit according to the invention.
  • FIG. 3 shows a particularly preferred embodiment of the memory sense amplifier unit according to the invention for amplifying a data signal read out from a semiconductor memory via bit lines.
  • the memory sense amplifier unit 1 is connected to the semiconductor memory via bit lines 2, 3.
  • the data signal to be amplified is present on bit line 2 and the data signal inverted to it is present on bit line 3.
  • a precharge circuit 4, which consists of two PMOS transistors 5, 6, is connected to the bit lines 2, 3 via lines 7, 8 at nodes 9, 10.
  • the gate connections 11, 12 of the two PMOS transistors 5, 6 are connected via control lines 13, 14 to a control signal connection line 15 for applying a first operating mode control signal.
  • the precharge circuit 4 is connected to the supply voltage V DD of the memory sense amplifier unit 1 via a supply voltage connection 16.
  • the nodes 9, 10 applied to the bit lines 2, 3 are connected via internal lines 17, 18 to gate connections 19, 20 of NMOS transistors 21, 22.
  • the NMOS transistor 21 is connected in series with a further NMOS transistor 24 via a line 23.
  • the NMOS transistor 22 is also connected in series with a further NMOS transistor 26 via a line 25.
  • the gate terminal 27 of the NMOS transistor 24 is connected to the line 25 via a feedback line 28 and the gate terminal 29 of the NMOS transistor 26 is connected to the line 23 via a feedback line 30.
  • the NMOS transistors 24, 26 are connected via lines 31, 32 to a node 33 for connection to a reference potential.
  • the reference potential is preferably the ground potential.
  • the NMOS transistors 21, 22 are connected via lines 34, 35 to a node 36, to which a PMOS transistor 38 is connected via a line 37 via which the supply voltage V DD , which is present at the supply voltage connection 16, can be switched through to the line 37 by means of a line 39.
  • the switching PMOS transistor 38 has a control gate 40 which is connected to a node 42 via a control line 41.
  • the NMOS transistors 21, 22, 24, 26 form the first amplifier stage 43 of the memory sense amplifier 1.
  • the first amplifier stage 43 has two input connections 44, 45, which are connected via lines 17, 18 to the bit lines 2, 3, and two output connections 46, 47 for outputting the amplified difference signal.
  • the output connections 46, 47 of the first amplifier stage 43 are connected via lines 48, 49 to gate connections 50, 51 of two PMOS transistors 52, 53.
  • the two PMOS transistors are each connected via lines 54, 55 to supply voltage connections 56, 57.
  • the PMOS transistors 52, 53 are also connected in series with NMOS transistors 60, 61 via lines 58, 59.
  • the gate connections 62, 63 of the two NMOS transistors 60, 61 are short-circuited to one another via a line 64.
  • Line 64 is connected directly to line 59 via line 65.
  • the second amplifier stage 66 is a differential amplifier stage for amplifying the voltage difference between the
  • the second amplifier stage 66 outputs the amplified signal via a signal output 67 of the memory sense amplifier unit 1.
  • the NMOS transistors 60, 61 of the second amplifier stage 66 are connected via lines 68, 69 to a node 70, which is connected via a line 71 to an NMOS transistor 72, the gate connection 73 of which is connected to a ner operating mode control signal line 74 is present.
  • the NMOS transistor 72 is connected via a line 75 to a reference potential, which is preferably a ground potential.
  • the NMOS transistor 72 is used to switch the second amplifier stage 66.
  • the PMOS transistor 38 for connecting the supply voltage V DD to the first amplifier stage 43 is connected via the line 41 and the node 42 to a control signal line 76 which is connected to an operating mode control signal connection 77.
  • the control signal line 76 lies between the gate connections 78, 79 of two pull-down NMOS transistors 80, 81.
  • the pull-down NMOS transistors 80, 81 are connected via lines 82, 83 to the connecting lines 48, 49 between the first amplifier stage 43 and the second amplifier stage 66.
  • the pull-down NMOS transistors 80, 81 are connected to the reference potential via lines 84, 85.
  • the reference potential is preferably the ground potential.
  • the sense amplifier unit 1 can be switched between a precharging operating mode, a writing operating mode and a reading operating mode via the operating mode control connections 15, 74, 77.
  • a read enable signal RE read enable
  • RE bitline compensation signal
  • the three different operating modes are selected as follows:
  • the bitline equalization control connection 15 and the read activation control connection 74 are at ground potential and the control connection 77 is at supply voltage potential V D D.
  • the control signal BLEQ switches the transistors 5, 6 of the precharge circuit 4 through, so that the Bit lines 2, 3 are charged to the supply voltage potential V DD present at the connection 16.
  • the high-level control signal RE present at the control signal connection 77 switches off the PMOS transistor 38 and at the same time switches on the Pul1-down NMOS transistors 80, 81. Because of the blocking of the PMOS transistor 38, the first amplifier stage 43 receives no supply voltage V DD during the charging process.
  • the connected pull-down NMOS transistors 80, 81 pull the output connections 46, 47 of the first amplifier stage 43 to ground, so that there is no differential voltage at the output of the first amplifier stage 43 which can be amplified by the second amplifier stage 66.
  • the control signal R ⁇ at the control signal connection 74 is low in the precharge operating mode, so that the NMOS transistor 72 blocks. As a result, the current path from the second amplifier stage 66 to the ground connection is interrupted. Since the output connections 46, 47 of the first amplifier stage 43 are pulled to ground by the NMOS pull-down transistors 80, 81, the PMOS transistors 52, 53 of the second amplifier stage 66 are turned on, so that those on the supply voltage connections 56, 57 applied supply voltage is switched through to lines 58, 59. The sense amplifier is thus connected to the output terminal 67. Unit 1 emitted a high voltage potential V DD during the precharging process of the bit lines 2, 3.
  • the precharge operating mode has a dual function.
  • the bit lines 2, 3 are uniformly charged to the supply voltage V DD and at the same time all node voltages in the sense amplifier unit 1 are reinitialized for the next reading process.
  • the first amplifier stage 43 is initialized to the supply voltage V DD and the second amplifier stage 66 to Erdspan- voltage potential V ss.
  • the bit lines 2, 3 are charged by the PMOS transistors 5, 6 of the precharge circuit 4 to the supply voltage V DD - when the drain voltage V D at the two PMOS transistors 5, 6 is almost equal to the precharge voltage, the current through the respective PMOS transistor 5, 6 the same:
  • bit lines 2, 3 are charged to the supply voltage V DD much more quickly than NMOS transistors.
  • the bit lines are switched to a charging voltage
  • V BL V DD - (8)
  • PMOS transistors are better suited for charging a bit line to the supply voltage than NMOS transistors if the bit line value is in the range of the ideal precharge value, ie V DD at PMOS precharge and VDD - V T HN with NMOS precharge.
  • the reason for this is the operating range in which the charging transistor is located.
  • the PMOS transistors are in the oh's operating range (see equation (6)) whereas the NMOS transistors are in a saturated operating range (see equation (5)) which is ineffective for charging.
  • a high voltage potential V DD is applied to the bit line compensation control connection 15, while a logic low is applied to the read activation control connection 74.
  • the two PMOS transistors 5, 6 of the precharge circuit 4 are blocked by the high-level bit line output signal at the control connection 15. in the
  • bit lines 2, 3 are written in a write operation from a write buffer integrated in the semiconductor memory, without there being any interaction with the memory sense amplifier unit 1.
  • a logic high-level control signal V DD is applied to the bit line compensation control connection 15 and to the read activation control connection 74.
  • the inverted read enable control signal RE is applied to the control connection 77.
  • the high-level bit line equalization control signal BL ⁇ Q blocks the two PMOS transistors 5, 6 of the precharge circuit 4.
  • the addressed memory cell tries to pull the bit line 2 to ground and to pull the bit line 3 to the supply voltage potential V DD leave or, conversely, pull the bit line 3 to ground and leave the bit line 2 at the supply voltage potential V DD . Since the capacity of the bit lines 2, 3 can be relatively large compared to the driver capability of the addressed memory cell, the voltage difference between the two bit lines 2, 3 is relatively low at the end of the reading process and is, for example, 100 mV.
  • the low-level inverted enable control signal RE at the control connection 77 blocks the two pull-down NMOS transistors 80, 81 and simultaneously switches the PMOS transistor 38 through via the control line 41.
  • the voltage potential at node 36 rises to the supply voltage potential V DD present at node 16.
  • the NMOS transistors 21, 22, 24, 26 of the first amplifier stage 43 are transferred into the saturated working range. If, for example, the bit line 3 remains at the supply voltage potential V D D and the voltage potential of the bit line 2 drops to a lower voltage V D D - .DELTA.V due to the data signal read out, the current flowing through the NMOS transistor 24 remains constant, since this is only from depends on the voltage potential at node 46.
  • the threshold voltage V TH - 2I of the NMOS transistor 21 depends on the source voltage of the NMOS transistor 21 due to the substrate effect. This dependency can be approximately given for the two NMOS transistors 21, 22 by the following equations:
  • V T H-2i V HN + ßV 7 (9a)
  • V 6 , V 7 is the voltage potential at nodes 46, 47.
  • the current flowing through the NMOS transistor 21 can be approximately stated using the following equation:
  • V 2 the width of the NMOS transistor 21, and L 2 ⁇ the length of the NMOS transistor 21, V 2 the voltage on the bit line 2, V the voltage on the potential node 47 and K N is a constant.
  • This current I 2 ⁇ remains constant, so that the voltage present at the potential node 47 drops from an original voltage potential V 47 o to a voltage potential V 70 - ⁇ V / (l + ß). Since the voltage V 47 at the potential node 47 is also the gate / source voltage of the NMOS transistor 26, the current through the NMOS transistor also drops. This results in a mismatch between the current flowing through the NMOS transistor 22 and the current through the NMOS transistor 26, this mismatch being compensated for by an increase in the voltage at the potential node 46. Since the same current flows through the NMOS transistor 22 and the NMOS transistor 26 after the voltage at the potential node 46 has risen, the following applies:
  • the gain of the first amplifier stage 43 is finite and can be expressed by the following equation:
  • the gain of the first amplifier stage 43 is therefore greater than 1.
  • the feedback stage of the NMOS transistors 21, 22, 24, 26 via the feedback lines 28, 30 thus has the effect that the voltage gain of the first amplifier stage is greater than 1 and thus the substrate effect occurring at the NMOS transistors is compensated.
  • the read enable control signal RE at the control connection 74 is applied to a logically high potential V DD in the read operating mode and the NMOS transistor 73 is thus switched on. Assuming that the voltage on bit line 3 remains at the original voltage potential V D D while the voltage on bit line 2 drops, the voltage potential on node 47 drops, causing the gate / source voltage on PMOS transistor 51 increases.
  • the second amplifier stage 66 amplifies the voltage difference present between the potential nodes 46, 47 and outputs the amplified voltage difference at the output connection 67 of the sense amplifier unit 1.
  • the sense amplifier unit 1 is particularly suitable for a SRAM memory (SRAM: Static random access memory) constructed using CMOS technology.
  • SRAM Static random access memory
  • the memory sense amplification unit 1 compensates for parasitic effects, in particular the substrate effect, which become increasingly stronger with decreasing power supply voltage V DD and shorter MOSFET channel lengths.
  • the sense amplifier unit 1 according to the invention is also characterized by a high level of robustness with respect to fluctuations in control signal time sequences, temperature, manufacturing process conditions and the voltage supply. Since the circuit complexity of the sense amplifier unit 1 according to the invention and the number of MOSFET transistors contained therein are small, the area requirement of the sense amplifier unit 1 according to the invention is small when integrated on a semiconductor chip. This makes it possible to construct the sense amplifier 1 from a large number of sense amplifier units 1 according to the invention at low cost.

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Abstract

Speicher-Leseverstärkereinheit zur Verstärkung eines aus einem Speicher über Bitleitungen (2, 3) ausgelesenem Datensignals mit einer aus PMOS-Transistoren (5, 6) bestehenden Vorladeschaltung (4) zum schnellen Vorladen der Bitleitungen (2, 3) auf ein Versorgungsspannungspotential (VDD) der Leseverstärkereinheit (1); einer ersten aus rückgekoppelten NMOS-Transistoren (21, 22, 24, 26) bestehenden ersten Verstärkerstufe (43) zur Spannungspegelverschiebung und zur Verstärkung des an den Bitleitungen (2, 3) anliegenden Datensignals; und mit einer zweiten Verstärkerstufe (66) zur weiteren Verstärkung des durch die erste Verstärkerstufe (43) abgegebenen Signals, wobei die erste Verstärkerstufe (43) auf das Versorgungsspannungspotential (VDD) und die zweite Verstärkerstufe (43) auf Erdpotential (VSS) initialisierbar ist.

Description

Beschreibung
Speicher-Leseverstärker
Die Erfindung betrifft einen Speicher- Leseverstärker zur
Verstärkung eines aus einer Speicherzellenmatrix ausgelesenen Datensignals .
Halbleiterspeicher sind binäre Datenspeicher mit einer Halb- leiter-Speicherzellenmatrix, bei der die einzelnen Speicherzellen matrixförmig angeordnet sind und aus Halbleiterbauelementen bestehen. Die einzelnen Speicherzellen sind dabei an Wortleitungen und an senkrecht dazu verlaufenden Bitleitungen angeschlossen. Die Adressierung, d.h. die Auswahl einer Spei- cherzelle bzw. eines Speicherwortes erfolgt durch die Aktivierung der Wortleitungen und im Falle einer Bitauswahl durch Auswahl einer der Bitleitungen BL. Die Adressierung erfolgt über einen Adressendekoder, der in Abhängigkeit von einem an einem Adressenbus anliegenden Adressensignal Auswahlsignale zur Wortleitungs- bzw. Bitleitungsauswahl erzeugt. Die ausgelesenen Datensignale werden über einen Leseverstärker ausgelesen, der das ausgelesene Datensignal verstärkt.
Figur 1 zeigt den prinzipiellen Aufbau eines Halbleiterspei- chers mit einer Speicherzellenmatrix, die über eine Adressen- dekodierungsschaltung adressiert wird und die ausgelesene Datensignale an einen in dem Halbleiterspeicher integrierten Leseverstärker abgibt. Der Leseverstärker besteht aus mehreren Leseverstärker-Einheiten, die jeweils ein an einer Bit- leitung BL anliegendes Datensignal verstärken.
Figur 2 zeigt eine Leseverstärkereinheit nach dem Stand der Technik.
Im Lese-Betriebsmodus wird die an der Bitleitung BL und der dazu komplementären Bitleitung BL anliegende Spannung, die das aus dem Speicher ausgelesene Datensignal bildet, durch eine Differenzverstärkerschaltung verstärkt und am Signalausgang AUS abgegeben. Der Differenzverstärker ist dabei symmetrisch aufgebaut und besteht aus zwei PMOS-Transistoren Pl, P2 sowie zwei NMOS-Transistoren N2 , N3. Die Aktivierung des Differenzverstärkers erfolgt durch Anlegen eines Steuersignals S, das den NMOS-Transistor N4 durchschaltet.
Nach dem Lesevorgang müssen die Bitleitungen BL und BL wider gleichmäßig aufgeladen werden. Dies geschieht durch die bei- den NMOS-Transistoren NO, Nl, wobei der dazu parallel geschaltete PMOS-Transistor PO durchgeschaltet ist und das an den Bitleitungen BL, BL jeweils aufgebaute Spannungspotential ausgleicht.
Die Spannung V , auf die die Bitleitungen über die beiden NMOS-Transistoren NO und Nl aufgeladen werden, beträgt:
wobei VDD die Versorgungsspannung und
VTHN die Schwellenwertspannung der NMOS-Transistoren NO, Nl bei einer Source-Substrat-Spannung von 0 Volt ist.
Aufgrund des Substrateffekts bzw. Bodyeffekts hängt die SchwellenwertSpannung eines MOSFET-Transistors von der Sour- ce-Substratspannung ab.
*TH = * TH0 ' P * SB ' ^ '
wobei ß eine technologieabhängige Konstante ist und
VSB die Spannung zwischen dem Source- und dem Substratan- schluss (Bulk) darstellt.
Der Ladestrom I hängt von der Spannungsdifferenz zwischen der Gate-Sourcespannung Vgs und der Schwellenwertspannung VTH ab.
I = K *(Vgs -Vw ) (3) wobei K eine von der Herstellungstechnologie und den Abmessungen des MOSFET-Transistors abhängige Konstante darstellt.
Üblicherweise beträgt die Substratspannung VB sowie die Sour- cespannung Vs null Volt, so dass die DifferenzSpannung VSB ebenfalls null Volt ist und der Substrateffekt nicht in Erscheinung tritt. Sobald eine von null abweichende Spannungsdifferenz zwischen dem Source und dem Substratanschluss VSB auftritt erhöht sich die Schwellenwertspannung VTH und der Ladestrom I nimmt ab. Gleichzeitig sinkt die an der Bitleitung angelegte Ladespannung VB .
VBl = VDD -VTH0 - ß *VSB (4)
Erreicht die an den Sourceanschlüssen der beiden NMOS- Transistoren NO, Nl anliegende Spannung Vs dem Aufladespan- nungswert VB = VDD-VTH beträgt der durch den NMOS-Transistor fließende Strom annähernd:
I = KX(VDD -Vm -Vs)2 (5)
Die negativen Auswirkungen des Substrateffekts verstärken sich je höher der Miniaturisierungsgrad der Herstellungstech- nologie ist. Insbesondere bei Herstellungstechnologien mit Abmessungen weit unter 1 μ , d.h. 0,25 μm, 0,18 μm und weniger nimmt die Schwellenwertspannungsabweichung stark zu. Da die technologiebedingte Konstante ß nicht genau eingestellt werden kann, schwankt die an der Bitleitung BL auftretende Vorladespannung VBι_ ebenfalls stark. Es ist daher nicht möglich eine vordefinierte Vorladespannung an den Bitleitungen zu gewährleisten.
Ein weiterer Nachteil der aus den NMOS-Transistoren NO, Nl bestehenden Vorladeschaltungen zum Aufladen der Bitleitungen BL, BL der in Figur 2 dargestellten herkömmlichen Speicher- Leseverstärkereinheit besteht darin, dass die Aufladezeit, die zum Aufladen der Bitleitungen benötigt wird, aufgrund des Substrateffekts relativ hoch ist. Da zwischen jeder Lesebzw. Schreiboperation zum Auslesen von Daten aus dem Speicher bzw. zum Einschreiben von Daten in den Speicher ein Auflade- Vorgang der Bitleitungen BL, BL notwendig ist, erhöht sich hierdurch insgesamt die Speicherzugriffszeit erheblich.
Es ist daher die Aufgabe der vorliegenden Erfindung eine Speicher-Leseverstärkereinheit zu schaffen, die eine minimale Aufladezeit zum Aufladen der Bitleitungen auf ein bestimmtes Spannungspotential gewährleistet .
Diese Aufgabe wird erfindungsgemäß durch eine Speicher- Leseverstärkereinheit mit den im Patentanspruch 1 angegebenen Merkmalen gelöst.
Die Erfindung schafft eine Speicher- Leseverstärkereinheit zur Verstärkung eines aus einem Speicher über Bitleitungen ausgelesenen Datensignals mit einer aus PMOS-Transistoren bestehenden Vorladeschaltung zum schnellen Vorladen der Bitleitungen auf das Versorgungsspannungspotential der Speicher- Leseverstärkereinheit, einer ersten aus rückgekoppelten NMOS-Transistoren bestehenden Verstärkerstufe zur Spannungspegelverschiebung und zur Verstärkung des an den Bitleitungen anliegenden Datensignals, und mit einer zweiten Verstärkerstufe zur weiteren Verstärkung des durch die erste Verstarkerstufe abgegebenen Signals, wobei die erste Verstärkerstufe (43) auf das Versorgungsspannungspotential (VDD) und die zweite Verstärkerstufe (43) auf Erdpotential (VSs) initialisierbar ist.
Ein Vorteil der erfindungsgemäßen Speicher-Leseverstärkereinheit besteht darin, dass sie den Substrateffekt kompensiert. Die erfindungsgemäße Speicher-Leseverstärkereinheit eignet sich somit insbesondere für Herstellungstechnologien mit Strukturabmessungen unter 1 μm. Ein weiterer Vorteil der erfindungsgemäßen Speicher- Leseverstärkereinheit besteht darin, dass sie auch bei einer relativ niedrigen VersorgungsSpannung funktioniert.
Bei einer bevorzugten Ausführungsform der erfindungsgemäßen Speicher- Leseverstärkereinheit schaltet die Vorladeschaltung in Abhängigkeit eines an den Gateanschlüssen der PMOS-Tran- sistoren anliegenden ersten Betriebsmodus-Steuersignals das Versorgungsspannungspotential direkt ohne Spannungsabfall an die Bitleitungen durch.
Die erste Verstärkerstufe verschiebt vorzugsweise das an den Bitleitungen anliegende Spannungspotential um einen konstanten Spannungswert .
Die erste Verstärkerstufe besteht vorzugsweise aus vier rückgekoppelten NMOS-Transistoren.
Die zweite Verstärkerstufe ist vorzugsweise eine aus zwei PMOS-Transistoren und aus zwei NMOS-Transistoren bestehende Differenzverstärkerstufe.
Bei einer bevorzugten Ausführungsform ist die erfindungsgemäße Leseverstärkereinheit durch zwei Betriebsmodus- Steuersignale zwischen einem Vorlade-Betriebsmodus, einem
Schreib-Betriebsmodus und einem Lese-Betriebsmodus umschaltbar.
Dabei wird vorzugsweise im Vorlade-Betriebsmodus die Lesever- Stärkereinheit für einen anschließenden Lese-/Schreibvorgang initialisiert .
Bei einer bevorzugten Ausführungsform der erfindungsgemäßen Leseverstärkereinheit ist die zweite Verstärkerstufe mittels eines NMOS-Transistors an Masse schaltbar, der durch ein zweites Betriebsmodus-Steuersignal angesteuert wird. Dieser NMOS-Transistor wird zur Aktivierung und Deaktivierung der zweiten Verstärkerstufe verwendet, damit der Energieverbrauch ausserhalb der Leseoperation vermindert wird.
Bei einer weiteren bevorzugten Ausführungsform der erfindungsgemäßen Leseverstärkereinheit sind die Gateanschlüsse der beiden PMOS-Transistoren der zweiten Verstärke stufe mittels Pull-down-Transistoren an ein Massepotential schaltbar, die durch das invertierte zweite Betriebsmodus-Steuersignal angesteuert werden.
Die VersorgungsSpannung wird vorzugsweise mittels eines PMOS- Transistors an die erste Verstärkerstufe geschaltet, wobei der PMOS-Transistor durch das invertierte zweite Betriebsmo- dus-Steuersignal angesteuert wird.
Bei einer besonders bevorzugten Ausführungsform ist die Speicher- Leseverstärkereinheit in CMOS-Technologie aufgebaut.
Im weiteren wird eine bevorzugte Ausführungsform der erfindungsgemäßen Speicher- Leseverstärkereinheit unter Bezugnahme auf die beigefügten Figuren zur Erläuterung erfindungswesentlicher Merkmale beschrieben.
Es zeigen:
Fig. 1 den prinzipiellen Aufbau eines Halbleiterspeichers mit einem Lese-Verstärker zum Auslesen der in dem Speicher abgespeicherten Daten nach dem Stand der Technik;
Fig. 2 eine Speicher- Leseverstärkereinheit zum Verstärken eines aus dem Halbleiterspeicher ausgelesenen Datensignals nach dem Stand der Technik;
Fig. 3 eine bevorzugte Ausführungsform der erfindungsgemäßen Speicher-Leseverstärkereinheit . In Figur 3 ist eine besonders bevorzugte Ausführungsform der erfindungsgemäßen Speicher-Leseverstärkereinheit zur Verstärkung eines aus einem Halbleiterspeicher über Bitleitungen ausgelesenen Datensignals .
Die erfindungsgemäße Speicher- Leseverstärkereinheit 1 ist über Bitleitungen 2, 3 mit dem Halbleiterspeicher verbunden. An der Bitleitung 2 liegt das zu verstärkende Datensignal und an der Bitleitung 3 das dazu invertierte Datensignal an. Ei- ne Vorladeschaltung 4, die aus zwei PMOS-Transistören 5,6 besteht, ist über Leitungen 7, 8 an Knoten 9, 10 mit den Bitleitungen 2, 3 verbunden. Die Gateanschlüsse 11,12 der beiden PMOS-Transistoren 5, 6 sind über Steuerleitungen 13, 14 mit einer Steuersignalanschlussleitung 15 zum Anlegen eines er- sten Betriebsmodus-Steuersignals verbunden. Die Vorladeschaltung 4 liegt über einen Versorgungsspannungsanschluss 16 der Versorgungsspannung VDD der Speicher-Leseverstärkereinheit 1 an.
Die an den Bitleitungen 2, 3 anliegenden Knoten 9, 10 sind über interne Leitungen 17, 18 an Gateanschlüsse 19, 20 von NMOS-Transistoren 21, 22 angeschlossen. Der NMOS-Transistor 21 ist über eine Leitung 23 mit einem weiteren NMOS- Transistor 24 in Reihe geschaltet. Der NMOS-Transistor 22 ist über eine Leitung 25 ebenfalls mit einem weiteren NMOS- Transistor 26 in Reihe geschaltet. Der Gateanschluss 27 des NMOS-Transistors 24 ist über eine Rückkoppelleitung 28 mit der Leitung 25 verbunden und der Gateanschluss 29 des NMOS- Transistors 26 ist über eine Rückkoppelleitung 30 mit der Leitung 23 verbunden.
Die NMOS-Transistoren 24, 26 sind über Leitungen 31, 32 mit einem Knoten 33 zum Anschluss an ein Referenzpotential verbunden. Bei dem Referenzpotential handelt es sich vorzugswei- se um das Massepotential. Die NMOS-Transistoren 21, 22 sind über Leitungen 34, 35 mit einem Knoten 36 verbunden, an dem über eine Leitung 37 ein PMOS-Transistor 38 angeschlossen ist, über den mittels einer Leitung 39 die VersorgungsSpannung VDD, die an dem Versorgungsspannungsanschluss 16 anliegt, an die Leitung 37 durchschaltbar ist. Der Schalt-PMOS- Transistor 38 weist ein Steuergate 40 auf, das über eine Steuerleitung 41 an einem Knoten 42 anliegt.
Die NMOS-Transistoren 21, 22, 24, 26 bilden die erste Verstärkerstufe 43 des Speicher-Leseverstärkers 1. Die erste Verstärkerstufe 43 weist zwei Eingangsanschlüsse 44, 45 auf, die über die Leitungen 17, 18 mit den Bitleitungen 2, 3 verbunden sind, sowie zwei Ausgangsanschlüsse 46, 47 zur Abgabe des verstärkten Differenzsignals.
Die Ausgangsanschlüsse 46, 47 der ersten Verstärkerstufe 43 sind über Leitungen 48, 49 mit Gateanschlüssen 50, 51 von zwei PMOS-Transistoren 52, 53 verbunden. Die beiden PMOS- Transistoren sind jeweils über Leitungen 54, 55 an Versorgungsspannungsanschlusse 56, 57 angeschlossen. Die PMOS- Transistoren 52, 53 sind ferner über Leitungen 58, 59 in Rei- he zu NMOS-Transistoren 60, 61 geschaltet. Die Gateanschlüsse 62, 63 der beiden NMOS-Transistoren 60, 61 sind über eine Leitung 64 miteinander kurzgeschlossen. Die Leitung 64 ist über eine Leitung 65 direkt an die Leitung 59 geschaltet.
Die beiden PMOS-Transistoren 52, 53 sowie die dazu in Reihe geschalteten NMOS-Transistoren 60, 61 bilden eine symmetrisch aufgebaute zweite Verstärkerstufe 66 zur weiteren Verstärkung des durch die erste Verstärkerstufe 43 abgegebenen Signals. Die zweite Verstärkerstufe 66 ist eine Differenzverstärker- stufe zur Verstärkung der Spannungsdifferenz zwischen den
Ausgangsanschlüssen 46, 47 der ersten Differenzverstärkerstufe 43. Die zweite Verstärkerstufe 66 gibt das verstärkte Signal über einen Signalausgang 67 der Speicher-Leseverstärkereinheit 1 ab. Die NMOS-Transistoren 60, 61 der zweiten Ver- stärkerstufe 66 sind über Leitungen 68, 69 mit einem Knoten 70 verbunden, der über eine Leitung 71 mit einem NMOS- Transistor 72 verbunden ist, dessen Gateanschluss 73 an ei- ner Betriebsmodus-Steuersignalleitung 74 anliegt. Der NMOS- Transistor 72 ist dabei über eine Leitung 75 an ein Referenzpotential, bei dem es sich vorzugsweise um ein Massepotential handelt, angeschlossen. Der NMOS-Transistor 72 dient zum Schalten der zweiten Verstärkerstufe 66.
Der PMOS-Transistor 38 zum Zuschalten der Versorgungsspannung VDD an die erste Verstärkerstufe 43 ist über die Leitung 41 und den Knoten 42 mit einer Steuersignalleitung 76 verbunden, die an einem Betriebs odus-Steuersignalanschluss 77 anliegt.
Die Steuersignalleitung 76 liegt zwischen den Gateanschlüssen 78, 79 zweier Pull-Down-NMOS-Transistoren 80, 81. Die Pull- Down-NMOS-Transistoren 80, 81 liegen über Leitungen 82, 83 an den Verbindungsleitungen 48, 49 zwischen der ersten Verstärkerstufe 43 und der zweiten Verstärkerstufe 66 an. Die Pull- Down-NMOS-Transistoren 80, 81 sind über Leitungen 84, 85 mit dem Referenzpotential verbunden. Das Referenzpotential ist dabei vorzugsweise das Massepotential.
Die Leseverstärkereinheit 1 ist über die Betriebsmodus-Steueranschlüsse 15, 74, 77 zwischen einem Vorlade-Betriebsmodus, einem Schreib-Betriebsmodus und einem Lese-Betriebsmodus umschaltbar. Hierzu wird an den Steueranschluss 74 ein Lese- Freischaltsignal RE (read enable) , an den Steueranschluss 77 das dazu invertierte Steuersignal RE und an den Steueranschluss 15 ein Bitline- Ausgleichssignal BLΕQ (bitli- ne egualization) angelegt.
Die Auswahl der drei verschiedenen Betriebsarten erfolgt wie folgt :
Tabelle 1
Im Vorlade-Betriebsmodus befindet sich der Bitline-Aus- gleichssteueranschluss 15 sowie der Lese-Freischaltsteuer- anschluss 74 auf Massepotential und der Steueranschluss 77 auf Versorgungsspannungspotential VDD- Das Steuersignal BLEQ schaltet die Transistoren 5, 6 der Vorladeschaltung 4 durch, so dass die Bitleitungen 2, 3 auf das an den Anschluss 16 anliegende Versorgungsspannungspotential VDD aufgeladen werden. Das an den Steuersignalanschluss 77 anliegende hochpeglige Steuersignal RE schaltet den PMOS-Transistor 38 aus und schaltet gleichzeitig die Pul1-down-NMOS-Transistören 80, 81 durch. Wegen der Sperrung des PMOS-Transistors 38 erhält die erste Verstärkerstufe 43 während des Aufladevorgangs keine Versorgungsspannung VDD. Die durchgeschalteten Pull-Down- NMOS-Transistoren 80, 81 ziehen die Ausgangsanschlüsse 46, 47 der ersten Verstärkerstufe 43 auf Masse, so dass am Ausgang der ersten Verstärkerstufe 43 keine DifferenzSpannung anliegt, die durch die zweite Verstärkerstufe 66 verstärkt werden kann.
Das Steuersignal RΕ an dem Steuersignalanschluss 74 ist bei dem Vorlade-Betriebsmodus niedrigpeglig, so dass der NMOS- Transistor 72 sperrt. Hierdurch wird der Strompfad von der zweiten Verstärkerstufe 66 zu dem Masseanschluss unterbrochen. Da die Ausgangsanschlüsse 46, 47 der ersten Verstärkerstufe 43 durch die NMOS-Pull-Down-Transistoren 80, 81 auf Masse gezogen sind, werden die PMOS-Transistoren 52, 53 der zweiten Verstärkerstufe 66 durchgeschaltet, so dass die an den Versorgungsspannungsanschlüssen 56, 57 anliegende Versorgungsspannung auf die Leitungen 58, 59 durchgeschaltet wird. Somit wird an dem Ausgangsanschluss 67 der Leseverstärkerein- heit 1 während des Vorladevorgangs der Bitleitungen 2, 3 ein hohes Spannungspotential VDD abgegeben. Der Vorlade-Betriebsmodus hat eine Doppelfunktion.
Während im Vorlade-Betriebsmodus werden die Bitleitungen 2, 3 auf die Versorgungsspannung VDD gleichmäßig aufgeladen und gleichzeitig werden alle Knotenspannungen in der Leseverstärkereinheit 1 für den nächsten Lesevorgang reinitialisiert. Dabei wird die erste Verstärkerstufe 43 auf die Versorgungs- Spannung VDD und die zweite Verstärkerstufe 66 auf Erdspan- nungspotential Vss initialisiert. Das Aufladen der Bitleitungen 2, 3 erfolgt durch die PMOS-Transistoren 5, 6 der Vorladeschaltung 4 auf die Versorgungsspannung VDD- Wenn die Drainspannung VD an den beiden PMOS-Transistoren 5, 6 nahezu gleich der Vorladespannung ist, beträgt der Strom durch den jeweiligen PMOS-Transistor 5, 6 gleich:
I = K2(VDD -VD) (6)
Das Aufladen der Bitleitungen 2, 3 auf die VersorgungsSpannung VDD erfolgt im Vergleich zu NMOS-Transistoren wesentlich schneller. Bei Verwendung von NMOS-Transistoren innerhalb der Vorladeschaltung werden die Bitleitungen auf eine Aufladespannung
* BL ~ ' DD * THN * ' )
aufgeladen und die Aufladespannung bei Verwendung der PMOS- Transistoren 5, 6 beträgt :
VBL = VDD - (8)
Hierdurch wird die Spannungsdifferenz während eines Lesevor-, gangs erhöht. PMOS-Transistoren sind zur Aufladung einer Bit- leitung auf die Versorgungsspannung besser als NMOS- Transistoren geeignet, wenn der Bitleitungswert sich im Bereich des idealen Voraufladewertes befindet, d.h. VDD bei PMOS-Voraufladung und VDD - VTHN bei NMOS-Voraufladung. Der Grund hierfür ist der Betriebsbereich, in dem sich der Aufladetransistor befindet. Die PMOS-Transistoren befinden sich im oh schen Betriebsbereich (siehe Gleichung (6)) wohingegen sich die NMOS-Transistoren in einem gesättigten Betriebsbereich (siehe Gleichung (5)) befinden, der zum Aufladen uneffektiv ist.
Bei einem Aufladen der Bitleitungen 2, 3 auf die Versorgungs- Spannung VDD ist der Strom der in der Speichermatrix befindlichen Speicherzelle höher als bei einem Aufladen der Bitleitungen auf VDD-VTHN- Hierdurch wird die Leseoperation für den Leseverstärker erleichtert.
Im Schreib-Betriebsmodus wird an den Bitleitungs- Ausgleichs- steueranschluss 15 ein hohes Spannungspotential VDD angelegt, während an den Lese-Freischaltsteueranschluss 74 ein logisch niedriges angelegt wird. Durch das hochpeglige Bitleitungs- ausgangssignal am Steueranschluss 15 werden die beiden PMOS- Transistoren 5, 6 der Vorladeschaltung 4 gesperrt. Im
Schreib-Betriebsmodus werden die Bitleitungen 2,3 in einem Schreibvorgang aus einem innerhalb des Halbleiterspeichers integrierten Schreibpuffer beschrieben, ohne dass es zu einer Wechselwirkung mit der Speicher-Leseverstärkereinheit 1 kommt .
Im Lese-Betriebsmodus wird an den Bitleitungs-Ausgleichs- steueranschluss 15 und an den Lese-Freischaltsteueranschluss 74 jeweils ein logisch hochpegliges Steuersignal VDD angelegt. An den Steueranschluss 77 wird das invertierte Lese-Freischaltsteuersignal RE angelegt. Das hochpeglige Bitleitungsausgleichssteuersignal BLΕQ sperrt die beiden PMOS-Transistoren 5, 6 der VorladeSchaltung 4. In Abhängigkeit von dem in der adressierten Speicherzelle abge- speicherten Datensignal versucht nun die adressierte Speicherzelle die Bitleitung 2 auf Masse zu ziehen und die Bitleitung 3 auf Versorgungsspannungspotential VDD zu belassen oder umgekehrt die Bitleitung 3 auf Masse zu ziehen und die Bitleitung 2 auf Versorgungsspannungspotential VDD ZU belassen. Da die Kapazität der Bitleitungen 2, 3 im Vergleich zu der Treiberfähigkeit der adressierten Speicherzelle relativ groß sein kann, ist die Spannungsdifferenz zwischen den beiden Bitleitungen 2, 3 am Ende des Lesevorgangs relativ niedrig und beträgt beispielsweise 100 mV.
Das niederpegelige invertierte Freischaltsteuersignal RE am Steueranschluss 77 sperrt die beiden Pull-Down-NMOS- Transistoren 80, 81 und schaltet gleichzeitig den PMOS- Transistor 38 über die Steuerleitung 41 durch. Hierdurch steigt das Spannungspotential an dem Knoten 36 auf das an dem Knoten 16 anliegende Versorgungsspannungspotential VDD. Hier- durch werden die NMOS-Transistoren 21, 22, 24, 26 der ersten Verstärkerstufe 43 in den gesättigten Arbeitsbereich überführt. Wenn beispielsweise die Bitleitung 3 auf dem Versorgungsspannungspotential VDD verbleibt und das Spannungspotential der Bitleitung 2 auf Grund des ausgelesenen Datensignals auf eine niedrigere Spannung VDD - ΔV absinkt, bleibt der durch den NMOS-Transistor 24 fließende Strom konstant, da dieser lediglich von dem Spannungspotential an dem Knoten 46 abhängt. Auf diese Weise bleibt der durch den NMOS-Transistor 21 fließende Strom während des Spannungsabfalls an der Bit- leitung 2 konstant. Die Schwellwertspannung VTH-2I des NMOS- Transistors 21 hängt auf Grund des Substrateffektes von der Sourcespannung des NMOS-Transistors 21 ab. Diese Abhängigkeit kann für die beiden NMOS-Transistoren 21, 22 durch folgende Gleichungen annähernd angegeben werden:
VTH-2i = V HN + ßV 7 ( 9a)
wobei ß eine technologieabhängige Konstante und V 6, V 7 das Spannungspotential an den Knoten 46 , 47 ist . Der durch den NMOS-Transistor 21 fließende Strom kann mit folgender Gleichung annährend angegeben werden:
W
I21 = KN • -2- [V2 - ( l+ß) V47 - VTHN ] 2 ( 10 )
L2l wobei
W2ι die Breite des NMOS-Transistors 21, und L2ι die Länge des NMOS-Transistors 21, V2 die Spannung an der Bitleitung 2, V die Spannung an dem Potentialknoten 47 und KN eine Konstante ist.
Dieser Strom I2ι bleibt konstant, so dass die an dem Potentialknoten 47 anliegende Spannung von einem ursprünglichen Spannungspotential V47o auf ein Spannungspotential V70 - ΔV/(l+ß) abfällt. Da die Spannung V47 an dem Potentialknoten 47 auch die Gate-/Sourcespannung des NMOS-Transistors 26 ist, fällt der Strom durch den NMOS-Transistor ebenfalls ab. Hierdurch kommt es zu einer Fehlanpassung zwischen dem durch den NMOS-Transistor 22 und den durch den NMOS- Transistor 26 fließenden Strom, wobei diese Fehlanpassung durch einen Anstieg der Spannung an dem Potentialknoten 46 ausgeglichen wird. Da durch den NMOS-Transistor 22 und den NMOS-Transistor 26 nach erfolgtem Spannungsanstieg an dem Potentialknoten 46 der gleiche Strom fließt, gilt:
[V3- ( l+ ß ) V46-VTHN ] : ( 11)
Mit:
W26 /L α '26 (12)
1 W22 /L22
bedeutet dies, dass ein Spannungsabfall von ΔV/ (1+ß) der Spannung V47 zu einem Spannungsanstieg von ΔV * α/(l+ß)2 der Spannung V6 führt. Dieser Anstieg der Spannung V46 an dem Potentialknoten 46 führt seinerseits zu einem Spannungsabfall ΔV * α2 /(1+ß)3 an dem Potentialknoten 47, der seinerseits einen Spannungsanstieg an dem Knoten 46 hervorruft. Dies setzt sich prinzipiell unendlich fort.
Die Spannungspotentiale an dem Potentialknoten 46 und dem Potentialknoten 47 lassen sich daher als unendliche Summen ma- thematisch wie folgt darstellen:
Für a < 1+ ß ist die Verstärkung der ersten Verstärkerstufe 43 endlich und kann durch folgende Gleichung ausgedrückte werden:
Für ß < a < 1+ß ist die Verstärkung der ersten Verstärkerstufe 43 somit größer 1. Die Rückkopplungsstufe der NMOS- Transistoren 21, 22, 24, 26 über die Rückkoppelleitungen 28, 30 bewirkt somit, dass die Spannungsverstärkung der ersten Verstärkerstufe größer 1 ist und somit der an den NMOS- Transistoren auftretenden Substrateffektes ausgeglichen wird. Das Lese-Freischaltsteuersignal RE an dem Steueranschluss 74 wird im Lese-Betriebsmodus an ein logisch hohes Potential VDD angelegt und somit der NMOS-Transistor 73 durchgeschaltet. Nimmt man an, dass die Spannung an der Bitleitung 3 auf dem ursprünglichen Spannungspotential VDD verbleibt, während die Spannung an der Bitleitung 2 abfällt, fällt das Spannungspotential an dem Knoten 47 ab, wodurch die Gate-/Sourcespannung an dem PMOS-Transistor 51 sich erhöht. Dies führt zum Anstieg des durch den PMOS-Transistor 53 fließenden Stromes, wobei dieser Stromanstieg durch die aus dem NMOS-Transistoren 60, 61 bestehende Strom-Spiegel-Schaltung gespiegelt wird. Das Spannungspotential an dem Ausgangsanschluss 67 fällt demzufolge ab, damit der durch die MOSFET-Transistoren 52, 60 fließende Strom gleich groß ist. Der Spannungsabfall an dem Ausgangsanschluss 67 hängt von der Größe der PMOS-Transistoren 52, 53 und der NMOS-Transistoren 60, 61 ab. Die zweite Verstärkerstufe 66 verstärkt die zwischen den Potentialknoten 46, 47 anliegende Spannungsdifferenz und gibt die verstärkte Spannungsdifferenz an dem Ausgangsanschluss 67 der Lesever- Stärkereinheit 1 ab.
Die erfindungsgemäße Leseverstärkereinheit 1 eignet sich insbesondere für eine CMOS-Technologie aufgebaute SRAM-Speicher (SRAM: Static random access memory) .
Insbesondere bei besonders kleinen Bauteilabmessungen, die unterhalb 1 μm liegen werden durch die erfindungsgemäße Speicher-Leseverstärkungseinheit 1 parasitäre Effekte insbesondere der Substrateffekt, die mit abnehmender Stromversorgungs- Spannung VDD und kürzerwerdenden MOSFET-Kanallängen immer stärker werden, ausgeglichen.
Die erfindungsgemäße Leseverstärkereinheit 1 zeichnet sich darüber hinaus durch eine hohe Robustheit gegenüber Schwan- kungen bei Steuersignalzeitabläufen, Temperatur, Herstellungsprozessbedingungen sowie der Spannungsversorgung aus. Da die Schaltungskomplexität der erfindungsgemäßen Leseverstärkereinheit 1 und die Anzahl der darin enthaltenen MOSFET- Transistoren gering ist, ist der Flächenbedarf der erfindungsgemäßen Leseverstärkungseinheit 1 bei Integration auf einem Halbleiterchip gering. Hierdurch ist es möglich den Leseverstärker 1 aus einer Vielzahl von erfindungsgemäßen Leseverstärkereinheiten 1 kostengünstig aufzubauen.

Claims

Patentansprüche
1. Speicher-Leseverstärkereinheit zur Verstärkung eines aus einem Speicher über Bitleitungen (2, 3) ausgelesenem Da- tensignals mit:
(a) einer aus PMOS-Transistoren (5, 6) bestehenden Vorladeschaltung (4) zum schnellen Vorladen der Bitleitungen (2, 3) auf ein Versorgungsspannungspotential (VDD) der Leseverstärkereinheit (1) ;
(b) einer ersten aus rückgekoppelten NMOS-Transistoren (21, 22, 24, 26) bestehenden ersten Verstärkerstufe (43) zur Spannungspegelverschiebung und zur Verstärkung des an den Bitleitungen (2, 3) anliegenden Datensignals;
(c) und mit einer zweiten Verstärkerstufe (66) zur weiteren Verstärkung des durch die erste Verstärkerstufe (43) abgegebenen Signals,
(d) wobei die erste Verstärkerstufe (43) auf das Versorgungsspannungspotential (VDD) und die zweite Verstärkerstufe (43) auf Erdpotential (VSs) initialisierbar ist.
2. Speicher-Leseverstärkereinheit nach Anspruch 1 d a d u r c h g e k e n n z e i c h n e t, dass die Vorladeschaltung (4) in Abhängigkeit eines ersten Betriebsmodus-Steuersignals das Versorgungsspannungspotential (VDD) direkt, ohne Spannungsabfall an die Bitleitungen (2, 3) durchschaltet.
3. Speicher-Leseverstärkereinheit nach Anspruch 1 oder 2 , d a du r c h g e k e n n z e i c h n e t, dass die erste Verstärkerstufe (43) das an den Bitlei- tungen (2, 3) anliegende Spannungspotential um eine konstante Spannung verschiebt.
4. Speicher-Leseverstärkereinheit nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass die erste Verstärkerstufe (43) aus vier über Rück- koppelleitungen (28, 30) rückgekoppelten NMOS- Transistoren (21, 22, 24, 26) besteht.
5. Speicher-Leseverstärkereinheit nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass die zweite Verstärkerstufe (66) eine aus zwei PMOS- Transistoren (50, 51) und aus zwei NMOS-Transistoren (60, 61) bestehende symmetrisch aufgebaute Differenzverstärkerstufe ist.
6. Speicher-Leseverstärkereinheit nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass die Speicher-Leseverstärkereinheit durch zwei Be- triebs odussteuersignale (RE, BLEQ) zwischen einem Vorlade-Betriebsmodus, einem Schreib-Betriebsmodus und einem Lese-Betriebsmodus umschaltbar ist.
7. Speicher-Leseverstärkereinheit nach einem der vorange- henden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass im Vorlade-Betriebsmodus die Speicher- Leseverstärkereinheit (1) für einen anschließenden Lese- /Schreibvorgang initialisiert wird..
8. Speicher-Leseverstärkereinheit nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass die zweite Verstärkerstufe (66) mittels eines NMOS- Transistors (72) an Masse schaltbar ist, wobei der NMOS- Transistor (72) durch das zweite Betriebsmodus- Steuersignal (RE) gesteuert wird.
Speicher-Leseverstärkereinheit nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass die erste Verstärkerstufe (43) ausgangsseitig an die Gateanschlüsse (50, 51) der beiden PMOS-Transistoren (52, 53) der zweiten Verstärkerstufe (66) angeschlossen ist.
10. Speicher-Leseverstärkereinheit nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass die Gateanschlüsse (50, 51) der beiden PMOS- Transistoren (52, 53) der zweiten Verstarkerstufe (66) mittels Pull-Down-MOSFET-Transistoren (80, 81) an ein Referenzpotential schaltbar sind, wobei die Pull-Down- MOSFET-Transistoren (80, 81) durch das invertierte zweite Betriebsmodus-Steuersignal ( RE ) angesteuert werden.
11. Speicher-Leseverstärkereinheit nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, dass die VersorgungsSpannung (VDD) an die erste Verstär- kerstufe (43) mittels eines PMOS-Transistors (38) schaltbar ist, der durch das invertierte zweite Be- triebsmodus-Steuersignal (RE) ansteuerbar ist.
12. Speicher- Leseverstärkereinheit nach einem der vorange- henden Ansprüche, d a du r c h g e k e n n z e i c h n e t, dass die Speicher- Leseverstärkereinheit (1) in CMOS-
Technologie aufgebaut ist.
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