EP1264351A1 - Integriertes bauelement mit metall-isolator-metall-kondensator - Google Patents

Integriertes bauelement mit metall-isolator-metall-kondensator

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Publication number
EP1264351A1
EP1264351A1 EP01919307A EP01919307A EP1264351A1 EP 1264351 A1 EP1264351 A1 EP 1264351A1 EP 01919307 A EP01919307 A EP 01919307A EP 01919307 A EP01919307 A EP 01919307A EP 1264351 A1 EP1264351 A1 EP 1264351A1
Authority
EP
European Patent Office
Prior art keywords
metal
integrated component
intermediate layer
dielectric
insulator
Prior art date
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Withdrawn
Application number
EP01919307A
Other languages
English (en)
French (fr)
Inventor
Michael Schrenk
Markus Schwerd
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Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Filing date
Publication date
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Publication of EP1264351A1 publication Critical patent/EP1264351A1/de
Withdrawn legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/495—Capacitive arrangements or effects of, or between wiring layers
    • H10W20/496—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections

Definitions

  • the invention relates to an integrated component with conductor tracks made of a copper-containing alloy and a metal-insulator-metal capacitor.
  • L0 high-frequency circuits in BIPOLAR, BICMOS and CMOS technology require integrated capacitors with high voltage linearity, precisely adjustable capacitance values and, above all, low parasitic capacitances.
  • the conventional MOS capacitors used to date have due to
  • MIM capacitors metal-insulator-metal capacitors
  • the object of the invention is to create an integrated component with conductor tracks made of a copper-containing alloy and an integrated metal-insulator-metal capacitor and to specify a method for its production.
  • the metal-insulator-metal capacitor has an electrode which is formed in a metal plane for the conductor track. Since the dielectric intermediate layer and the metallization layer can be kept thin, the metal-insulator-metal capacitor can be integrated into an existing concept for producing an integrated component with passive components without great difficulty.
  • the dielectric intermediate layer expediently serves as an etching stop. This ensures that the underlying copper-containing electrodes are not attacked by the etching medium. In addition, since the dielectric intermediate layer serving as an etch stop is not completely removed, short circuits between the metallization layer and the electrode underneath are avoided.
  • the metal-insulator-metal capacitor is expediently produced in that a dielectric intermediate layer serving as an etch stop and then a metallization layer are deposited over the entire surface of the exposed electrode in the metal level for conductor tracks.
  • the dielectric intermediate layer serves as an etching stop and is therefore essentially retained over the entire surface. This effectively suppresses short circuits at the edges of the metal-insulator-metal capacitor.
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  • the dielectric intermediate layer 11 is therefore also retained outside the metal-insulator-metal capacitor 7. Due to the extensive electrical separation of the upper electrode 12 and lower electrode 6, there is no risk of short circuits between the lower electrode 6 and the upper electrode 12.
  • a further advantage is that the dielectric intermediate layer 11 and the upper electrode 12 are applied to a planarized surface can be. This ensures the planarity of the dielectric intermediate layer 11 and of the upper electrode 12.
  • the interlayer dielectric 16 is deposited.
  • the conductor track 14 and the vias 13 are then formed in the dual damascene process. Barriers 21 assume the role of the electrodes necessary for the deposition of the copper. When the trenches for the vias 13 are etched out, stop simultaneously on the upper electrode 12 of the metal-insulator-metal capacitor 7 and the conductor tracks 14.
  • the dielectric intermediate layer 11 As a material for the dielectric intermediate layer 11, for example Si 3 N 4 or Si0 2 comes into question.
  • materials with a high dielectric constant such as Ta 2 Os or Bi2Sr 3 TiO 3 and Ba x Sr ⁇ - x TiO 3, are also suitable for the dielectric intermediate layer 11, where 0 ⁇ x ⁇ 1 applies. It is particularly advantageous that the etching behavior of these materials does not have to be known in detail since the middle of the dielectric intermediate layer 11 stops.
  • Ta and TaN, as well as silicides and materials such as Ti, TiN, TiW, W and WN X are suitable for the upper electrode 12, where 0 ⁇ x ⁇ 2 applies.
  • Conductive materials such as Si, W, Cu, Au, Ag, Ti and Pt and alloys thereof can also be used for the upper electrode 12.
  • the upper electrode 12 and the slide dielectric intermediate layer 11 covered by a protective layer made of SiN.
  • This protective layer serves as a stop for the etching of the vias 13 and prevents the upper electrode 12 from being attacked during the etching of the vias 13.
  • the upper electrode 12 is encapsulated to the side and thereby additionally insulated from the lower electrode 6.
  • the proposed integrated component is particularly suitable for use in high-frequency technology.

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

Zur Herstellung eines integrierten Bauelements mit integriertem Metall-Isolator-Metall-Kondensator (7) wird zunächst auf eine untere Elektrode (6) aus Kupfer eine dielektrische Zwischenschicht (11) und eine obere Elektrode (12) ganzflächig abgeschieden. Anschliessend erfolgt die Strukturierung des Metall-Isolator-Metall-Kondensators (7) mit Ätzstop in der dielektrischen Zwischenschicht (11). Dadurch werden Kurzschlüsse zwischen der oberen Elektrode (12) und der unteren Elektrode (6) vermieden.

Description

Beschreibung
Integriertes Bauelement mit Metall-Isolator-Metall- Kondensator 5
Die Erfindung betrifft ein integriertes Bauelement mit Leiterbahnen aus einer kupferhaltigen Legierung und einem Metall-Isolator-Metall-Kondensator.
L0 Hochfrequenzschaltungen in BIPOLAR-, BICMOS- und CMOS-Tech- nologie benötigen integrierte Kondensatoren mit hoher Span- nungslinearität, genau einstellbaren Kapazitätswerten und vor allem niedrigen parasitären Kapazitäten. Die bisher eingesetzten konventionellen MOS-Kondensatoren weisen aufgrund
L5 spannungsinduzierter Raumladungszonen eine ungenügende Span- nungslinearität auf. Der geringe Abstand zum Substrat bringt außerdem zahlreiche parasitäre Kapazitäten mit sich. Diese Schwierigkeiten lassen sich durch den Einsatz sogenannter Me- tall-Isolator-Metall-Kondensatoren (MIM-Kondensatoren) umge-
20 hen. Diese Metall-Isolator-Metall-Kondensatoren sollen möglichst ohne Veränderung und Beeinflussung der benachbarten Leiterbahnen in die vorhandenen Konzepte für eine Mehrlagenmetallisierung integriert werden.
5 Derzeit ist kein Konzept zur Integration von Metall-Isolator- Metall-Kondensatoren in integrierte Bauelemente mit kupferhaltigen Leiterbahnen bekannt.
Ausgehend von diesem stand der Technik liegt der Erfindung 0 die Aufgabe zugrunde, ein integriertes Bauelement mit Leiterbahnen aus einer kupferhaltigen Legierung und einem integrierten Metall-Isolator-Metall-Kondensator zu schaffen und ein Verfahren zu dessen Herstellung anzugeben.
5 Diese Aufgabe wird durch ein integriertes Bauelement nach Anspruch 1 und ein Verfahren nach Anspruch 10 gelöst. Der Metall-Isolator-Metall-Kondensator weist eine Elektrode auf, die in einer Metallebene für Leiterbahn ausgebildet ist. Da die dielektrische Zwischenschicht und die Metallisierungsschicht dünn gehalten werden kann, kann der Metall-Isolator- Metall-Kondensator ohne große Schwierigkeiten in ein bestehendes Konzept zur Herstellung eines integrierten Bauelements mit passiven Bauelementen integriert werden.
Bei der Herstellung des Metall-Isolator-Metall-Kondensators dient die dielektrische Zwischenschicht zweckmäßigerweise als Ätzstop. Dadurch ist gewährleistet, daß die darunterliegende kupferhaltige Elektroden nicht vom Ätzmedium angegriffen wird. Da außerdem die als Ätzstop dienende, dielektrische Zwischenschicht nicht vollständig entfernt wird, werden Kurz- Schlüsse zwischen der Metallisierungsschicht und der darunterliegenden Elektrode vermieden.
Zweckmäßigerweise wird der Metall-Isolator-Metall-Kondensator dadurch hergestellt, daß auf die freiliegende Elektrode in der Metallebene für Leiterbahnen zunächst eine als Ätzstop dienende dielektrische Zwischenschicht und dann eine Metallisierungsschicht ganzflächig abgeschieden werden. In der anschließenden Strukturierung der Metallisierungsschicht dient die dielektrische Zwischenschicht als Ätzstop und bleibt da- her im wesentlichen ganzflächig erhalten. Dadurch werden Kurzschlüsse an den Rändern des Metall-Isolators-Metall- Kondensators wirksam unterdrückt.
Weitere Ausgestaltungen der Erfindung sind Gegenstand der ab- hängigen Ansprüche.
Nachfolgend wird ein Ausführungsbeispiel der Erfindung anhand der beigefügten Zeichnung erläutert. Es zeigt:
Figur 1 einen Ausschnitt aus einem Querschnitt durch ein integriertes Bauelement mit einem integrierten Metall-Isolator-Metall-Kondensator. C J co to to P» P1
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Kondensators 7 mit einem Ätzstop in der dielektrischen Zwischenschicht 11. Die dielektrische Zwischenschicht 11 bleibt somit auch außerhalb des Metall-Isolator-Metall-Kondensators 7 erhalten. Durch die weiträumige elektrische Trennung von oberer Elektrode 12 und unterer Elektrode 6 besteht nicht die Gefahr von Kurzschlüssen zwischen der unteren Elektrode 6 und der oberen Elektrode 12. Ein weiterer Vorteil ist, daß die dielektrische Zwischenschicht 11 und die obere Elektrode 12 auf einer planarisierten Oberfläche aufgebracht werden kön- nen. Dadurch ist die Planarität der dielektrischen Zwischenschicht 11 und der oberen Elektrode 12 gewährleistet.
Im Anschluß an die Ausbildung des Metall-Isolator-Metall- Kondensators 7 erfolgt die Abscheidung des Zwischenlagendie- lektrikums 16. Im Dual-Damascene-Verfahren werden dann die Leiterbahn 14 und die Vias 13 ausgebildet. Dabei übernehmen Barrieren 21 die Rolle der zur Abscheidung des Kupfers notwendigen Elektroden. Bei der Ausätzung der Gräben für die Vias 13 ist gleichzeitig auf der oberen Elektrode 12 des Me- tall-Isolator-Metall-Kondensators 7 und den Leiterbahnen 14 zu stoppen.
Als Material für die dielektrische Zwischenschicht 11 kommt beispielsweise Si3N4 oder Si02 in Frage. Für die dielektrische Zwischenschicht 11 sind darüber hinaus auch Materialien mit hoher Dielektrizitätskonstante wie Ta2Os oder Bi2Sr3Tiθ3 und BaxSrι-xTiθ3 geeignet, wobei 0<x<l gilt. Von besonderem Vorteil ist, daß das Ätzverhalten dieser Materialien nicht im einzelnen bekannt sein muß, da mitten in der dielektrischen Zwischenschicht 11 gestoppt wird. Für die obere Elektrode 12 eignen sich Ta und TaN, sowie Silizide und Materialien wie Ti, TiN, TiW, W und WNX, wobei 0<x<2 gilt. Für die obere Elektrode 12 sind ferner leitende Materialien wie Si, W, Cu, Au, Ag, Ti und Pt sowie Legierungen davon einsetzbar.
Bei einem abgewandelten, in der Zeichnung nicht dargestellen Ausführungsbeispiel ist die obere Elektrode 12 und die dia- lektrische Zwischenschicht 11 von einer Schutzschicht aus SiN abgedeckt. Diese Schutzschicht dient als Stop für die Ätzung der Vias 13 und verhindert, daß beim Ätzen der Vias 13 die obere Elektrode 12 angegriffen wird. Außerdem wird die obere Elektrode 12 zur Seite hin gekapselt und dadurch zusätzlich zur unteren Elektrode 6 hin isoliert.
Abschließend sei angemerkt, daß sich das vorgeschlagene integrierte Bauelement insbesondere für die Verwendung in der Hochfrequenztechnik eignet.

Claims

Patentansprüche
1. Integriertes Bauelement mit Leiterbahnen (3, 8, 14) aus einer kupferhaltigen Legierung und einem Metall-Isolator- Metall-Kondensator (7), dadurch geke nzeichnet, daß der Kondensator (7) von einer ersten Elektrode (6) in einer Metallebene (5) für Leiterbahnen, einer zunächst als Ätzstop dienenden dielektrischen Zwischenschicht (11) und einer Metallisierungsschicht (12) gebildet ist.
2. Integriertes Bauelement nach Anspruch 1, dadurch gekennzeichnet, daß die dielektrische Zwischenschicht (11) zusätzlich als Diffusionsbarriere dient.
3. Integriertes Bauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Metallisierungsschicht (12) ein Stapel aus Metall- schichten und leitenden Barrieren ist.
4. Integriertes Bauelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Metallisierungsschicht (12) wenigstens ein Metall aus der Gruppe AI, Si, W, Cu, Au, Ag, Ti und Pt enthält.
5. Integriertes Bauelement nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Leiterbahnen (3, 8, 14) und die erste Elektrode (6) zu einem Zwischenlagendielektrikum (9, 16) durch Barrieren (19, 20, 21) abgegrenzt sind.
6. Integriertes Bauelement nach Anspruch 3 oder 5, dadurch gekennzeichnet, daß die Barriere, (19, 20, 21) aus Elementen aus der Gruppe Ta, TaN, TiW, W, NX, Ti, TiN oder Suiziden hergestellt sind, wobei 0<x<2 gilt.
7. Integriertes Bauelement nach einem der Ansprüche 1 bis 6, dadurch ge en zeichnet, daß die dielektrische Zwischenschicht (11) aus Si02 oder Si3N4 hergestellt ist.
8. Integriertes Bauelement nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die dielektrische Zwischenschicht (11) von einem dielek- trischen Material mit einer Dielektrizitätskonstante > 80 gebildet ist.
9. Integriertes Bauelement nach Anspruch 8, dadurch gekennzeichnet, daß die dielektrische Zwischenschicht (11) aus einem Material aus der Gruppe Ta2Os, Bi2Sr3Ti03 und BaxSrι-χTi03 hergestellt ist, wobei 0<x<l gilt.
10. Verfahren zur Herstellung eines integrierten Bauelements mit Leiterbahnen (3, 8, 14) aus einer kupferhaltigen Legierung und einem Metall-Isolator-Metall-Kondensator (7) , bei dem zunächst eine in einem Zwischenlagendialektrikum (16) eingebettete erste Elektrode (6) ausgebildet wird, dadurch gekennzeichnet, daß oberhalb der ersten Elektrode (6) zunächst eine dielektrische Zwischenschicht (11) und dann eine Metallisierungsschicht (12) ganzflächig abgeschieden wird und daß dann die Metallisierungsschicht (12) strukturiert wird.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß die dielektrische Zwischenschicht (11) als Ätzstop verwendet wird.
12. Verfahren nach Anspruch 10 oder 11, dadurch gekennzeichnet, daß die erste Elektrode (6) in einem Damascene-Verfahren hergestellt wird.
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