EP0946984A1 - Halbleiterspeicheranordnung mit stapelkondensator - Google Patents

Halbleiterspeicheranordnung mit stapelkondensator

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Publication number
EP0946984A1
EP0946984A1 EP97942795A EP97942795A EP0946984A1 EP 0946984 A1 EP0946984 A1 EP 0946984A1 EP 97942795 A EP97942795 A EP 97942795A EP 97942795 A EP97942795 A EP 97942795A EP 0946984 A1 EP0946984 A1 EP 0946984A1
Authority
EP
European Patent Office
Prior art keywords
strips
electrode
nitride
arrangement according
electrodes
Prior art date
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Withdrawn
Application number
EP97942795A
Other languages
English (en)
French (fr)
Inventor
Walter Hartner
Carlos Mazure-Espejo
Günther SCHINDLER
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of EP0946984A1 publication Critical patent/EP0946984A1/de
Withdrawn legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/30DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B12/00Dynamic random access memory [DRAM] devices
    • H10B12/01Manufacture or treatment
    • H10B12/02Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03Making the capacitor or connections thereto
    • H10B12/033Making the capacitor or connections thereto the capacitor extending over the transistor

Definitions

  • the invention relates to a memory arrangement comprising similar memory cells, which has the following features:
  • Storage capacitors of the individual storage cells are arranged on a first main area of the memory arrangement via selection transistors, the main area having a multiplicity of adjacent cell areas,
  • the storage capacitors of the individual storage cells are connected to contacts in the first main area, each cell area having a contact,
  • a first electrode of each storage capacitor connected to the contact is in the form of a strip
  • the first electrodes and second electrodes of each storage capacitor are separated by a dielectric
  • Such memories are known for example from Müller, “Components of semiconductor electronics", Springer, 4th edition, 1991, p. 256 ff.
  • a memory cell with a storage capacitor, the one electrode of which is formed almost as a flat plate and is arranged parallel to a main surface of the memory arrangement.
  • the capacity of the storage capacitor which is known to depend on the capacitor area, with increasing integration density and the associated reduction in the size of the storage arrangement.
  • a design of the storage capacitor as a trench capacitor is proposed in the above-mentioned literature, which is arranged in a pot-like manner in a main surface of the storage arrangement. The latter possibility of realizing the storage capacitor has a considerably greater implementation effort than the former.
  • the aim of the invention is to further develop the storage arrangement mentioned at the outset in such a way that, despite increasing integration density, a sufficiently large capacitor area or a sufficiently large capacitance can be made available in a simple manner. Furthermore, it is the aim of the invention to provide a method for producing such a memory arrangement.
  • the side surfaces of the first electrodes of each storage capacitor are arranged at least approximately orthogonally to the first main surface.
  • the surface of the first electrode can be varied for a given length of the first electrode in the first main surface, for example by lengthening or shortening the first electrode in a direction perpendicular to the first main surface. Furthermore, it is possible to vary the length of the first electrode in the first main surface with a clever arrangement of the contacts or by the shape of the first electrode and thus to vary the surface of the first electrode.
  • the cell areas are assumed to be rectangular in the following description. It is pointed out that the division of the first main area into cell areas has no functional meaning. There is essentially a selection transistor below the cell surface, which can be contacted via the contact in the cell surface. Due to the fact that each cell surface contains a contact which is connected to a first electrode, each cell surface can be assigned the first electrode which is connected to the contact of the cell surface.
  • One embodiment of the storage arrangement according to the invention provides that the first electrode of the storage capacitor extends beyond the respectively associated cell area, the cell areas being assigned from partial areas of the first main area to those below Transistors result. It must be ensured that the first electrodes only touch the contact of one cell surface and that the distance between the first electrodes is sufficiently large.
  • An embodiment of the invention provides for the thickness of the first electrodes to be selected to be substantially thinner than the minimum width of the contact. With this configuration, adjustment problems can be largely avoided, which occur in particular when the thickness of the first electrode is dimensioned similarly to the dimensions of the contact.
  • the capacitance of a capacitor is known to be directly proportional to the product of the dielectric constant of the dielectric used and the capacitor area, the latter being given in the case of plate capacitors by the product of the length and height of a capacitor plate. From this context it is immediately obvious that with a given length of the capacitor plate its height can be reduced with increasing dielectric constant without influencing the capacitance of the capacitor if it is further assumed that the thickness of a dielectric on the plate remains unchanged.
  • the height of the strip-shaped first electrode decisively determines the total height of the memory arrangement. If one further takes into account that as the height of the first electrode increases, bumps and inaccuracies have an increased effect during the production process, it offers advantages in the production of the storage capacitors To use dielectrics with a large dielectric constant and thereby to open up the possibility to design the first electrodes with a lower height.
  • One embodiment of the invention therefore provides for the manufacture of the storage capacitors to be chosen to have dielectrics with a dielectric constant greater than 10, preferably greater than 100. Dielectrics with such high dielectric constants are, for example, oxidic dielectrics such as BST (Ba, Sr) TiO 3, PZT
  • One embodiment of the invention provides for the strip-shaped first electrodes to be in the form of flat plates, which simplifies the manufacture of the first electrodes during the manufacturing process.
  • the cell areas of one column being arranged flush with one another, adjacent columns can be shifted relative to one another in such a way that the cell areas of adjacent columns are not aligned with respect to a perpendicular to the direction of displacement of the columns .
  • the first electrodes are arranged orthogonally to the direction of displacement of the columns, in the described arrangement of the cell areas, the first electrodes can overlap over adjacent cell areas without the respective first electrodes touching one another.
  • the first electrodes which run approximately parallel to one another in such a memory arrangement, have approximately the same spacing if the columns of a group, which consists, for example, of n columns, are preferably shifted relative to one another by in each case by the nth part of the width of the cell area, as in a further embodiment - Form of the memory arrangement according to the invention is provided.
  • the plate-shaped first electrodes cannot be made as thin as desired, the number of first electrodes that can be located on a cell surface is limited.
  • the formation of the first electrodes is not limited to flat plates.
  • a further embodiment therefore provides curved or curved plates whose side surfaces are formed orthogonal to the first main surface to be used as the first electrodes.
  • the first electrodes can be largely independent of the position of the contacts of adjacent cell surfaces. However, it must also be ensured here that the first electrodes of adjacent cell surfaces do not touch each other in a conductive manner and that the first electrodes only touch one contact in each case.
  • a further embodiment of the storage arrangement according to the invention provides that the first electrodes of the storage capacitors consist of several, at least approximately equidistant plates, in order to further increase the capacitor area and thus the capacitance of the storage capacitor being created.
  • Each of the plates must be in contact with the associated selection transistor.
  • Such a plate arrangement can be carried out, for example, by selective etching of a plurality of semiconductor layers lying next to one another, which are alternately doped to different extents. Silicon or gallium arsenide, for example, can be used as the semiconductor material.
  • Fig. 1 shows a detail of a first embodiment of a memory arrangement according to the invention in
  • FIG. 2 shows a detail of a second embodiment of a memory arrangement according to the invention in plan view
  • FIG. 3 shows a representation of a storage arrangement in cross-section or in plan view during various
  • FIG. 5 shows a representation of the memory arrangement according to a further exemplary embodiment during some manufacturing process steps.
  • the same reference symbols designate the same parts with the same meaning.
  • FIG. 1 shows a first exemplary embodiment of a memory arrangement 1 according to the invention.
  • a first main surface 2 is divided into a plurality of cell surfaces 5 lying next to one another.
  • Each cell area 5 has a contact 4, which enables the connection between a first electrode 14 and a transistor arranged under the first main area 2.
  • the first electrodes 14 are designed as thin strips, the side surfaces 17 of which are arranged orthogonally to the first main surface 2.
  • the first electrodes 14 extend over the cell surfaces 5, which are in contact with which they are connected, and also over an adjacent cell surface 5, the first electrodes 14 being designed as curved plates in order to be in contact with them to prevent the contact 4 of the adjacent cell surface 5.
  • the contacts 4 are arranged in the first main surface 2 in such a way that the cell surfaces 5 are arranged in columns 3 in alignment with one another.
  • two columns 3 lying directly next to one another form a group 7.
  • the cell areas 5 of two adjacent columns 3 are each offset by half the width of the cell areas 5.
  • the first electrode 14 of the storage capacitors which is connected by a contact 4 to a respective selection transistor located under the first main area 2, is arranged on the respective cell area 5 and on an adjacent cell area. Outside the contact 4, the first electrodes 14 are covered by the insulation material 6 in the first main surface 2 by the selections below. transistors separated.
  • the contacts 4 are in the vicinity of a common edge 9 of two columns 3, which belong to a group 7.
  • the first electrodes 14 can thereby be connected to the contact 4 near the center of the edge of the first electrode 14 lying in the first main surface.
  • FIG. 3 shows an embodiment of a memory arrangement according to the invention during various process steps in the manufacturing process.
  • a nitride layer 8 ′ is applied to the first main surface 2 of the storage arrangement 1.
  • 3a shows a part of the memory arrangement after this method step in cross-section, the cross-section taking place along an edge AA 'shown in FIG. 3e.
  • the nitride layer 8 ' is structured in such a way that nitride strips 8 are formed, with a side surface 12 of the nitride strips 8 formed having to lie above each contact 4.
  • a layer 14 ′′ made of electrode material is applied to the arrangement structured in this way, as shown in FIG. 3c.
  • the layer of electrode material can consist, for example, of metal such as platinum, tungsten or polysilicon, of an oxide such as ruthenium oxide or iridium oxide or of a conductive nitride.
  • the strips 14 ′ of electrode material which are formed on side surfaces 12 of the nitride strips 8 are divided into segments in a next method step. These segments form a first electrode 14 of storage capacitors.
  • 3e shows a top view of a memory arrangement after the method step just described has been carried out.
  • the nitride strips 8 are removed from the first surface 2 of the storage arrangement 1.
  • the first electrodes 14 are thus free on the first main surface 2, as shown in FIG. 3f.
  • a next method step provides for the deposition of a dielectric 16 onto the first electrodes 14 and onto the first main surface 2, in the areas that are not covered by the first electrodes 14.
  • Part of the storage arrangement created after this method step is shown in cross section in FIG. 3g.
  • a subsequent deposition of a counterelectrode, which is necessary to form the storage capacitors, and contacting the resulting storage arrangement is no longer shown in the exemplary embodiment shown.
  • the thickness of two adjacent plate-shaped first electrodes 14 and the thickness of the dielectric 16 applied between the two first electrodes 14 together must be less than the distance between two nitride strips 8 if it is to be prevented that the layers of dielectric 16 applied to the side surfaces 17 of the first electrodes 14 touch.
  • An improved method for producing a memory arrangement therefore provides for the nitride strips 8 to be produced by depositing a nitride on strips 11 of semiconductor material which are located in the first main area.
  • the semiconductor material any material can be used for the strips 11 that is selectively etchable against nitride and the insulation material 6 in the first main surface 2.
  • the process steps described above for producing the nitride strips 8 are therefore half to be replaced by the following process steps, which are explained in more detail with reference to FIG. 4.
  • the semiconductor layer After a layer of semiconductor material has been applied to the first main surface 2 of the memory arrangement 1, the semiconductor layer must be suitably structured in strips 11, as shown in FIG. 4a.
  • a nitride layer is now applied to the surface of the storage arrangement 1 structured in this way, which is removed in a next method step from the surface 15 of the strips 11 lying parallel to the first main surface 2, and from the first main surface 2 between the strips 11, the Nitride layer on the side surfaces 13 of the strips 11 is retained, so that nitride strips 8 result, as shown in Fig. 4b.
  • the first electrodes 14 in a deposition process, it is possible to form the first electrodes as thin plates, the thickness of which is substantially smaller than the width of the contacts.
  • the dimensions of the contacts 4 are linked, for example, to the feasible lithographic resolution of the manufacturing process, while the structuring of the first electrode can take place in a deposition process below the lithographic resolution limit.
  • An increase in the capacitance of the storage capacitor of a storage cell can be achieved by constructing the first electrode 14 from a plurality of equidistant plates 18.
  • the layers 18 ′′, 20 * ′ are removed from the surface 10 of the nitride strips, which is at least approximately parallel to the first main surface 2, and from the first main surface 2 between the nitride strips 8, the layers 18 ′′, 20 '' on the side surfaces 12 of the nitride strips 8 are retained, as shown in FIG. 5b.
  • the strips 18 ', 20' formed on the sides of the nitride strips 8, which together form the electrode strips 14 ' are divided into segments, the length of the segments being the Corresponds to the length of the later first electrodes 14. As can also be seen from FIG.
  • a nitride layer 22 is preferably deposited on the structure thus created in a next process step.
  • CMP Chemical Mechanical Polishing
  • RIE Reactive Ion Etching
  • the nitride layer 22 protects the parts of the plates 20 which are exposed near the first main surface 2 during the subsequent etching process, in which the parts of the plates 20 made of, for example, lightly doped semiconductor material are removed by selective etching, the parts which run between the at least approximately perpendicular to the first main surface 2 the plates 18 lie.
  • 5e shows the arrangement after the described etching process in cross section.
  • the part 24 of the plate 20 made of lightly doped semiconductor material which remains after the etching process forms a conductive connection between the plates 18 and thus ensures a connection of the plates 18 which are not in direct contact with the contact 4 to the contact 4.
  • the first electrode 14 consisting of two or more self-spacing plates 18 made of, for example, heavily doped semiconductor material, each of which is connected to the contact 4.
  • combinations of two other materials which can be deposited one above the other in the method described above can also be used, the possibility for the selective removal of one of the materials and both materials must be electrically conductive " .
  • Combinations of an oxide and a metal or of a nitride and a metal are possible, for example.

Landscapes

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Abstract

Die aus gleichartigen Speicherzellen bestehende Speicheranordnung (1) besitzt über den Auswahltransistoren angeordnete Speicherkondensatoren, deren erste Elektroden (14) streifenförmig ausgebildet und senkrecht auf einer ersten Hauptfläche (2) angeordnet sind. Die Oberflächen der ersten Elektroden (14) und somit die Kondensatorflächen lassen sich beispielsweise durch Variieren der Höhen der ersten Elektroden (14) bzw. bei geschickter Anordnung der Zellenflächen (5) durch Überlappen der ersten Elektroden (14) benachbarte Zellenflächen (5) variieren.

Description

Beschreibung
HALBLEITERSPEICHERANORDNUNG MIT STAPELKONDENSATOR
Die Erfindung betrifft eine Speicheranordnung aus gleichartigen Speicherzellen, die folgende Merkmale aufweist:
Speicherkondensatoren der einzelnen Speicherzellen sind auf einer ersten Hauptfläche der Speieheranordnung über Auswahltransistoren angeordnet, wobei die Hauptfläche eine Vielzahl von nebeneinander liegenden Zellenflächen aufweist,
- die Speicherkondensatoren der einzelnen Speicherzellen sind mit Kontakten in der ersten Hauptfläche verbunden, wobei jede Zellenfläche einen Kontakt aufweist,
eine mit dem Kontakt verbundene erste Elektrode jedes Speicherkondensators ist streifenförmig ausgebildet,
eine zweite Elektrode,
die ersten Elektroden und zweiten Elektroden jedes Spei- cherkondensators sind durch ein Dielektrikum getrennt,
sowie ein Verfahren zu deren Herstellung.
Derartige Speicher sind beispielsweise aus Müller, "Bauelemente der Halbleiterelektronik" , Springer, 4. Auflage, 1991, S. 256 ff. bekannt. Beschrieben ist hier eine Speicherzelle mit einem Speicherkondensator, dessen eine Elektrode nahezu als ebene Platte ausgebildet und parallel zu einer Hauptfläche der Speicheranordnung angeordnet ist. Um die Ka- pazität des Speicherkondensators, die bekanntlich von der Kondensatorfläche abhängt, mit zunehmender Integrationsdichte, und damit verbundener Verkleinerung der Speicheranord- nung, möglichst nicht kleiner werden zu lassen, wird in o. g. Literatur eine Ausbildung des Speicherkondensatorε als Trench-Kondensator vorgeschlagen, der topfartig in einer Hauptfläche der Speicheranordnung angeordnet ist . Letztere Realisierungsmöglichkeit des Speicherkondensators weist gegenüber der erstgenannten einen erheblich größeren Realisierungsaufwand auf .
Eine weitere Möglichkeit zur Beibehaltung einer bestimmten Kondensatorfläche bei zunehmender Integrationsdichte ist in US 5,290,726 gezeigt. Beschrieben ist hier eine Realisierung des Speicherkondensators als Fin-Stacked-Kondensator, der über dem Auswahltransistor der Speicherzelle angeordnet ist. Eine erste Elektrode des Speicherkondensators besitzt bei dieser Realisierungsform einen Querschnitt, der mehrere nebeneinander und übereinander liegende Finger aufweist, um die Elektrodenoberfläche und damit die Kondensatorfläche gegenüber einer plattenartigen Ausbildung der ersten Elektrode zu erhöhen. Eine derartige Realisierung des Speicherkondensators setzt eine gewisse Mindestfläche über dem Auswahltranεistor voraus, innerhalb der der Kondensator realisiert werden kann. Mit zunehmender Integrationsdichte ist es schwierig, diese zur Realisierung des Kondensators notwendige Mindestfläche zur Verfügung zu stellen. Ferner ist die beschriebene Konden- satorstruktur sehr aufwendig im Herstellungsverfahren.
Die Erfindung hat das Ziel, die eingangs genannte Speicheranordnung so weiterzubilden, daß trotz zunehmender Integrationsdichte eine ausreichend große Kondensatorfläche bzw. eine ausreichend große Kapazität in einfacher Weise zur Verfügung gestellt werden kann. Des weiteren ist es Ziel der Erfindung, ein Verfahren zur Herstellung einer derartigen Speicheranordnung anzugeben.
Dieses Ziel wird für die eingangs genannte Speicheranordnung durch folgendes zusätzliche Merkmal erreicht: Die Seitenflächen der ersten Elektroden jedes Speicherkondensators sind mindestens annähernd orthogonal zu der ersten Hauptfläche angeordnet.
Bei der beschriebenen Speicheranordnung ist es in einfacher Art und Weise möglich, die Oberfläche der ersten Elektrode und damit die Kondensatorfläche, unabhängig von der von der Integrationsdichte abhängigen Zellenfläche zu wählen. Die Oberfläche der ersten Elektrode kann bei der beschriebenen Speicheranordnung bei vorgegebener Länge der ersten Elektrode in der ersten Hauptfläche beispielsweise durch Verlängerung oder Verkürzung der ersten Elektrode in einer Richtung senkrecht zur ersten Hauptfläche variiert werden. Ferner ist es möglich, die Länge der ersten Elektrode in der ersten Hauptfläche bei geschickter Anordnung der Kontakte oder durch die Form der ersten Elektrode zu variieren und somit die Oberfläche der ersten Elektrode zu variieren.
Weiterbildungen der Erfindung sind Gegenstand der Unteran- Sprüche.
Die Zellenflächen sind in der folgenden Beschreibung als rechteckig angenommen. Es wird darauf hingewiesen, daß die Unterteilung der ersten Hauptfläche in Zellenflächen keine funktionale Bedeutung hat. Unter der Zellenfläche befindet sich im wesentlichen ein Auswahltransistor, der über den Kontakt in der Zellenfläche kontaktiert werden kann. Aufgrund der Tatsache, daß jede Zellenfläche einen Kontakt enthält, der mit einer ersten Elektrode verbunden ist, kann jeder Zel- lenflache die erste Elektrode zugeordnet werden, die mit dem Kontakt der Zellenfläche verbunden ist .
Eine Ausführungsform der Speicheranordnung nach der Erfindung sieht vor, daß sich die erste Elektrode des Speicherkondensa- tors über die jeweils zugehörige Zellenfläche hinaus erstreckt, wobei die Zellenflächen aus einer Zuordnung von Teilflächen der ersten Hauptfläche zu den darunter liegenden Transistoren resultieren. Es muß gewährleistet sein, daß die ersten Elektroden nur den Kontakt einer Zellenfläche berühren, und daß der Abstand zwischen den ersten Elektroden ausreichend groß ist.
Eine Αusführungsform der Erfindung sieht vor, die Dicke der ersten Elektroden wesentlich dünner als die minimale Breite des Kontakts zu wählen. Bei dieser Ausgestaltung können Justierungsprobleme weitgehend vermieden werden, die insbeson- dere dann auftreten, wenn die Dicke der ersten Elektrode ähnlich dimensioniert ist wie die Abmessungen des Kontakts.
Die Kapazität eines Kondensators ist bekanntlich direkt proportional zu dem Produkt aus Dielektrizitätskonstante des verwendeten Dielektrikums und der Kondensatorfläche, wobei letztere bei Plattenkondensatoren durch das Produkt aus Länge und Höhe einer Kondensatorplatte gegeben ist. Aus diesem Zusammenhang wird direkt offensichtlich, daß bei vorgegebener Länge der Kondensatorplatte deren Höhe mit steigender Dielek- trizitatskonstante verringert werden kann ohne die Kapazität des Kondensators zu beeinflussen, wenn weiterhin angenommen wird daß die Dicke eines auf der Platte befindlichen Dielektrikums unverändert bleibt .
Die Höhe der streifenförmig ausgebildeten ersten Elektrode bestimmt im vorliegenden Fall die Gesamthδhe der Speicheranordnung maßgeblich, berücksichtigt man weiterhin daß sich mit zunehmender Höhe der ersten Elektrode Unebenheiten und Unge- nauigkeiten während des Herstellungsprozesses verstärkt aus- wirken, so bietet es Vorteile bei der Herstellung der Speicherkondensatoren Dielektrika mit einer großen Dielektrizitätskonstante zu verwenden und dadurch die Möglichkeit zu eröffnen die ersten Elektroden mit geringerer Höhe auszuführen. Eine Ausführungsform der Erfindung sieht deshalb vor zur Her- Stellung der Speicherkondensatoren Dielektrika mit einer Dielektrizitätskonstante größer als 10, vorzugsweise größer als 100 zu wählen. Dielektrika mit derart hohen Dielektrizitätskonstanten sind beispielsweise oxidische Dielektrika wie BST (Ba,Sr)Tiθ3, PZT
(Pb,Zr)Ti03, ST SrTi03, SBT SrBi2 (Ta-L.xNbχ) 209. Die Formeln (Ba,Sr)Tiθ3 und (Pb,Zr)Ti03 stehen für BaxSr1_xTi03 bzw. p_ zri_χTi03.
Durch die hohe Kondensatorfläche pro Speicherzelle ist auch die Verwendung bisher verwendeter Standarddielektrika wie ONO (= Si02/Si3N /Si02) gut möglich.
Eine Ausführungsform der Erfindung sieht vor, die streifen- förmigen ersten Elektroden als ebene Platten auszubilden, was die Herstellung der ersten Elektroden während des Herstel- lungsprozesses vereinfacht.
Sind die Zellenflächen spaltenweise angeordnet, wie in einer Ausführungsform der Erfindung vorgeschlagen, wobei die Zellenflächen einer Spalte bündig untereinander angeordnet sind, können benachbarte Spalten so gegeneinander verschoben werden, daß die Zellenflächen benachbarter Spalten nicht fluchtend in bezug auf eine Senkrechte zur Verschiebungsrichtung der Spalten angeordnet sind. Bei Anordnung der ersten Elektroden orthogonal zur Verschiebungsrichtung der Spalten ist bei der beschriebenen Anordnung der Zellenflächen ein Überlappen der ersten Elektroden über benachbarte Zellenflächen möglich, ohne daß sich die jeweiligen ersten Elektroden berühren. Mehrere benachbarte, gegeneinander verschobene Spalten können zu einer Gruppe zusammengefaßt werden, wobei die Spalten einer Gruppe so gegeneinander verschoben sind, daß die innerhalb verschiedener Spalten einer Gruppe liegenden Zellenflächen nicht fluchtend, in bezug auf die Senkrechte zur Verschiebungsrichtung der Spalten, angeordnet sind. Werden die ersten Elektroden beispielsweise orthogonal zur Ver- schiebungεrichtung der Spalten angeordnet, so ist es möglich, daß sich die erste Elektrode eines Speicherkondensators über die jeweilige Zellenfläche hinaus auf die Zellenfläche je- weils eines Auswahltransistors einer jeden Spalte einer Gruppe erstreckt . Die bei einer solchen Speicheranordnung annähernd parallel zueinander verlaufenden ersten Elektroden besitzen annähernd gleichen Abstand, wenn die Spalten einer Gruppe, die beispielsweise aus n Spalten besteht, vorzugsweise um jeweils den n-ten Teil der Breite der Zellenfläche gegeneinander verschoben sind, wie in einer weiteren Ausfüh- rungsform der Speicheranordnung nach der Erfindung vorgesehen ist.
Da die plattenförmigen ersten Elektroden nicht beliebig dünn gestaltet werden können, ist die Anzahl der ersten Elektroden, die sich auf einer Zellenfläche befinden können, begrenzt. Eine Ausführungsform der Erfindung sieht vor, daß sich auf einer Zellenfläche die jeweils zugehörige erste Elektrode sowie die erste Elektrode genau einer benachbarten Zellenfläche befinden, diese Anwendung stellt einen Spezial- all der oben beschriebenen Anwendung für n = 2 dar.
Die Ausbildung der ersten Elektroden ist nicht auf ebene Platten begrenzt . Eine weitere Ausführungsform sieht deshalb vor gekrümmte oder gebogene Platten deren Seitenflächen orthogonal zur ersten Hauptfläche ausgebildet sind, als erste Elektroden zu verwenden. Die ersten Elektroden können hier- bei, im Gegensatz zu der Ausbildung als ebene Platten, weitgehend unabhängig von der Lage der Kontakte benachbarter Zellenflächen gestaltet werden. Es muß jedoch auch hierbei gewährleistet sein, daß sich die ersten Elektroden benachbarter Zellenflächen nicht gegenseitig leitend berühren und daß die ersten Elektroden nur jeweils einen Kontakt leitend berühren.
Eine weitere Ausführungsform der Speicheranordnung nach der Erfindung sieht vor, daß die ersten Elektroden der Speicherkondensatoren aus mehreren, mindestens annähernd äquidistan- ten Platten bestehen, um die Kondensatorfläche und damit die Kapazität des entstehenden Speicherkondensators weiter zu erhöhen. Jede der Platten muß hierbei durch den Kontakt mit dem zugehörigen Auswahltransistor verbunden sein. Eine derartige Plattenanordnung kann beispielsweise durch selektives Ätzen mehrerer nebeneinander liegender Halbleiterschichten erfolgen, die abwechselnd unterschiedlich stark dotiert sind. Als Halbleitermaterial kann beispielsweise Silizium oder auch Galliumarsenid verwendet werden.
Das Verfahren zur Herstellung einer Speicheranordnung nach einer der o. g. Ausführungen ist Gegenstand der Ansprüche 17, 18, 19 oder 20.
Die Erfindung wird nachfolgend im Zusammenhang mit Ausführungsbeispielen anhand von Figuren näher erläutert. Es zeigen:
Fig. 1 einen Ausschnitt eines ersten Ausführungsbeispiels einer Speicheranordnung nach der Erfindung in
Draufsicht,
Fig. 2 einen Ausschnitt eines zweiten Ausführungsbeispiels einer Speicheranordnung nach der Erfindung in Draufsicht,
Fig. 3 eine Darstellung einer Speicheranordnung im Quer- schnitt bzw. in Draufsicht während verschiedener
Verfahrensschritte der Herstellung,
Fig. 4 eine Darstellung der Speicheranordnung während einiger Verfahrensschritte eines modifizierten Her- stellungεverfahrens, und
Fig. 5 eine Darstellung der Speicheranordnung nach einem weiteren Ausführungsbeispiel während einiger Verfahrensschritte der Herstellung. In den nachfolgenden Figuren bezeichnen, sofern nicht anders angegeben, gleiche Bezugszeichen gleiche Teile mit gleicher Bedeutung .
In Fig. 1 ist ein erstes Ausführungsbeispiel einer Speicheranordnung 1 nach der Erfindung dargestellt. Wie dargestellt, ist eine erste Hauptfläche 2 in eine Vielzahl nebeneinander liegender Zellenflächen 5 unterteilt. Jede Zellenfläche 5 weist einen Kontakt 4 auf, der die Verbindung zwischen einer ersten Elektrode 14 und einem unter der ersten Hauptfläche 2 angeordneten Transistor ermöglich . Die ersten Elektroden 14 sind als dünne Streifen ausgebildet, deren Seitenflächen 17 orthogonal zu der ersten Hauptfläche 2 angeordnet sind. In dem dargestellten Ausführungsbeispiel erstrecken sich die er- sten Elektroden 14 über die Zellenflächen 5, die den Kontakt erhalten mit dem sie verbunden sind, als auch über eine benachbarte Zellenfläche 5, wobei die ersten Elektroden 14 als gekrümmte Platten ausgebildet sind, um eine Berührung mit dem Kontakt 4 der benachbarten Zellenfläche 5 zu verhindern.
In Fig. 2 ist ein zweites Ausführungsbeispiel einer Speicheranordnung l nach der Erfindung in Draufsicht dargestellt. In dem dargestellten Ausführungsbeispiel sind die Kontakte 4 derart in der ersten Hauptfläche 2 angeordnet, daß sich für die Zellenflächen 5 eine Anordnung in Spalten 3 fluchtend untereinander ergibt . Jeweils zwei unmittelbar nebeneinander liegende Spalten 3 bilden in dem dargestellten Beispiel eine Gruppe 7. Die Zellenflächen 5 zweier nebeneinanderliegender Spalten 3 sind in dem dargestellten Beispiel jeweils um die Hälfte der Breite der Zellenflächen 5 gegeneinander verschoben. Die erste Elektrode 14 der Speicherkondensatoren, die durch einen Kontakt 4 mit einem jeweiligen unter der ersten Hauptfläche 2 liegenden Auswahltransistor verbunden ist, ist auf der jeweiligen Zellenfläche 5 sowie auf einer benachbar- ten Zellenfläche angeordnet. Außerhalb des Kontakts 4 werden die ersten Elektroden 14 durch ein Isolationsmaterial 6 in der ersten Hauptfläche 2 von den darunter liegenden Auswahl- transistoren getrennt. Bei dem in Fig. 1 dargestellten Ausführungsbeispiel liegen die Kontakte 4 in der Nähe einer gemeinsamen Kante 9 zweier Spalten 3, die zu einer Gruppe 7 gehören. Die ersten Elektroden 14 können dadurch nahe der Mitte der in der ersten Hauptfläche liegenden Kante der ersten Elektrode 14 mit dem Kontakt 4 verbunden werden.
In Fig. 3 ist eine Ausführungsform einer Speicheranordnung nach der Erfindung während verschiedener Verfahrensschritte des Herstellverfahrens dargestellt. In einem ersten Verfahrensschritt wird auf die erste Hauptfläche 2 der Speicheranordnung l eine Nitridschicht 8' aufgebracht. In Fig. 3a ist ein Teil der Speicheranordnung nach diesem Verfahrensschritt im Querschnitt dargestellt, wobei der Querschnitt entlang ei- ner in Fig. 3e dargestellten Kante AA' erfolgt. In einem nächsten Verfahrensschritt wird, wie in Figur 3b dargestellt, die Nitridschicht 8 ' so strukturiert daß Nitridstreifen 8 entstehen, wobei über jedem Kontakt 4 eine Seitenfläche 12 der entstandenen Nitridstreifen 8 liegen muß. Auf die so strukturierte Anordnung wird in einem nächsten Verfahrens- schritt eine Schicht 14'' aus Elektrodenmaterial aufgebracht, wie in Fig. 3c dargestellt. Die Schicht aus Elektrodenmaterial kann beispielsweise aus Metall wie Platin, Wolfram oder Poly-Silizium, aus einem Oxid wie Rutheniumoxid oder Iridiu- moxid oder aus einem leitenden Nitrid bestehen. Nach Entfernung des Elektrodenmaterialε 14 ' von einer Oberfläche 10 der Nitridstreifen 8, die annähernd parallel zur ersten Hauptfläche 2 liegt, sowie von der ersten Hauptfläche 2 zwischen den Nitridstreifen 8, wobei das Elektrodenmaterial 14 ' ' an den Seitenflächen 12 der Nitridstreifen 8 bestehen bleibt, ergibt sich die in Fig. 3d dargestellte Struktur. Die an Seitenflächen 12 der Nitridstreifen 8 entstehenden Streifen 14' aus Elektrodenmaterial werden in einem nächsten Verfahrensschritt in Segmente unterteilt. Diese Segmente bilden eine erste Elektrode 14 von Speicher ondensatoren. Fig. 3e zeigt eine Draufsicht auf eine Speieheranordnung nach Durchführung des eben beschriebenen Verfahrensschrittes . In einem nächsten Verfahrensschritt werden die Nitridstreifen 8 von der ersten Oberfläche 2 der Speicheranordnung 1 entfernt. Die ersten Elektroden 14 stehen damit frei auf der ersten Hauptfläche 2, wie in Fig. 3f dargestellt. Ein nächster Verfahrensschritt sieht die Abscheidung eines Dielektrikums 16 auf die ersten Elektroden 14 und auf die erste Hauptfläche 2, in den Bereichen, die nicht von den ersten Elektroden 14 bedeckt sind, vor. Ein Teil der nach diesem Verfahrensschritt entstandenen Speicheranordnung ist in Fig. 3g im Querschnitt dargestellt. Eine zur Bildung der Speicherkondensatoren notwendige, nachfolgende Abscheidung einer Gegenelektrode und ein Kontaktieren der entstandenen Speicheranordnung ist in dem dargestellten Ausführungsbeispiel nicht mehr dargestellt.
Wie aus Fig. 3d und Fig. 3g ersichtlich, muß die Dicke zweier benachbarter plattenförmiger erster Elektroden 14 und die Dicke des zwischen den beiden ersten Elektroden 14 aufgebrachten Dielektrikums 16 zusammen geringer sein als der Abstand zwischen zwei Nitridstreifen 8, wenn verhindert werden soll, daß sich die an den Seitenflächen 17 der ersten Elektroden 14 aufgebrachten Schichten aus Dielektrikum 16 berühren. Aus Technologiegründen beiεpielsweise bedingt durch Grenzen der lithographischen Auflösung während des Herstell- Prozesses kann die Nitridschicht 8' nicht in beliebig dünne Nitridstreifen 8 strukturiert werden, so daß der Abstand zweier ersten Elektroden 14 neben dem Abstand zweier Kontakte 4 auch durch die Breite der Nitridstreifen 8 bestimmt wird.
Ein verbessertes Verfahren zur Herstellung einer Speicheran- Ordnung nach der Erfindung sieht deshalb vor, die Nitridstreifen 8 durch Abscheidung eines Nitrids auf Streifen 11 aus Halbleitermaterial, die sich in der ersten Hauptfläche befinden, herzustellen. Anstelle des Halbleitermaterials kann für die Streifen 11 ein beliebiges Material verwendet werden, das selektiv ätzbar gegen Nitrid und das Isolationsmaterial 6 in der ersten Hauptfläche 2 ist. Oben beschriebene Verfahrensschritte zur Herstellung der Nitridstreifen 8 sind des- halb durch folgende, anhand von Fig. 4 näher erläutere Verfahrensschritte zu ersetzen.
Nach Aufbringen einer Schicht aus Halbleitermaterial auf die erste Hauptfläche 2 der Speicheranordnung 1 muß die Halbleiterschicht geeignet in Streifen 11 strukturiert werden, wie in Fig. 4a dargestellt. Auf die so strukturierte Oberfläche der Speicheranordnung l wird nun eine Nitridschicht aufgebracht, die in einem nächsten Verfahrensschritt von der par- allel zur ersten Hauptfläche 2 liegenden Oberfläche 15 der Streifen 11, sowie von der ersten Hauptfläche 2 zwischen den Streifen 11 entfernt wird, wobei die Nitridschicht an den Seitenflächen 13 der Streifen 11 erhalten bleibt, so daß sich Nitridstreifen 8 ergeben, wie in Fig. 4b dargestellt. Da über jedem Kontakt 4 eines Auswahltransistors eine Seitenfläche 12 der Nitridstreifen 8 angeordnet sein muß, um die durch spätere Verfahrensschritte an den Seitenflächen 12 der Nitridstreifen 8 entstehenden ersten Elektroden mit dem zugehörigen Auswahltransistor verbinden zu können, wird deutlich, daß die oben erwähnte Strukturierung der Streifen 11 abhängig von der Breite der Nitridstreifen 8 zu erfolgen hat. Nach Entfernung der Streifen 11, die beispielsweise durch isotropes Ätzen erfolgen kann, ergibt sich die in Fig. 4c dargestellte Anordnung. Die Nitridstreifen 8 stehen nun frei auf der ersten Hauptfläche 2 und es kann mit der Abscheidung des Elektrodenmaterials begonnen werden. Die anderen Verfahrensschritte verlaufen analog wie beschrieben.
Bei der beschriebenen Herstellung der ersten Elektroden 14 in einem Abscheidungsprozeß gelingt es, die ersten Elektroden als dünne Platten auszubilden, deren Dicke wesentlich geringer iεt als die Breite der Kontakte . Die Abmessungen der Kontakte 4 sind beispielsweise an die realisierbare lithogra- phiεche Auflösung des Herstellungsprozesses gebunden, während die Strukturierung der ersten Elektrode in einem Abscheidungsprozeß unterhalb der lithographischen Auflösungsgrenze erfolgen kann. Eine Vergrößerung der Kapazität des Speicherkondensators einer Speicherzelle kann durch Aufbau der ersten Elektrode 14 aus mehreren äquidistanten Platten 18 erreicht werden.
Einzelne Verfahrensεchritte zur Herstellung einer Speicheranordnung mit einer ersten Elektrode 14, die aus mehreren äquidistanten Platten 18 besteht, werden beispielhaft in Fig. 5 beschrieben. Auf die erste Hauptfläche 2 der Speicheranord- nung, auf die bereits Nitridstreifen 8 aufgebracht sind, werden nacheinander abwechselnd Schichten 18' ', 20' ' aus zwei unterschiedlichen selektiv ätzbaren Materialien, beispielsweise Schichten aus schwach und stark dotiertem Halbleitermaterial, abgeschieden, die gemeinεam der bereits beschriebenen Schicht aus Elektrodenmaterial 14 ' * entsprechen und deshalb gemeinsam als Schicht aus Elektrodenmaterial 14 ' ' bezeichnet werden, wie in Fig. 5a dargestellt. In einem nächsten Verfahrensschritt werden die Schichten 18 ' ' , 20* ' von der zur ersten Hauptfläche 2 mindestens annähernd parallelen Oberflä- ehe 10 der Nitridstreifen, sowie von der ersten Hauptfläche 2 zwischen den Nitridstreifen 8 entfernt, wobei die Schichten 18'', 20' ' an den Seitenflächen 12 der Nitridεtreifen 8 erhalten bleiben, wie in Fig. 5b dargestellt. In einem nächsten Verfahrensschritt, der in Fig. 5 nicht dargestellt ist, wer- den die an den Seiten der Nitridstreifen 8 entstandenen Streifen 18', 20', die gemeinsam die Elektrodenstreifen 14' bilden, in Segmente unterteilt, wobei die Länge der Segmente der Länge der späteren ersten Elektroden 14 entspricht . Wie ebenfalls aus Fig. 5b ersichtlich ist steht nur der aus der als ersteε abgeschiedenen Schicht 18 ' ' resultierende Streifen 18' in direktem Kontakt zu der ersten Hauptfläche 2. Dieser Streifen 18' ist mindestens annähernd rechtwinklig ausgebildet, die anderen Streifen 18', 20' sind über den parallel zur ersten Hauptfläche 2 verlaufenden Teil dieses Streifens 18' angeordnet. Wie in Fig. 5c dargestellt, wird in einem nächsten Verfahrensschritt vorzugsweise eine Nitridschicht 22 auf der so entstandenen Struktur abgeschieden. In einem nächsten Verfah- renεschritt wird die Nitridschicht 22 von der Oberfläche 10 der Nitridstreifen 8 und von einer oberen Kante 15 der durch die Segmentierung der Streifen 18', 20' entstandenen Platten 18, 20, beispielsweise durch ein CMP-Verfahren (CMP = Chemical Mechanical Polishing) oder durch ein RIE-Verfahren (RIE = Reactive Ion Etching), entfernt. Die Nitridschicht 22 schützt die nahe der ersten Hauptfläche 2 freiliegenden Teile der Platten 20 während des nachfolgenden Ätzvorgangs, bei dem die Teile der Platten 20 aus beispielsweise schwach dotiertem Halbleitermaterial durch selektives Ätzen entfernt werden, die zwischen den mindestenε annähernd senkrecht zur ersten Hauptfläche 2 verlaufenden Teilen der Platten 18 liegen. Fig. 5e zeigt die Anordnung nach dem beschriebenen Ätzvorgang im Querεchnitt. Der nach dem Ätzvorgang verbleibende Teil 24 der Platte 20 auε schwach dotiertem Halbleitermaterial bildet ei- ne leitende Verbindung zwischen den Platten 18 und sorgt somit für eine Verbindung der Platten 18, die nicht in direktem Kontakt zu dem Kontakt 4 stehen, zu dem Kontakt 4. Nach Entfernung der Nitridstreifen 8 ergibt sich die in Fig. 5f dargestellte Anordnung, wobei die erste Elektrode 14 aus zwei oder mehr äguidistanten Platten 18 aus beispielsweise stark dotiertem Halbleitermaterial bestehen, die jeweils mit dem Kontakt 4 verbunden sind.
Anstelle einer Kombination aus schwach dotiertem Halbleitermaterial und stark dotiertem Halbleitermaterial zur Herstellung der äquidistanten Platten, die die erste Elektrode 14 bilden, können auch Kombinationen aus zwei anderen Materialien die in dem oben beschriebenen Verfahren übereinander abge- schieden werden können, verwendet werden, wobei die Möglichkeit zur selektiven Entfernung eines der Materialien gegeben sein und beide Materialien elektrisch leitfähig "sein müssen. Möglich sind beispielsweise Kombinationen aus einem Oxid und einem Metall oder aus einem Nitrid und einem Metall .

Claims

Patentansprüche
1. Speicheranordnung aus gleichartigen, einen Auswahltran- sistor und einen Speicherkondensator aufweisende Speicherzellen, die folgende Merkmale aufweist:
1.1. die Speicherkondensatoren der einzelnen Speicherzellen sind auf einer ersten Hauptfläche (2) eines Isolationsmaterials (6) der Speicheranordnung (1) über Auswahltransistoren angeordnet;
1.2. eine erste Elektrode (14) jedes Speicherkondensa- tors ist streifenförmig ausgebildet und mit jeweils einem in der ersten Hauptfläche (2) liegenden Kontakt (4) verbunden; 1.3. die ersten Elektroden (14) sind durch ein Dielektrikum (16) von einer zweiten Elektrode getrennt;
1.4. Seitenflächen (17) der ersten Elektroden (14) jedes Speicherkondensators sind mindestens annähernd orthogonal zu der ersten Hauptfläche (2) an- geordnet. g e k e n n z e i c h n e t durch das weitere Merkmal :
1.5. eine Dicke der ersten Elektroden (14) ist geringer als die Breite der Kontakte (4) .
2. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß sich die erste Elektrode (14) über die jeweils zugehörige Zellenfläche (5) hinaus erstreckt.
3. Speicheranordnung nach Anspruch 1 oder 2 , dadurch ge- kennzeichnet, daß die Dicke der streifenförmigen ersten
Elektroden (14) kleiner oder gleich der minimalen Breite der Kontakte (4) ist.
4. Speicheranordnung nach einem der vorangehenden Ansprü- ehe, dadurch gekennzeichnet daß das Dielektrikum (16) eine Dielektrizitätskonstante größer 10 besitzt.
5. Speicheranordnung nach einem der vorangehenden Ansprüche dadurch gekennzeichnet, daß die streifenförmigen ersten Elektroden (14) als ebene Platten ausgebildet sind.
6. Speicheranordnung nach Anspruch 5 dadurch gekennzeichnet, daß die Zellenflächen (5) spaltenweise angeordnet sind, wobei die Zellenflächen (5) einer Spalte (3) bündig untereinander angeordnet sind.
7. Speicheranordnung nach Anspruch 6, dadurch gekennzeichnet, daß zwei oder mehr benachbarte Spalten (3) eine Gruppe (7) bilden, wobei die Spalten (3) einer Gruppe (7) so gegeneinander verschoben sind, daß die innerhalb verschiedener Spalten (3) einer Gruppe (7) liegenden Zellenflächen (5) nicht fluchtend, in bezug auf die
Senkrechte zur Verschiebungsrichtung der Spalten, angeordnet sind.
8. Speicheranordnung nach Anspruch 7, dadurch gekennzeich- net, daß die ersten Elektroden (14) orthogonal zur Verschiebungsrichtung der Spalten (3) angeordnet sind.
9. Speicheranordnung nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß sich die erste Elektrode (14) eines Speicherkondensators über die zugehörige Zellenfläche
(5) hinaus über jeweils eine Zellenfläche (5) einer jeden Spalte (3) der jeweiligen Gruppe (7) erstreckt.
10. Speicheranordnung nach einem der Ansprüche 7 bis 9, da- durch gekennzeichnet, daß eine Gruppe (7) aus n Spalten
(3) besteht, die jeweils um dem n-ten Teil der Breite einer Zellenfläche (5) gegeneinander verschoben sind.
11. Speicheranordnung nach Anspruch 10, dadurch gekennzeich- net, daß n = 2 ist.
12. Speicheranordnung nach einem der Ansprüche 1 bis 4 , dadurch gekennzeichnet, daß die ersten Elektroden (14) als gekrümm- te der geknickte Platten ausgebildet sind.
13. Speicheranordnung nach einem der vorangehenden Ansprüche dadurch gekennzeichnet, daß die ersten Elektroden (14) der Speicherkondensatoren aus mehreren mindestens annähernd äquidistanten Platten (18) bestehen, die mit dem Kontakt (4) verbunden sind.
14. Speicheranordnung nach Anspruch 13, dadurch gekennzeichnet, daß die Platten (18) aus einem stark dotierten Halbleitermaterial bestehen.
15. Speicheranordnung nach Anspruch 14, dadurch gekennzeichnet, daß das Halbleitermaterial Silizium ist.
16. Speicheranordnung nach Anspruch 15, dadurch gekennzeichnet, daß das Halbleitermaterial Galliu arsenid ist.
17. Verfahren zur Herstellung einer Speicheranordnung, nach einem der vorangehenden Ansprüche, g e k e n n z e i c h n e t durch folgende Verfahrensschritte : a) Abscheidung einer Nitridschicht (8') auf der ersten Hauptfläche (2) eines Isolationsmaterials (6) der Speicheranordnung (1), in der sich Kontakte (4) zu den darunter liegenden Auswahltransistoren befinden, b) Strukturierung der Nitridschicht (8') in Nitrid- streifen (8) derart, daß über jedem Kontakt (4) eine Seitenfläche (12) eines Nitridstreifens (8) angeordnet ist, c) Abscheidung von Elektrodenmaterial (14''), d) Ätzen des Elektrodenmaterials (14'') auf der parallel zur ersten Hauptfläche (2) liegenden Oberfläche (10) der Nitridstreifen (8) sowie auf der ersten Hauptfläche (2) in Bereichen, die zwischen den Nitridstreifen (8) liegen, wobei das Elektrodenmaterial (14'') an den Seitenflächen (12) der Nitridstreifen (8) erhalten bleibt, e) Unterteilung der an den Seitenflächen (12) der Nitridstreifen (8) entstehenden Elektrodenstreifen (14'), in Segmente der Länge der ersten Elektrode (14), f ) Ätzen der Nitridstreifen (8) , g) Abscheidung des Dielektrikums (16), h) Abscheidung der zweiten Elektrode.
18. Verfahren zur Herstellung einer Speicheranordnung nach einem der Ansprüche 1 bis 16, dadurch gekennzeichnet, daß die Verfahrensschritte a) und b) durch folgende Verf hrensschritte ersetzt werden:
Abscheiden eines Halbleitermaterials auf die erste Hauptfläche (2), wobei die Dicke des Halbleitermaterials der späteren Höhe der ersten Elektrode (14) des Speicherkondensators entspricht,
Strukturierung des Halbleitermaterials in parallele Streifen, derart, daß nach Abscheiden einer Nitridschicht, über den Streifen (11) aus Halbleitermaterial, jeder Kontakt (4) unter genau einer Kante der an den Seitenflächen der Streifen (11) aus Halbleitermaterial entstehenden Nitridstreifen (8) angeordnet ist,
Ätzen der Nitridschicht auf der parallel zur ersten Hauptfläche (2) liegenden Oberfläche der Streifen (11) aus Halbleitermaterial sowie auf der ersten
Hauptfläche (2) in den Bereichen, die zwischen den Streifen (11) aus Halbleitermaterial liegen, wobei das Nitrid an den Seitenflächen der Streifen (11) aus Halbleitermaterial erhalten bleibt. - Ätzen der Streifen (11) aus Halbleitermaterial.
19. Verfahren nach Anspruch 17 oder 18 zur Herstellung einer Speicheranordnung (1) nach einem der Ansprüche 13 bis 16, dadurch gekennzeichnet, daß Verfahrensschritt c) wie folgt ersetzt wird: - Abscheidung mehrerer Schichten (18'',- 20'') zweier ' unterschiedlicher, selektiv ätzbarer Materialien und zwischen die Verfahrensschritte e) und f) folgende Verfahrensschritte eingefügt werden:
Abscheidung von Nitrid (22), um die untere Kante der ersten Elektrode (14) zu schützen,
Entfernen des Nitrids von der parallel zur ersten Hauptfläche (2) angeordneten Oberfläche der ersten Elektrode (14) , selektives Ätzen eines der abgeschiedenen Materia- lien (20' ' ) .
20. Verfahren nach Anspruch 19, dadurch gekennzeichnet, daß die Schichten (18' ', 20'') aus schwach dotiertem und stark dotiertem Halbleitermaterial bestehen und die nach dem selektiven Ätzen verbleibende Schicht aus stark dotiertem Halbleitermaterial besteht.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7459362B2 (en) * 2005-06-27 2008-12-02 Micron Technology, Inc. Methods of forming DRAM arrays
US7548407B2 (en) * 2005-09-12 2009-06-16 Qualcomm Incorporated Capacitor structure

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2755591B2 (ja) * 1988-03-25 1998-05-20 株式会社東芝 半導体記憶装置
EP0449422B1 (de) * 1990-02-26 1997-06-18 Nec Corporation Halbleiterspeicheranordnung
US5241201A (en) * 1990-04-02 1993-08-31 Matsushita Electric Industrial Co., Ltd. Dram with concentric adjacent capacitors
JPH04181769A (ja) * 1990-11-15 1992-06-29 Matsushita Electric Ind Co Ltd 半導体記憶装置およびその製造方法
EP0508760A1 (de) * 1991-04-08 1992-10-14 STMicroelectronics, Inc. Dynamische Speicherzelle mit wahlfreiem Zugriff
US5084405A (en) * 1991-06-07 1992-01-28 Micron Technology, Inc. Process to fabricate a double ring stacked cell structure
JP3250257B2 (ja) * 1992-06-09 2002-01-28 セイコーエプソン株式会社 半導体装置及びその製造方法
KR0137229B1 (ko) * 1993-02-01 1998-04-29 모리시다 요이찌 반도체 기억장치 및 그 제조방법
JPH07193137A (ja) * 1993-12-27 1995-07-28 Hitachi Ltd 半導体記憶装置およびその製造方法
KR0180779B1 (ko) * 1995-02-27 1999-03-20 김주용 반도체소자의 캐패시터 제조방법

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO9813877A1 *

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DE19639899A1 (de) 1998-04-02
JP2001511306A (ja) 2001-08-07
KR20000048659A (ko) 2000-07-25
DE19639899B4 (de) 2005-07-07

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