-
GEBIET DER ERFINDUNG
-
Die
vorliegende Erfindung bezieht sich auf einen digitalen Hierarchieübertragungsdemodulator zum
Demodulieren digitaler modulierter Wellen, die auf einer Zeitachse
von einer Mehrzahl an Modulationsverfahren gemultiplext wurden,
in denen die erforderlichen C/N-Werte (Carrier/Noise – Träger-Rausch-Verhältnis) unterschiedlich
sind.
-
STAND DER TECHNIK
-
Es
ist ein Hierarchieübertragungsverfahren bekannt:
HASHIMOTO ET AL.: "Development
of a transmission system and an integrated receiver for satellite
ISDB", IEEE, Juni
1997 („Entwicklung
eines Übertragungssystems
und eines integrierten Empfängers
für Satellit
ISDB"), in dem digitale
von einer Mehrzahl an Modulationsverfahren auf einer Zeitachse gemultiplexte
modulierte Wellen, in denen die notwendigen C/N-Werte, eine Mehrzahl
an Arten mehrstufiger PSK-Modulationswellen (z. B. 8PSK-Modulationwellen,
QPSK-Modulationswellen und BPSK-Modulationswellen) kombiniert werden,
um Rahmen zu bilden, die wiederholt übertragen werden. In solch
einem Hierarchieübertragungsverfahren
wird, da die BPSK-Modulationswellen (einschließlich der Burstsymbolsignale)
einen breiten Mitnahmebereich bereitstellen und die Synchronisation
leicht erfassen können,
die Synchronisationserfassung erhalten durch Empfangen der BPSK-Modulationswellen
(einschließlich
der Burstsymbolsignale) und nachdem die Synchronisationserfassung
erhalten ist, werden nacheinander Eingabe-BPSK-Modulationssignale, Burstsymbolsignale
(BPSK-Modulationssignale), QPSK-Modulationssignale
und 8PSK-Modulationssignale (fortlaufend demoduliert) in der Reihenfolge der
Eingabesignale demoduliert. Jedoch wird, wenn der Empfangs-C/N-Wert
während
der fortlaufenden Demodulation schwächer wird, der Empfangszustand
der 8PSK-Modulationswellen, die einen hohen notwendigen C/N-Wert
erfordern, nachlassen. Deshalb tritt an dem empfangbaren Grenz-C/N-Wert
der niedrigeren hierarchischen QPSK- oder BPSK-Modulationswellen
ein Trägerfehler
in dem Abschnitt der 8PSK-Modulationswellen auf und die Rahmensynchronisierung
des Systems kann nicht erfasst werden. Der notwendige C/N-Wert ist
daher im Wesentlichen erhöht
und der Empfangszustand wird unstabil.
-
Ein
Ziel der vorliegenden Erfindung ist es, einen digitalen Hierarchieübertragungsdemodulator bereitzustellen,
der durch Einstellen des Demodulationsvorgangs in Übereinstimmung
mit dem Empfangs-C/N-Wert zu einer stabilen Synchronisationserfassung
und einer stabilen Demodulation in der Lage ist.
-
DARSTELLUNG DER ERFINDUNG
-
Die
Erfindung ist in Anspruch 1 definiert.
-
KURZBESCHREIBUNG DER ZEICHNUNGEN
-
1 ist
ein Blockdiagramm, das die Struktur eines digitalen Hierarchieübertragungsdemodulators
gemäß einer
Ausführungsform
der Erfindung zeigt.
-
2(a)–2(d) zeigen die Struktur eines Rahmens, der in
einem Hierarchieübertragungsverfahren
verwendet wird, und Wellenformen der Signale A1 und A0 gemäß der Ausführungsform
der Erfindung.
-
3 ist
ein Blockdiagramm, das die Strukturen einer arithmetischen Schaltung,
eines numerischen Steuerungsoszillators bzw. einer AFC-Schaltung
des digitalen Hierarchieübertragungsdemodulators
gemäß der Ausführungsform
der Erfindung zeigt.
-
4 ist
ein Diagramm, welches das Verhältnis
zwischen einem Übertragungsmodus
und einer hierarchischen Kombination zeigt, die von einer Übertragungsmodusbeurteilungsschaltung
des digitalen Hierarchieübertragungsdemodulators
gemäß einer
Ausführungsform
der Erfindung verwendet wird.
-
5 ist
ein Diagramm, das eine Demodulations-ROM-Tabelle des digitalen Hierarchieübertragungsdemodulators
gemäß einer
Ausführungsform der
Erfindung darstellt.
-
6 ist
ein Diagramm, welches das Verhältnis
zwischen einer Rückkopplungsschleifenverstärkung und
einem logischen Wert einer Verstärkungsregelungsschaltung
des digitalen Hierarchieübertragungsdemodulators
gemäß einer
Ausführungsform
der Erfindung zeigt.
-
7(a) und 7(b) sind
Diagramme, die eine Phasenfehlertabelle (für ein BPSK-Signal) des digitalen Hierarchieübertragungsdemodulators
gemäß einer
Ausführungsform
der Erfindung darstellen.
-
8(a) und 8(b) sind
Diagramme, die eine Phasenfehlertabelle (für ein QPSK-Signal) des digitalen Hierarchieübertragungsdemodulators
gemäß einer
Ausführungsform
der Erfindung darstellen.
-
9(a) und 9(b) sind
Diagramme, die eine Phasenfehlertabelle (für ein 8PSK-Signal) des digitalen
Hierarchieübertragungsdemodulators
gemäß einer
Ausführungsform
der Erfindung darstellen.
-
10 ist
ein charakteristisches Diagramm, das CNR-Messungen von dem digitalen
Hierarchieübertragungsdemodulator
gemäß einer
Ausführungsform
der Erfindung darstellt.
-
11 ist
ein Diagramm, welches das Verhältnis
zwischen einer CNR-Codeausgabe einer CNR-Messschaltung und einem
C/N-Wert des digitalen Hierarchieübertragungsdemodulators gemäß einer
Ausführungsform
der Erfindung zeigt.
-
12 ist
ein Blockdiagramm, welches ein Logikgatter des digitalen Hierarchieübertragungsdemodulators
gemäß der Ausführungsform
der Erfindung zeigt.
-
13 ist
ein Flussdiagramm, welches die Funktionsweise des digitalen Hierarchieübertragungsdemodulators
gemäß der Ausführungsform
der Erfindung darstellt.
-
AUSFÜHRUNGSFORMEN
DER ERFINDUNG
-
Nun
wird eine Ausführungsform
des digitalen Hierarchieübertragungsdemdolulators
dieser Erfindung beschrieben.
-
1 ist
ein Blockdiagramm, das die Struktur eines digitalen Hierarchieübertragungsdemodulators
gemäß einer
Ausführungsform
der Erfindung zeigt.
-
Bevor
der digitale Hierarchieübertragungsdemodulator
gemäß der Ausführungsform
der Erfindung beschrieben wird, wird die Struktur eines von dem
hierarchischen Übertragungssystem
verwendeten Rahmens beschrieben. 2(a) ist
ein Diagramm, das ein Beispiel für
eine Rahmenstruktur zeigt, die von dem hierarchischen Übertragungssystem
verwendet wird. Ein Rahmen setzt sich zusammen aus einem Header
aus 192 Symbolen und einer Mehrzahl an Paaren aus 203 Symbolen und
4 Symbolen, die in der Summe 39936 Symbole bilden.
-
Noch
spezieller besteht ein Rahmen aus: einem Rahmensynchronisationsmuster
(BPSK) aus 32 Symbolen; einem Übertragungs-
und Multiplexkonfigurationssteuerungsmuster (TMCC) (BPSK) aus 128 Symbolen
für die Übertragungsmultiplexkonfigurationsidentifikation;
einem Superrahmenidentifikationsinformationsmuster aus 32 Symbolen;
einem Hauptsignal (TC8PSK) aus 203 Signalen und einem Burstsymbolsignal
(BPSK) aus 4 Symbolen (in 2(a) mit
BS gekennzeichnet); einem Hauptsignal (TC8PSK) aus 203 Symbolen
und einem Burstsymbolsignal aus 4 Symbolen;,,,; einem Hauptsignal (QPSK)
aus 203 Symbolen und einem Burstsymbolsignal aus 4 Symbolen; und
einem Hauptsignal (QPSK) aus 203 Symbolen bzw. einem Burstsymbolsignal
aus 4 Symbolen, angeordnet in dieser Reihenfolge. 8 Rahmen werden
als Superrahmen bezeichnet und das Superrahmenidentifikationsinformationsmuster
wird zum Identifizieren des Superrahmens verwendet. Es werden ebenfalls
die 192 Symbole von dem Rahmensynchronisationsmuster am Ende des
Superrahmenidentifikationsinformationsmusters als Header bezeichnet.
-
Als
nächstes
wird der digitale Hierarchieübertragungsdemodulator
gemäß der Ausführungsform
der Erfindung beschrieben. Der digitale Hierarchieübertragungsdemodulator
weist eine arithmetische Schaltung 1, einen numerischen
Steuerungsoszillator 2, einen Roll-Off-Filter 3 aus
einem digitalen Filter mit erhöhten
Kosinuseigenschaften, eine Rahmensynchronisationszeitschaltung 4,
eine Übertragungsmodusbeurteilungsschaltung 5,
eine Trägerreproduktionsphasenfehlererfassungsschaltung 6,
einen aus einem digitalen Tiefpassfilter bestehenden Trägerfilter 7,
eine Verstärkungsregelschaltung 8, eine
automatische Frequenzsteuerschaltung (AFC) 9, eine CNR-Messschaltung 10 und
ein Logikgatter 11 auf.
-
Wie
in 3 dargestellt, weist die AFC-Schaltung 9 einen
kumulativen Addierer 91 und eine Verriegelungsschaltung 92 auf,
die eine Ausgabe des kumulativen Addierers 91 verriegelt
und sie an den kumulativen Addierer 91 ausgibt. Wie in 3 dargestellt,
weist der numerische Steuerungsoszillator 2 eine Sinustabelle 23 zum
Empfangen einer Verriegelungsausgabe aus der Verriegelungsschaltung 92 auf,
um die Sinusdaten 23a und 23b mit entgegengesetzten
Polaritäten
auszugeben, und eine Kosinustabelle 24 zum Empfangen der
Verriegelungsausgabe der Verriegelungsschaltung 92 auf, um
die Kosinusdaten 24a und 24b auszugeben. Gemäß der Ausgabe
der Verriegelungsschaltung 92 gibt der numerische Steuerungsoszillator 2 die
Sinusdaten 23a und 23b und die Kosinusdaten 24a und 24b mit
entgegengesetzten Polaritäten
aus, um Sinus- und Kosinussignale mit entgegengesetzten Polaritäten auszugeben,
die im Wesentlichen in Kooperation mit der AFC-Schaltung 9 einen
Reproduktionsträger bilden.
-
Wie
in 3 dargestellt, weist die arithmetische Schaltung
auf: einen Multiplizierer 1a zum Multiplizieren eines auf
der I-Achse erfassten Quasisynchronisationsbasisbandsignals i mit
den Sinusdaten 23a; einen Multiplizierer 1b zum
Multiplizieren des Basisbandsignals i mit den Kosinusdaten 24a;
einen Multiplizierer 1d zum Multiplizieren eines auf der Q-Achse
erfassten Quasisynchronisationsbasisbandsignals q mit den Sinusdaten 23b entgegengesetzter
Polarität;
einen Multiplizierer 1e zum Multiplizieren des Basisbandsignals
q mit den Kosinusdaten 24b; einen Addierer 1c zum
Addieren der Ausgabe der Multiplizierer 1b und 1d,
um das Additionsergebnis als ein Basisbandsignal I auszugeben; und
einen Addierer 1f zum Addieren der Ausgabe der Multiplizierer 1a und 1e,
um das Additionsergebnis als ein Basisbandsignal Q auszugeben. Die
arithmetische Schaltung 1 stimmt deshalb die Frequenzen
der Basisbandsignale i und q ab und gibt die frequenzabgestimmten
Basisbandsignale I und Q an den Roll-Off-Filter 3 aus.
-
Bei
Empfang der Basisbandsignalausgabe ID und QD aus dem Roll-Off-Filter 3 gibt
die Rahmensynchronisationszeitschaltung 4 ein TMCC-Muster an
die Übertragungsmodusbeurteilungsschaltung 5 aus.
In Übereinstimmung
mit dem dekodierten Ergebnis des TMCC-Musters beliefert die Übertragungsmodusbeurteilungsschaltung 5 die
Rahmensynchronisationszeitschaltung 4 mit einem in 4 dargestellten
2-Bit-Übertragungsmodussignal
und stellt eine hierarchische Kombination dar aus: einem stark hierarchischen
8PSK-Signal (die Demodulationsausgabe des demodulierten 8PSK-modulierten Signals
wird als 8PSK-Signal bezeichnet); einem gering hierarchischen QPSK-Signal (die Demodulationsausgabe
des demodulierten QPSK-modulierten Signals wird als QPSK-Signal
bezeichnet); dem 8PSK-Signal und QPSK-Signal; und dem 8PSK-Signal
und BPSK-Signal (die Demodulationsausgabe des demodulierten BPSK-modulierten
Signals wird als BPSK-Signal bezeichnet).
-
Wie
in 4 dargestellt, nimmt das Übertragungsmodussignal einen
Wert „00" für das 8PSK-Signal
an, einen Wert „01" für das QPSK-Signal,
einen Wert „10" für das 8PSK-Signal und das QPSK-Signal und
einen Wert „11" für das 8PSK-Signal
und das BPSK-Signal.
-
Die
Rahmensynchronisationszeitschaltung 4 empfängt die
Basisbandsignale ID und QD, um ein Synchronisationsmuster zu erfassen
und ein Rahmensynchronisationssignal FSYNC auszugeben und empfängt ebenfalls
das Übertragungsmodussignal, um
ein in 2(b) dargestelltes Signal A1
auszugeben, welches während
des Header-Abschnitts und des Burstsymbolsignalabschnitts einen
hohen Pegel annimmt, und ein in 2(c) dargestelltes
Signal A0, welches während
des QPSK-Signalabschnitts einen hohen Pegel annimmt.
-
Die
Trägerreproduktionsphasenfehlererfassungsschaltung
empfängt
die Basisbandsignale ID und QD und die Signale A1 und A0, um einen
Phasenfehler zu erfassen und eine dem erfassten Phasenfehler entsprechende
Phasenfehlerspannung auszugeben. Noch spezifischer ist die Trägerreproduktionsphasenfehlererfassungsschaltung 6 mit
einer Phasenfehlertabelle für
das in 7(a) und 7(b) dargestellte
BPSK-Signal, einer Phasenfehlertabelle für das in 8(a) und 8(b) dargestellte
QPSK-Signal und einer Phasenfehlertabelle für das in 9(a) und 9(b) dargestellte 8PSK-Signal
versehen. Die Trägerreproduktionsphasenfehlererfassungsschaltung 6 beurteilt
den Übertragungsmodus
in Übereinstimmung
mit den Signalen A1 und A0, wählt
gemäß dem beurteilten Übertragungsmodus
die Phasenfehlertabelle aus, erhält
die Phase aus der Signalpunktanordnung der Basisbandsignale ID und
QD und gibt eine Phasenfehlerspannung aus, die der Phase entspricht.
-
Wenn
zum Beispiel beurteilt wurde, dass der Übertragungsmodus dem BPSK-Signal (Signale
A1 und A0 sind „1,
0") mit den Standardpositionen
der Signalpunkte bei 0 (2π)
Radian und π Radian
entspricht, dann wählt
die Trägerreproduktionsphasenfehlererfassungsschaltung 6 die
in 7(a) und 7(b) dargestellte
Phasenfehlertabelle aus und gibt aus: eine in 7(a) dargestellte negative Phasenfehlerspannung
für die
Phase in Anstiegsrichtung in dem Bereich von der Phase, die gleich
oder größer ist
als 3π/2
Radian bis zu der Phase, die kleiner ist als 0 (2π) Radian;
eine in 7(a) dargestellte positive Phasenfehlerspannung
für die
Phase in Abstiegsrichtung in dem Bereich von der Phase, die kleiner
ist als π/2
Radian bis zu der Phase, die größer ist
als 0 (2π) Radian;
eine in 7(a) dargestellte negative Phasenfehlerspannung
für die
Phase in Anstiegsrichtung in dem Bereich von der Phase, die gleich
oder größer ist
als π/2
Radian bis zu der Phase, die kleiner ist als π Radian; und eine in 7(a) dargestellte positive Phasenfehlerspannung
für die
Phase in Abstiegsrichtung in dem Bereich von der Phase, die kleiner
ist als 3π/2
Radian bis zu der Phase, die größer ist
als π Radian.
Die Phasenfehlerspannung nimmt den maximalen Wert in der Anstiegsrichtung
(+) bei 3π/2
Radian und den maximalen Wert in Abstiegsrichtung (–) bei π/2 Radian
an.
-
Wenn
beurteilt wird, dass der Übertragungsmodus
dem QPSK-Signal (Signale A1 und A0 sind „0, 1") mit den Standardpositionen der Signalpunkte bei π/4 Radian,
3π/4 Radian,
5π/4 Radian
und 7π/4 Radian
entspricht, dann wählt
die Trägerreproduktionsphasenfehlererfassungsschaltung 6 die
in 8(a) und 8(b) dargestellte
Phasenfehlertabelle aus. In diesem Fall nimmt die Phasenfehlerspannung
den +Richtungsmaximalwert oder den –Richtungsmaximalwert bei der
Phase von 0 (2π) Radian π/2, π Radian oder
3π/4 Radian
an, wobei der Maximalwert halb so groß ist wie der des BPSK-Signals.
Auf die Beschreibung der Phasenfehlerspannung, die auszugeben ist,
wenn der Übertragungsmodus
dem QPSK-Signal entspricht, wird verzichtet, da sie aus der Beschreibung
des Übertragungsmodus
für das
BPSK-Signal leicht erfasst werden kann. Wenn beurteilt wird, dass
der Übertragungsmodus
dem 8PSK-Signal (Signale A1 und A0 sind „0, 0") mit den Standardpositionen der Signalpunkte
bei 0 (2π)
Radian, π/4
Radian, π/2
Radian, 3π/4
Radian, π Radian,
5π/4 Radian,
3π/2 Radian und
7π/4 Radian
entspricht, dann wählt
die Trägerreproduktionsphasenfehlererfassungsschaltung 6 die in 9(a) und 9(b) dargestellte
Phasenfehlertabelle aus. In diesem Fall nimmt die Phasenfehlerspannung
den +Richtungsmaximalwert oder den –Richtungsmaximalwert an der
Phase von π/8
Radian, 3π/8
Radian 5π/8,
7π/8 Radian,
9π/8 Radian, 11π/8 Radian,
13π/8 Radian
oder 15π/8
Radian an, wobei der Maximalwert ein Viertel von dem des BPSK-Signals
ist. Auf die Beschreibung der Phasenfehlerspannung, die auszugeben
ist, wenn der Übertragungsmodus
dem 8PSK-Signal entspricht, wird verzichtet, da sie aus der Beschreibung
des Übertragungsmodus
für das
BPSK-Signal leicht erfasst werden kann.
-
Die
Phasenfehlerspannungsausgabe der Trägerreproduktionsphasenfehlererfassungsschaltung 6 wird
an den aus einem digitalen Tiefpassfilter bestehenden Trägerfilter 7 geliefert,
um die Phasenfehlerspannung zu glätten. In diesem Fall wird der
Filtervorgang selektiv in Übereinstimmung
mit einer CNR-Codeausgabe aus dem Logikgatter 11, das später beschrieben
wird, und mit einem Trägerfiltersteuersignal
(CRFLGP) ausgeführt,
das für
den von den Signalen A1 und A0 identifizierten Modus geeignet ist.
-
Eine
Ausgabe des Trägerfilters 7 wird
an die Verstärkungsregelungsschaltung 8 geliefert,
die die Verstärkung
in Übereinstimmung
mit einer Verstärkungsregelungssignalausgabe
(GCONT) aus dem Logikgatter 11 sowohl für einen hohen C/N-Wert als auch
einen mittleren C/N-Wert regelt. Wenn zum Beispiel, wie in 6 dargestellt,
das Verstärkungsregelungssignal
(GCONT) ein hohes Potential annimmt, dann wird eine hohe Verstärkung, wie
z. B. eine zweifache Verstärkung
der Verstärkung
der Ausgabe des Trägerfilters,
festgelegt, wohingegen, wenn das Verstärkungsregelungssignal (GCONT)
ein niedriges Potential annimmt, eine geringe Verstärkung festgelegt
wird, wie z. B. eine Verstärkung
der Ausgabe des Trägerfilters 7 mit
dem Verstärkungsfaktor
Eins, d. h. so wie sie ist. Eine Ausgabe der Verstärkungsregelungsschaltung 8 wird
an die AFC-Schaltung geliefert.
-
Die
Ausgabe wird deshalb an den kumulativen Addierer 91 der
AFC-Schaltung 9 geliefert, um die Ausgabe zu einem Spannungswert
der AFC-Schaltung 9 zu addieren, der eine Abtastschrittfrequenz
bestimmt, so dass eine Änderung
in der Oszillationsfrequenz des numerischen Steuerungsoszillators 2 schneller
erfolgt.
-
Die
CNR-Messschaltung 10 empfängt die Basisbandsignale ID
und QD, berechnet einen Streuwert der von den Basisbandsignalen
ID und QD erhaltenen Signalpunktanordnungsdaten, vergleicht den
Streuwert mit einem vorgegebenen Schwellenwert, zählt die
Anzahl (DSMS) der Streuwertvorkommen über den Schwellenwert hinaus
pro vorgegebener Zeit je Einheit und verweist auf eine in 10 dargestellte
Tabelle, die in Experimenten gebildet wurde, indem die Vorkommenfrequenz
(DSMS) als Suchschlüssel
verwendet wurde, um dadurch einen C/N-Wert zu erhalten, der als
ein 2-Bit-CNR-Code ausgegeben
wird. Wie in 11 dargestellt, nimmt zum Beispiel
der CNR-Code einen Wert „00" an bei einem hohen
CNR-Wert, der gleich oder größer ist als
9 dB, einen Wert „01" bei einem mittleren CNR-Wert,
der gleich oder größer ist
als 4 dB und kleiner als 9 dB und einen Wert „10" bei einem geringen CNR-Wert, der kleiner
ist als 4 dB.
-
Das
Logikgatter 11 empfängt
die Signalausgabe A1 und A0 von der Rahmensynchronisationszeitschaltung 4 sowie
die CNR-Codeausgabe aus der CNR-Messschaltung 10 und
gibt das Trägerfiltersteuersignal
(CRFLGP) sowie das Verstärkungsregelungssignal
(GCONT) aus.
-
Noch
spezifischer weist, wie in 12 dargestellt,
das Logikgatter 11 auf: NAND-Gatter 111, 112 und 113 zum
Empfangen des CNR-Codes und zum Ausgeben der Signale, die den hohen,
mittleren und geringen C/N-Werten entsprechen; ein ODER-Gatter 114 zum
Empfangen der Signale A1 und A0 und zum Ausgeben eines Signals G
wie z. B. in 2(d) dargestellt, welches ein
hohes Potential in den Abschnitten des BPSK-Signals, Burstsymbolsignals
und QPSK-Signals annimmt; einen Wechselrichter 115 zum
Ausgeben eines Hochpotentialsignals bei hohem C/N-Wert; ein NAND-Gatter 116 zum Ausgeben
des Signals G bei mittlerem C/N-Wert; ein NAND-Gatter 117 zum
Ausgeben des Signals A1 bei geringem C/N-Wert; ein ODER-Gatter 118 zum
Empfangen der Ausgaben aus dem Wechselrichter 115 und den
NAND-Gattern 116 und 117 und zum Ausgeben des
Trägerfiltersteuersignals
(CRFLGP); und ein NAND-Gatter 119 zum Ausgeben des Hochpotentialverstärkungsregelungssignals
(GCONT) bei hohem oder niedrigem CNR.
-
Bei
dem hohen C/N-Wert gibt das Logikgatter 11 das Hochpotentialträgerfiltersteuersignal
(CRFLGP) ungeachtet der unterschiedlichen Modi (in jedem Abschnitt
des Header, Burstsymbolsignals, QPSK-Signals und 8PSK-Signals) aus,
bei dem mittleren C/N-Wert gibt es das Hochpotentialträgerfiltersteuersignal
(CRFLGP) in jedem Abschnitt des Header, Burstsymbolsignals und QPSK-Signals
aus und bei dem niedrigen C/N-Wert gibt es das Hochpotentialträgerfiltersteuersignal
(CRFLGP) in jedem Abschnitt des Header und des Burstsymbolsignals
aus. In anderen Fällen
wird das Niedrigpotentialträgerfiltersteuersignal
(CRFLGP) ausgegeben. Das Logikgatter 11 gibt das Hochpotentialverstärkungsregelungssignal
(GCONT) auch bei dem hohen oder mittleren C/N und das Niedrigpotentialverstärkungsregelungssignal
bei dem niedrigen C/N aus.
-
Wenn
das Hochpotentialträgerfiltersteuersignal
(CRFLGP) ausgegeben wird, führt
der Trägerfilter 7 einen
Filtervorgang aus, um die Phasenfehlerspannung zu glätten und
auszugeben. Wenn das Niedrigpotentialträgerfiltersteuersignal (CRFLGP)
ausgegeben wird, hält
der Trägerfilter 7 den
Filtervorgang an, so dass die Ausgabe direkt vor dem Anhalten gehalten
und ausgegeben wird. Wenn das Hochpotentialverstärkungsregelungssignal (GCONT)
ausgegeben wird, verstärkt
die Verstärkungsregelungsschaltung 8 die
Ausgabe des Trägerfilters 7 zwei
Mal und gibt sie aus. Wenn das Niedrigpotentialverstärkungsregelungssignal
(GCONT) ausgegeben wird, gibt die Verstärkungsregelungsschaltung 8 die
Ausgabe des Trägerfilters 7 aus
wie sie ist.
-
Bei
dem wie vorstehend konstruierten digitalen Hierarchieübertragungsdemodulator
dieser Erfindung werden die Basisbandsignale i und q von der arithmetischen
Schaltung 1 mit der Ausgabe der orthogonalen Reproduktionsträger des
numerischen Steuerungsoszillators 2 multipliziert, so dass
die Frequenzen der Basisbandsignale i und q abgestimmt werden und
die Basisbandsignale als die Basisbandsignale ID und QD über den
Roll-Off-Filter 3 an die Rahmensynchronisationszeitschaltung 4 geliefert werden.
Die Rahmensynchronisationszeitschaltung 4 liefert das TMCC-Muster
an die Übertragungsmodusbeurteilungsschaltung 5,
die das TMCC-Muster dekodiert, um das Übertragungsmodussignal an die Rahmensynchronisationszeitschaltung 4 zu
liefern.
-
Bei
Empfang der Basisbandsignale ID und QD und des Übertragungsmodussignals erfasst
die Rahmensynchronisationszeitschaltung 4 das Rahmensynchronisationsmuster
und gibt das Rahmensynchronisationssignal SYNC sowie die Signale
A1 und A0 aus. Das Rahmensynchronisationssignal SYNC wird an die
Verstärkungsregelungsschaltung 8 geliefert,
so dass jedes Mal, wenn die Rahmensynchronisation erfasst wird,
der Vorgang der Verstärkungsregelungsschaltung 8 neu
eingestellt wird. Die Signale werden an die Trägerreproduktionsphasenfehlererfassungsschaltung 6 sowie
an das Logikgatter 11 geliefert.
-
Bei
Empfang der Basisbandsignale ID und QD und der Signale A1 und A0
wählt die
Trägerreproduktionsphasenfehlererfassungsschaltung 6 eine passende
Phasenfehlertabelle in Übereinstimmung mit
den Basisbandsignalen und den Signalen A1 und A0 aus, um die Phasenfehlerspannung
zu erfassen, die zum Glätten
an den Trägerfilter 7 geliefert
wird. Bei Empfang der Basisbandsignale ID und QD zählt die
CNR-Messschaltung 10 die Anzahl DSMS in Übereinstimmung
mit der Signalpunktanordnung der Basisbandsignale ID und QD. In Übereinstimmung mit
den gezählten
DSMS wird der C/N-Wert erhalten und als CNR-Code ausgegeben.
-
Bei
Empfang des CNR-Codes und der Signale A1 und A0 prüft das Logikgatter 11,
ob der C/N-Wert der hohe, mittlere oder niedrige C/N-Wert ist. Wenn
der C/N-Wert der hohe oder der mittlere C/N-Wert ist, wird das Verstärkungsregelungssignal (GCONT)
an die Verstärkungsregelungsschaltung 8 geliefert,
um eine hohe Schleifenverstärkung
der Verstärkungsregelungsschaltung 8 festzulegen,
so dass die Phasenfehlerspannungsausgabe aus dem Trägerfilter 7 zwei
mal verstärkt
und ausgegeben wird. Wenn das Logikgatter 11 den C/N-Wert
als den niedrigen C/N-Wert beurteilt, steuert das Verstärkungsregelungssignal
(GCONT) die Verstärkungsregelungsschaltung 8,
um eine niedrige Schleifenverstärkung anzunehmen,
so dass die Phasenfehlerspannungsausgabe aus dem Trägerfilter 7 ausgegeben
wird wie sie ist.
-
Bei
Empfang einer Ausgabe aus der Verstärkungsregelungsschaltung 8 addiert
der kumulative Addierer 91 der AFC-Schaltung 9 kumulativ
die Ausgabespannung der Verstärkungsregelungsschaltung 8 zu
dem von der AFC-Schaltung erzeugten Spannungswert, welcher die Abtastschrittfrequenz
bestimmt. Daher wird die Oszillationsfrequenz des numerischen Steuerungsoszillators 2 verändert, so dass
die Frequenzabtastbreite verändert
und anschließend
die Reproduktionsträgerfrequenz
verändert
wird.
-
Als
nächstes
wird die Funktionsweise des digitalen Hierarchieübertragungsdemdolulators dieser Erfindung,
wie vorstehend konstruiert, mit Bezug auf das Flussdiagramm von 13 beschrieben.
-
Wenn
der Strom eingeschaltet ist, tastet die AFC-Schaltung 9 die
Frequenz ab, um die Reproduktionsträgerfrequenz (Schritt S1) zu
verändern
und dieser Frequenzabtastungsschritt in Schritt S1 geht weiter bis
ein Rahmensynchronisationsmuster erfasst ist (Schritt S2). Wenn
das Rahmensynchronisationsmuster erfasst ist, beginnt ein Burst-Demodulationsmodus
damit, das BPSK-Signal und das Burstsymbolsignal zu demodulieren
(Schritt S3). Im Anschluss an Schritt S3 wird der Empfangs-C/N-Wert gemessen
(Schritt S4).
-
Nachdem
der Empfangs-C/N-Wert in Schritt S4 gemessen wurde, wird geprüft, ob das
Rahmensynchronisationssignal FSYNC mehrere Male nacheinander erfasst
wird (Schritt S5). Wenn das Rahmensynchronisationssignal FSYNC nicht
mehrere Male nacheinander erfasst wurde, wird beurteilt, dass die
Rahmensynchronisation nicht etabliert ist und der Ablauf kehrt zu
Schritt S1 zurück,
um die vorstehenden Vorgänge
zu wiederholen. Wenn das Rahmensynchronisationssignal FSYNC mehrere Male
nacheinander erfasst wurde, dann wird beurteilt, dass die Rahmensynchronisation
etabliert ist (was als Synchronisationserfassung bezeichnet wird) und
im Anschluss an Schritt S5 wird der Übertragungsmodus in Übereinstimmung
mit einer Kodierausgabe des TMCC-Musters (Schritt S6) analysiert.
-
Im
Anschluss an Schritt S6 wird geprüft, ob der Empfangs-C/N-Wert
einen hohen C/N-Wert annimmt (Schritt S7). Wenn in Schritt S7 beurteilt
wird, dass der Empfangs-C/N-Wert
den hohen C/N-Wert annimmt, wird die Demodulation für jede Hierarchie oder
eine fortlaufende Demodulation durchgeführt (Schritt S8). Als nächstes wird
die Verstärkung
der Verstärkungsregelungsschaltung 8 auf
eine hohe Schleifenverstärkung
festgesetzt (Schritt S9), um anschließend zu Schritt S4 zurückzukehren,
um die vorstehenden Vorgänge
zu wiederholen.
-
In
den Schritten S7 bis S9 wird eine Hochpotentialsignalsignalausgabe
aus dem Wechselrichter 115 als das Trägerfiltersteuersignal (CRFLGP)
ausgegeben, so dass der Trägerfilter 7 gesteuert
wird, um sich in einem Betriebszustand zu befinden, um nacheinander
die Abschnitte des Header, des Burstsymbolsignals, des QPSK-Signals
und des BPSK-Signals in dieser Eingabereihenfolge zu demodulieren. In
diesem Fall gibt das NAND-Gatter 119 ein Hochpotentialsignal
als das Verstärkungsregelungssignal (GCONT)
aus, so dass die Verstärkungsregelungsschaltung
gesteuert wird, um sich in einem hoch verstärkten Zustand zu befinden.
-
Wenn
in Schritt S7 beurteilt wird, dass der Empfangs-C/N-Wert nicht der
hohe C/N-Wert ist, wird
anschließend
beurteilt, ob der Empfangs-C/N-Wert ein mittlerer C/N-Wert ist oder
nicht (Schritt S10). Wenn in Schritt S10 beurteilt wird, dass der
Empfangs-C/N-Wert nicht der mittlere C/N-Wert ist, kehrt der Ablauf
zu Schritt S2 zurück,
um die vorstehenden Vorgänge
zu wiederholen. Wenn in Schritt S10 beurteilt wird, dass der Empfangs-Wert
nicht der mittlere C/N-Wert ist, ist es der niedrige C/N-Wert, so dass
das NAND-Gatter 119 ein Niedrigpotentialsignal als das
Verstärkungsregelungssignal
(GCONT) ausgibt, um die Verstärkungsregelungsschaltung 8 so
zu steuern, dass sie sich in einem Zustand niedriger Verstärkung befindet.
-
Auch
im Zustand des niedrigen C/N-Wertes wird ein Hochpotentialsignal
von dem NAND-Gatter 119 als das Trägerfiltersteuersignal (CRFLGP)
ausgegeben, um den Trägerfilter 7 so
zu steuern, dass er sich in Betriebszustand befindet. Daher werden
in Antwort auf eine Ausgabe aus dem Trägerfilter 7 die Abschnitte
des Header und des Burstsymbolsignals, d. h. die Abschnitte des
BPSK-Signals (einschließlich des
Burstsymbolsignals) demoduliert.
-
Wenn
in Schritt S10 beurteilt wird, dass der Empfangs-C/N-Wert der mittlere
C/N-Wert ist, wird anschließend geprüft, ob das
niedrige hierarchische Signal das QPSK-Signal ist oder nicht (Schritt
S11). Wenn in Schritt S11 beurteilt wird, dass das hierarchische
Signal das QPSK-Signal ist, wird ein Hochpotentialsignal von dem
NAND-Gatter 116 als das Trägerfiltersteuersignal (CRFLGP)
ausgegeben, um den Trägerfilter 7 so
zu steuern, dass er sich in Betriebszustand befindet. In Antwort
auf die Ausgabe aus dem Trägerfilter 7 in
Betriebszustand werden nacheinander die Abschnitte des Header, des
Burstsymbolsignals und des QPSK-Signals, d. h. die Abschnitte des
in 2(d) dargestellten G-Zeitintervalls
demoduliert (Schritt S13).
-
Im
Anschluss an Schritt S13 wird ein Hochpotentialsignal von dem NAND-Gatter 119 als
das Verstärkungsregelungssignal
(GCONT) ausgegeben, um die Verstärkungsregelungsschaltung 8 so
zu steuern, dass sie sich in einem hoch verstärkten Zustand befindet, um
anschließend
zu Schritt S4 zurückzukehren,
um die vorstehenden Vorgänge
zu wiederholen (Schritt S14).
-
Wenn
in Schritt S11 beurteilt wird, dass das niedrige hierarchische Signal
kein QPSK-Signal
ist, bedeutet das, dass es das BPSK-Signal ist. Deshalb gibt das
ODER-Gatter 118 ein Niedrigpotentialsignal als das Filtersteuersignal
(CRFLGP) aus, um den Betrieb des Trägerfilters zu stoppen und ein
Hochpotentialsignal wird aus dem NAND-Gatter 119 als Verstärkungsregelungssignal
(GCONT) ausgegeben, um die Verstärkungsregelungsschaltung 8 so
zu steuern, dass sie sich in einem hoch verstärkten Zustand befindet, um
anschließend
zu Schritt S4 zurückzukehren,
um die vorstehenden Vorgänge
zu wiederholen (Schritt S12).
-
Wie
bis hierher beschrieben, wird gemäß dem digitalen Hierarchieübertragungsdemodulator der
Ausführungsform
der Erfindung während
der Zeit bis die Rahmensynchronisation etabliert ist (was als Synchronisationserfassung
bezeichnet wird) der Träger
in Übereinstimmung
mit der Demodulationsausgabe, die durch Demodulieren der mehrstufigen PSK-modulierten
Signale für
die Abschnitte des Header und des Burstsymbolsignals erhalten wird,
reproduziert. Daher kann der Träger
mit zuverlässiger
und guter Synchronisationserfassungsausführung reproduziert werden.
Wenn im Anschluss an die Synchronisationserfassung der von der CNR-Messschaltung 10 gemessene
Empfangs-C/N-Wert
hoch ist, wird der Träger
in Übereinstimmung
mit einer fortlaufenden Demodulationsausgabe demoduliert, die durch
das fortlaufende Demodulieren des mehrstufigen PSK-Signals erhalten
wird. Daher ist es möglich,
zu verhindern, dass durch eine Frequenzvariation Jitter erzeugt
werden, während
der Trägerfilter
während des
Burstdemodulationsmodus in Schwebe gehalten wird. Wenn im Anschluss
an die Synchronisationserfassung der Empfangs-C/N-Wert mittel ist,
wird der Träger
in Übereinstimmung
mit der Demodulationsausgabe demoduliert, die durch Demodulieren
des mehrstufigen PSK-Signals, mit Ausnahme des 8PSK-modulierten
Signals, erhalten wird. Daher kann der Träger in Übereinstimmung mit dem Hauptsignal
(QPSK) stabil reproduziert werden.
-
Gemäß dem digitalen
Hierarchieübertragungsdemodulator
der Ausführungsform
der Erfindung werden verschiedene Trägerreproduktionsschleifeneigenschaften
verwendet, zwischen denen bei der Trägerreproduktion vor und im
Anschluss an die Synchronisationserfassung hin und hergeschaltet wird.
Daher kann der Träger
richtig, stabil und zuverlässig
reproduziert werden.
-
INDUSTRIELLE ANWENDBARKEIT DER ERFINDUNG
-
Wie
bis hierher beschrieben, wird gemäß dem digitalen Hierarchieübertragungsdemodulator der
Erfindung während
der Zeit bis die Rahmensynchronisation erfasst ist, eine zuverlässige Trägerreproduktion
möglich,
und nachdem die Rahmensynchronisation erfasst ist, wird der Träger mit
einem hohen C/N-Wert in Übereinstimmung
mit der fortlaufenden Demodulationsausgabe reproduziert. Daher ist es
möglich,
das Erzeugen von Jitter zu verhindern.
-
Wenn
der C/N-Wert mittel ist, wird, nachdem die Rahmensynchronisation
erfasst ist, der Träger
in Übereinstimmung
mit der Demodulationsausgabe für hierarchische
Signale, mit Ausnahme des hohen hierarchischen Signals, reproduziert.
Daher ist es möglich,
den Träger
für die
notwendigen hierarchischen Signale ohne Jitter stabil zu reproduzieren.