DE69807783T2

DE69807783T2 - Festwertspeicher-Prüfungschaltung

Info

Publication number: DE69807783T2
Application number: DE69807783T
Authority: DE
Inventors: Akira Ban
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Electronics Corp
Priority date: 1997-06-13
Filing date: 1998-06-12
Publication date: 2003-05-28
Anticipated expiration: 2018-06-13
Also published as: EP0884680B1; JP2944578B2; JPH117799A; US6065142A; DE69807783D1; EP0884680A1

Description

HINTERGRUND DER ERFINDUNG

Gebiet der Erfindung:

Die vorliegende Erfindung betrifft einen ROM-Testschaltung zum Testen von ROMs, die in Mikrocomputerchips eingebettet sind, und insbesondere zum Testen von solchen ROMs in dem Zustand, dass sie auf Wafern ausgebildet sind.

Beschreibung des Standes der Technik:

Fig. 3 zeigt eine herkömmliche ROM-Testschaltung. In Fig. 3 haben Mikrocomputerchips (die hierin nachfolgend "Chips" genannt werden) 900, 910 und 920 jeweils PADs bzw. Anschlussflecken 902 und 907, 912 bis 917 und 922 bis 927 daran ausgebildet. Diese Anschlussflecken können als Anschlüsse für eine Außenverbindung verwendet werden. Wenn die Chips in dem Zustand getestet werden, dass sie auf den Wafern ausgebildet sind, werden elektrisch leitende Sonden an ausgewählte Anschlussflecken angelegt, um die Funktion der Chips zu untersuchen.
Insbesondere ist im Chip 900 die Ausgangsseite des Anschlussfleckens bzw. PADs 902 mit einem ROM 901 verbunden und ist die Ausgangsseite des ROMs 901 mit einem Anschlussflecken bzw. PAD 903 verbunden. Der Anschlussflecken 904 ist einer Spannungsquelle mit relativ hoher Spannung zugeteilt; der Anschlussflecken 905 ist einer Spannungsquelle mit relativ niedriger Spannung zugeteilt; der Anschlussflecken 906 ist einem Rücksetzsignal zugeteilt; und der Anschlussflecken 907 ist einem Taktsignal zugeteilt.
Dies gilt auch für die Chips 910 und 920.
Die Art, auf welche der ROM 901 des Chips 900 getestet wird, wird wie folgt erklärt: Der Anschlussflecken 904 ist mit einer vorbestimmten Hochspannungsquelle (die hierin nachfolgend "VDD" genannt wird) verbunden; der Anschlussflecken 905 ist mit einer vorbestimmten Niederspannungsquelle (die hierin nachfolgend "GND" genannt wird) verbunden; und ein Rücksetzsignal wird an den Anschlussflecken 906 angelegt. Dann wird ein Signal an den Anschlussflecken 902 angelegt, um die Testmodenschaltung, die im ROM 901 eingebettet ist, in einen vorbestimmten Zustand kommen zu lassen. In Reaktion auf ein Anlegen eines Taktsignals an den Anschlussflecken 907 werden die Inhalte des ROMs 901 ausgegeben, um mit vorgeschriebenen oder erwarteten Werten verglichen zu werden. Somit kann eine Entscheidung diesbezüglich getroffen werden, ob der ROM 901 normal arbeiten kann oder nicht.
Auf gleiche Weise können die Chips 920 und 930 getestet werden.
Wie es in JPA-5-218157 offenbart ist, können die einen Testmode selbst enthaltende Schaltung des ROMs 901 und der zugehörige Anschlussflecken 902 in Fig. 3 separat in unterschiedlichen Chips angeordnet sein, um die Größe des Chips 900 entsprechend zu reduzieren.
JPA-6-150698 offenbart eine Technik zum Ermöglichen des Testens gleicher bzw. ähnlicher Speicher, die in einem LSI-Chip eingebettet sind. Gemäß dieser Technik werden diese Speicherschaltungen veranlasst, gleichzeitig zu arbeiten, so dass ihre Ausgangssignale miteinander verglichen werden können, um eine Entscheidung diesbezüglich zu treffen, ob sie normal arbeiten können oder nicht.
Wie für die herkömmliche ROM-Testschaltung der Fig. 3 gibt es die folgenden Nachteile.
Als erstes müssen erwartete Werte, die beim Treffen einer Entscheidung diesbezüglich, ob der ROM normal arbeitet oder nicht, im Speicher eines LSI- Testers gespeichert werden. Zum Erfüllen einer immer größer werdenden ROM- Kapazität muss der LSI-Tester mit einer äußerst großen Kapazität an Speicher ausgestattet sein.
Als zweites müssen alle Chips in Bezug auf die Funktion des selbst enthaltenden ROMs getestet werden, was somit viel an für den erforderlichen Test enthaltener Zeit erfordert.
Als drittes erscheinen die Inhalte des ROMs 901 am Anschlussflecken 903, wodurch die Sicherheit nicht beibehalten werden kann, während eine strenge Sicherheit aufgrund des Anwenderprogramms beibehalten werden muss, das im ROM geschrieben ist.
Wie für JPA-5-218157 muss ein separater Testlogikabschnitt für jeden Chip auf einem ausgewählten Bereich im Wafer ausgebildet sein, und der abzutrennende bzw. abzuschneidende Bereich muss im Wafer enthalten sein, was somit einen signifikanten zusätzlichen Bereich erfordert, der ausschließlich der Schneid-und- Separier-Arbeit eines solchen Testlogikabschnitts vom Chip zugeordnet ist. Daher wird die Anzahl von Chips pro Wafer reduziert, obwohl der Bereich eines jeweiligen Mikrocomputerchips signifikant reduziert werden kann.
Der erste und der zweite Nachteil, die oben unter Bezugnahme auf Fig. 3 erklärt sind, können in der Veröffentlichung gemäß JPA-5-218157 gelöst werden.
Bezüglich JPA-6-150698 werden der erste und der zweite Nachteil gelöst. Sie betrifft jedoch LSI-Chips mit einer Vielzahl von Speichern mit denselben Worten und Bits darin ausgebildet. Diese Speicher können durch gleichzeitiges Anlegen derselben Eingangssignale daran und durch Vergleichen von Ausgangsdaten miteinander getestet werden. Daher ist diese Lösung nicht allgemein oder ist vielmehr nur zum Testen von solchen LSI-Chips praktikabel, die denselben Speicher darin eingebettet haben.
Die in JPA-6-150698 offenbarten Speicher sind RAMs, die in Mikrocomputern beschreibbar und lesbar sind. Dies ist wesentlich anders als die vorliegende Erfindung, bei welcher die Inhalte der selbst enthaltenden ROMs von benachbarten Chips miteinander verglichen werden, um einen erforderlichen Test an solchen ROMs durchzuführen. In JPA-6-150698 ist nicht angenommen, dass ROMs, die Anwenderprogramme speichern, verwendet werden, und daher kann dieses Dokument den dritten Nachteil nicht lösen.
Weiterhin ist aus US-A-5,055,774 eine ROM-Testschaltung bekannt, die den Oberbegriff des Anspruchs 1 zeigt. Die in US-A-5,055,774 offenbarte ROM- Testschaltung zum Testen von ROMs, die auf einem Wafer angeordnet sind, weist Einheiten auf, die in jeweiligen Chips eingebettet sind, wobei eine jeweilige der Einheiten eine Eingabeeinrichtung zum Empfangen eines Signals aufweist, das von dem ROM ausgegeben wird, der in einem benachbarten Chip eingebettet ist, oder von einem jeweiligen der ROMs, die in zwei oder mehreren jeweiligen benachbarten Chips eingebettet sind; eine Ausgabeeinrichtung zum Ausgeben eines Signals, das von dem ROM ausgegeben wird, der in dem Chip eingebettet ist, zu dem die Einheit gehört, zu dem einen benachbarten Chip oder zu den zwei oder mehreren benachbarten Chips, wobei Leitungslinien, die Signale transportieren, die in den benachbarten Chips gemeinsam verwendet werden, zwischen den benachbarten Chips miteinander verbunden sind. Die ROM- Testschaltung erhält ein bestimmtes Ergebnis einer Prüfsumme, einer Paritätsprüfung oder einer zyklischen Redundanzcodeprüfung für eine jeweilige Einheit vor einem Vergleichen von ihm mit demjenigen für eine andere Einheit. Die Leitungslinien, die benachbarte Einheiten verbinden, müssen entfernt werden, nachdem sie das Testen des ROMs durchgeführt haben. Die Leitungslinien weisen normalerweise Aluminium oder Kupfer auf, das schwächer als Silizium des Wafers ist, und daher deformieren sich die Leitungslinien, wenn die Chips mit einem Messer ausgeschnitten werden, das sich mit hoher Geschwindigkeit dreht, was in Verbindungen zwischen Leitungslinien resultiert. Wenn diese Verbindungen zwischen Leitungslinien nicht entfernt werden, werden die Verbindungen ein Kurzschluss, wenn Leistung angelegt wird.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist eine Aufgabe der vorligenden Erfindung, eine ROM-Testschaltung zu schaffen, die ROMs in kurzer Zeit testen kann, keinen Speicher zum Halten der erwarteten Werte erfordert, eine Datensicherheit in ROMs beibehält und ein Bilden von Kurzschlüssen verhindert, während benachbarte Chips nach einem Testen von ihnen voneinander getrennt werden.
Diese Aufgabe wird durch eine ROM-Testschaltung gelöst, die die Merkmale des Anspruchs 1 aufweist.
Gemäß der vorliegenden Erfindung ist eine ROM-Testschaltun zum Testen von ROMs geschaffen, die in jeweiligen Chips eingebettet sind, die auf einem Wafer angeordnet sind, wobei die ROM-Testschaltung Einheiten aufweist, die in den jeweiligen Chips eingebettet sind, wobei jede der Einheiten folgendes aufweist: eine Eingabeeinrichtung zum Empfangen eines Signals, das von dem ROM ausgegeben wird, der in einem benachbarten Chip eingebettet ist, oder von einem jeweiligen der ROMs, die in zwei oder mehreren jeweiligen benachbarten Chips eingebettet sind; eine Ausgabeeinrichtung zum Ausgeben eines Signals, das von dem ROM ausgegeben wird, der in dem Chip eingebettet ist, zu dem die Einheit gehört, zu einem benachbarten Chip oder zu den zwei oder mehreren benachbarten Chips; und eine Einrichtung zum Vergleichen des von dem ROM in dem Chip, zu dem die Einheit gehört, ausgegebenen Signals mit dem Signal oder den Signalen, das oder die über die Eingabeeinrichtung eingegeben wird oder werden, wobei Leitungslinien, die Signale transportieren, die in den benachbarten Chips gemeinsam verwendet werden, zwischen den benachbarten Chips miteinander verbunden sind; wobei jeder Chip weiterhin Umschaltvorrichtungen aufweist, von welchen jede mit einem Steueranschluss und einem Anschlussflecken-und-Leiter zum Anlegen eines Testmodensignals an den Steueranschluss jeder Umschaltvorrichtung von außen ausgestattet ist, wobei die Umschaltvorrichtungen in einem Mode hoher Impedanz sind, wenn das Testmodensignal nicht an den Steueranschluss angelegt ist; und die Leitungsleiter, die Signale transportieren, die in benachbarten Chips gemeinsam verwendet werden, zwischen den benachbarten Chips über die Umschaltvorrichtungen miteinander verbunden werden können.
Die Chips können Mikrocomputerchips sein.
Die in benachbarten Chips gemeinsam verwendeten Signale können irgendwelche einer Hochspannungsquelle, einer Niederspannungsquelle, eines Rücksetzsignals oder eines Taktsignals sein.
Der Anschlussflecken der Anschlussflecken-und-Leitungs-Einheit zum Eingeben eines Testmodensignals kann über einen Widerstand geerdet sein.
Jeder Chips kann weiterhin eine weitere Leitungseinrichtung zum Versorgen des ROMs mit dem Testmodensignal aufweisen.
Die ROM-Testschaltung gemäß der vorliegenden Erfindung ist nützlich beim Testen der selbst enthaltenden ROMs, die in den Mikrocomputerchips in dem Zustand eingebettet sind, dass sie auf einem Wafer ausgebildet sind. Sie weist eine Einrichtung zum Herstellen von elektrischen Verbindungen zu wenigstens einem benachbarten Mikrocomputerchip und eine Vergleichsschaltung zum Durchführen eines Vergleichs zwischen dem vom jeweiligen ROM ausgegebenen Signal und wenigstens einem von den ROMs in einem benachbarten Chip ausgegebenen Signal auf. Mit diesem Aufbau können die vorgenannten Nachteile, d. h. das Erhöhen der Speicherkapazität eines zugehörigen LSI-Testers, der zum Testen eines ROM verwendet wird, das Erhöhen einer zum Testen benötigten Zeit, das mögliche Austreten von Anwenderprogrammen aus ROMs und die Möglichkeit eines Bildens von Kurzschlüssen, während benachbarte Chips getrennt werden, gelöst werden.
Die Idee der vorliegenden Erfindung basiert auf den folgenden Tatsachen: Gitterdefekte und eine andere Art von Defekten in Chips treten allgemein zufällig beim Herstellungsprozess von LSIs auf; anders ausgedrückt gibt es eine geringe Wahrscheinlichkeit, dass Defekte in einem Chip bei denselben Positionen wie beim benachbarten Chip erscheinen. Daher kann angenommen werden, dass nicht alle benachbarten Chips beeinträchtigt sind, wenn sie auf dieselbe Weise arbeiten, während wenigstens einer von benachbarten Chips beeinträchtigt ist, wenn sie nicht auf dieselbe Weise arbeiten.
Somit kann eine Entscheidung diesbezüglich getroffen werden, ob ROMs in ausgewählten Chips auf einem Wafer weitergeleitet oder zurückgewiesen werden sollten, indem Vergleiche zwischen benachbarten Chips in Bezug auf diese ROMs durchgeführt werden. Die zum Testen benötigte Zeit kann daher wesentlich reduziert werden, vergleicht man sie mit dem Testen von ROMs, das an jedem einzelnen Chip bewirkt wird.
Es ist unnötig, vorgeschriebene oder erwartete Werte für ROMs vorzubereiten, was beim herkömmlichen ROM-Testen erforderlich war. Eine Speicherkapazität des zugehörigen LSI-Testers kann reduziert werden.
Ebenso erscheint vorteilhafterweise kein Signal, das die Inhalte von ROMs darstellt, am Ausgangsanschluss des Chips, und daher können die Inhalte von ROMs geheimgehalten werden. Der selbst enthaltende ROM eines jeweiligen Chips kann nicht getestet werden, nachdem sie voneinander getrennt sind, wodurch Anwenderprogramme geheimgehalten werden.
Weiterhin ist es vorteilhaft, dass ein Testlogikabschnitt auf einem Wafer ausgebildet werden muss, was zulässt, dass der gesamte Raum des Wafers zum Bilden von Chips verwendet wird. Die Anzahl von Chips pro Wafer wird daher nicht reduziert.
Andere Aufgaben und Vorteile der vorliegenden Erfindung werden aus der folgenden Beschreibung eines ersten und eines zweiten bevorzugten Ausführungsbeispiels der vorliegenden Erfindung verstanden, die in den beigefügten Zeichnungen gezeigt sind:

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Schaltungsdiagramm gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung, das drei benachbarte Chips zeigt, die horizontal Seite an Seite auf einem Wafer ausgebildet sind;
Fig. 2 ist ein Schaltungsdiagramm gemäß dem zweiten Ausführungsbeispiel der vorliegenden Erfindung, das fünf benachbarte Chips zeigt, die über Kreuz auf einem Wafer ausgebildet sind; und
Fig. 3 ist ein Schaltungsdiagramm, das benachbarte Chips zeigt, die horizontal Seite an Seite auf einem Wafer ausgebildet sind, welche benachbarten Chips gemäß dem herkömmlichen ROM-Testverfahren separat zu testen sind.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE

Gemäß Fig. 1 kann ein erforderliches ROM-Testen an allen drei benachbarten Chips durch Anlegen von Testmodensignalen an Anschlussflecken bzw. PADs 104, 204 und 304 jeweiliger Chips 100, 200 und 300 bewirkt werden, um automatisch elektrische Verbindungen zwischen den benachbarten Chips herzustellen, und gleichzeitig jeden ROM 102, 201 und 301 in einen Testmodenbetrieb kommen zu lassen, und dann durch Zufassen, dass die von den ROMs 102, 201 und 301 ausgegebenen Signale verglichen werden.
Das Signal, das das Ergebnis eines Vergleichs darstellt, erscheint am Anschlussflecken 103 im Chip 100. Wenn die Übereinstimmung beim Ergebnis des Vergleichs in Bezug auf eine ROM-Funktion gefunden wird, wird angenommen, dass die ROMs 101, 102, 103 der jeweiligen Chips 100, 200 und 300 normal arbeiten. Es gibt keine weitere Notwendigkeit zum separaten Testen der Chips 200 und 300 in Bezug auf die jeweiligen ROMs 201 und 301.
Gemäß Fig. 2 wird ein Testmodensignal an einen Anschlussflecken bzw. PAD 404 eines zentralen Chips 400 angelegt, und zusätzlich an Anschlussflecken bzw. PADs 504, 604, 704 und 804 von benachbarten Chips 400, 500, 604, 700 und 800, um automatisch elektrische Verbindungen zwischen ihnen herzustellen, und die von ROMs 401, 501, 601, 701 und 801 von jeweiligen Chips 400, 500, 604, 700 und 800 ausgegebenen Signale werden miteinander verglichen. Das Signal, das das Ergebnis eines Vergleichs in Bezug auf eine ROM-Funktion darstellt, erscheint am Anschlussflecken bzw. PAD 403 beim zentralen Chip 400. Wenn die Übereinstimmung beim resultierenden Vergleich in Bezug auf die ROM-Funktion gefunden wird, wird angenommen, dass die ROMs 401, 501, 601, 701 und 801 der jeweiligen Chips 400, 500, 600, 700 und 800 normal arbeiten, und daher gibt es keine weitere Notwendigkeit zum separten Testen der Chips 500, 500, 700 und 800 in Bezug auf die ROMs 501, 601, 701 und 801.
Das erste und das zweite Ausführungsbeispiel werden detaillierter erklärt, wie es folgt:

[Erstes Ausführungsbeispiel]

Fig. 1 ist ein Schaltungsdiagramm des ersten Ausführungsbeispiels. In der Zeichnung sind Mikrocomputerchips 100, 200 und 300 horizontal Seite an Seite auf einem Wafer angeordnet. Diese drei Chips werden unter einer Menge von gleichen Chips ausgewählt, die auf dem Wafer ausgebildet sind.
Bezüglich Schaltungsverbindungen im Chip 100 ist ein Anschlussflecken bzw. ein PAD 104 mit einer Testmodensignal-Leitung 107 verbunden, die gerichtet ist zu: einer Erdung GND 106 über einen Widerstand 105; Übertragungsgattern 109 bis 120; und einem ROM 101. Ein vom ROM 101 ausgegebenes Ausgangssignal 108 wird zu einer Vergleichsschaltung 102 geführt. Gleichzeitig wird ein Ausgangssignal 308, das von einem ROM 301 des benachbarten Chips 300 ausgegeben wird, über Übertragungsgatter bzw. Transfergatter 315 und 109 zu der Vergleichsschaltung 102 geführt und wird ein Ausgangssignal 208, das vom ROM 201 des benachbarten Chips 200 ausgegeben wird, über Übertragungsgatter 210 und 116 zur Vergleichsschaltung 102 geführt. Der Ausgangsanschluss der Vergleichsschaltung 102 ist mit einem Anschlussflecken bzw. PAD 103 im Chip 100 verbunden. Leitungslinien 124 und 128 kommen von der Hochspannungsquelle VDD und sind im Chip 100 miteinander verbunden.
Leitungslinien 123 und 127 kommen von der Niederspannungsquelle und sind im Chip 100 miteinander verbunden. Ein Rücksetzsignal, das auf den Leitungslinien 122 und 126 erscheint, wird zum Rücksetzen des Chips 100 verwendet, und ein Taktsignal, das auf Leitungslinien 121 und 125 erscheint, wird zur Inbetriebnahme des Chips 100 verwendet.
Die Chips 200 und 300 haben dieselbe Struktur wie der Chip 100, und daher ist keine Erklärung von ihnen erforderlich.
Die Chips 100, 200 und 300 haben zusätzliche Anschlussflecken bzw. PADs, die darauf ausgebildet sind, um zuzulassen, dass VDD-, GND-, Rücksetz- und Taktsignale von außen eingegeben werden, obwohl diese Anschlussflecken nicht gezeigt sind.
Unter der Annahme, dass der Chip 100 getestet wird, ist der Chip 100 über die relevanten Anschlussflecken mit VDD und GND verbunden, und dann wird ein Rücksetzsignal an den Chip 100 über den relevanten Anschlussflecken angelegt. Ein Testmodensignal wird über den Anschlussflecken 104 an den Chip 100 angelegt, um den ROM 101 in einen Testmode zu versetzen. Dann erscheint in Reaktion auf das Eingeben eines Taktsignals ein Ausgangssignal 108, das die Inhalte des ROMs 101 darstellt, an seinem Ausgangsanschluss. Ein Anlegen des Testmodensignals an den Chip 100 veranlasst, dass sich die Übertragungsgatter 109 bis 120 öffnen, um dadurch erforderliche elektrische Verbindungen vom zentralen Chip 100 zu den benachbarten Chips 200 und 300 aufzubauen, und gleichermaßen veranlasst ein Anlegen des Testmodensignals an die Chips 200 und 300 über Anschlussflecken 204 und 304, dass sich die Übertragungsgatter 209 bis 220 bzw. 309 bis 320 öffnen, um dadurch zuzulassen, dass der zentrale Chip 100 benachbarte Chips 200 und 300 mit VDD-, GND-, Rücksetz- und Taktsignalen versorgt, und um zuzulassen, dass die von den ROMs 201 und 301 von benachbarten Chips 200 und 300 ausgegebenen Ausgangssignale umgekehrt zur Vergleichsschaltung 102 geführt werden.
Somit können die von den ROMs 101, 201 und 301 von jeweiligen Chips 100, 200 und 300 ausgegebenen Ausgangssignale miteinander verglichen werden, indem einfach Sonden an Anschlussflecken des Chips 100, eine Sonde an den Anschlussflecken 204 des Chips 200 und eine Sonde an den Anschlussflecken 304 des Chips 300 angelegt werden, was das gleichzeitige Prüfen der ROMs der drei Chips in Bezug auf ihre Funktion bewirkt.
Nach einem Trennen der Chips 100, 200 und 300 voneinander können die Inhalte der ROMs 101, 201 und 301 nicht ausgelesen werden, so dass verhindert wird, dass Anwenderprogramme offensichtlich werden. Wie es oben angegeben ist, bleiben alle Übertragungsgatter 109 bis 128 im Aus-Zustand, bis ein Testmodensignal an den Anschlussflecken 104 angelegt wird. Beim Schneiden der intervenierenden Verbindungen zwischen den Übertragungsgattern von zwei benachbarten Chips 100 und 200 oder 100 und 300 zum Trennen von ihnen voneinander kann es passieren, dass irgendwelche zwei oder meheren intervenierenden Verbindungen über ein Schneidmesser verbunden werden. Selbst in diesem Fall gibt es keine Befürchtung, dass veranlasst wird, dass irgendwelche Leitungen auf unterschiedlichen Potentialen in einem jeweiligen Chip durch das Schneidmesser kurchgeschlossen werden, weil alle Übertragungsgatter im Aus- Zustand bleiben, wodurch ein Erscheinen von Kurzschlüssen im Chip verhindert wird, und auch eine unerwünschte Potentialinvasion bzw. ein Eindringen eines Potentials in den Chip.
Gleichermaßen können vier oder mehrere Chips auf einfache Weise in Bezug auf ihre ROM-Funktion gleichzeitig getestet werden, wie es beispielsweise folgt: In Fig. 1 soll angenommen sein, dass beispielsweise ein zusätzlicher Chip (nicht gezeigt) an der linken Seite des Chips 300 angeschlossen ist, und dann werden die relevanten Sonden angelegt an: einige ausgewählte Anschlussflecken zum Anlegen des VDD-, des GND-, des Testmodensignal, des Rücksetzsignals und des Taktsignals an den Chip 100; den Anschlussflecken 103 zum Wiedergewinnen des Ergebnisses eines Vergleichs zwischen den Chips 100, 200 und 300; den Anschlussflecken 204 zum Anlegen des Testmodensignals an den Chip 200; den Anschlussflecken 304 zum Anlegen des Testmodensignals an den Chip 300; und den relevanten Anschlussflecken zum Anlegen des Testmodensignals im zusätzlichen Chip. In diesem Fall kann das Ergebnis eines Vergleichs zwischen den Chips 100, 300 und dem zusätzlichen Chip bei der Sonde 303 zusätzlich zu dem Ergebnis eines Vergleichs zwischen den Chips 100, 200 und 300 bei der Sonde 103 erhalten werden. Durch Kombinieren dieser Ergebnisse kann das Ergebnis eines Vergleichs zwischen den vier Chips erhalten werden.

[Zweites Ausführungsbeispiel]

Fig. 2 ist ein Schaltungsdiagramm des zweiten Ausführungsbeispiels. In der Zeichnung sind Mikrocomputerchips 400, 500, 600, 700 und 800 über Kreuz auf einem Wafer angeordnet. Diese fünf Chips werden unter einer Menge von gleichen Chips ausgewählt, die auf dem Wafer ausgebildet sind. Die kreuzförmige Chipanordnung kann gebildet werden durch: Modifizieren eines zentralen Chips 100 der Fig. 1, um zuzulassen, dass zusätzliche Chips 700 und 800 mit der oberen und der unteren Seite des zentralen Chips verbunden werden, genau wie die Chips 200 und 300, die mit der rechten und der linken Seite des zentralen Chips 100 in Fig. 1 verbunden sind.
Die kreuzförmige Chipanordnung der Fig. 2 ist diesbezüglich unterschiedlich von der Fig. 1, dass eine Vergleichsschaltung 402 fünf Eingangstore darin ausgebildet hat. Alle ROMs 401, 501, 601, 701 und 801 können gleichzeitig getestet werden, indem einfach die relevanten Sonden an einige ausgewählte Anschlussflecken zum Anlegen des VDD-, GND- und des Rücksetzsignals an die Leitungslinien 422, 426, 436 und 445 und des Taktsignals an die Leitungslinien 421, 425, 449 und 451, an den Anschlussflecken 404 zum Anlegen des Testmodensignals auf der Testmodensignallinie 407 und an den Anschlussflecken 403 zum Wiedergewinnen des Ergebnisses eines Vergleichs angelegt werden; an den Anschlussflecken 504 zum Anlegen des Testmodensignals auf der Testmodensignal-Leitung 507 im Chip 500; an den Anschlussflecken 604 zum Anlegen des Testmodensignals auf der Testmodensignal-Leitung 607 im Chip 600; an den Anschlussflecken 704 zum Anlegen des Testmodensignals auf der Testmodensignal-Leitung 707 im Chip 700; und an den Anschlussflecken 804 zum Anlegen des Testmodensignals auf der Testmodensignal-Leitung 807 im Chip 800.
Wie es aus der obigen Erklärung verstanden werden kann, kann eine Entscheidung diesbezüglich, ob irgendeiner der ROMs von ausgewählten Chips, die in einem einzigen Wafer ausgebildet sind, gut arbeiten kann oder nicht, auf einfache Weise dadurch getroffen werden, dass ein Vergleich zwischen benachbarten Chips in Bezug auf die Inhalte ihrer ROMs durchgeführt wird. Somit können die Chips im Vergleich mit dem separaten Testen von einzelnen Chips schnell getestet werden. Keine erwarteten Werte für ROMs, die zu testen sind, müssen vorbereitet werden, und daher kann die Speicherkapazität eines zugehörigen LSI-Testers reduziert werden.
Darüber hinaus erscheint kein Signal, das die Inhalte des ROMs darstellt, am Anschluss der Vergleichsschaltung, wodurch die Inhalte der ROMs geheimgehalten werden. Es ist nicht nötig, dass ein Testlogikabschnitt in einem Wafer ausgebildet wird, was verhindert, dass die Anzahl von Chips pro Wafer reduziert wird.

Claims

1. ROM-Testschaltung zum Testen von ROMs (101; 201; 301; 401; 501; 601; 701; 801), die in jeweiligen Chips (100; 200; 300; 400; 500; 600; 700; 800) eingebettet sind, die auf einem Wafer angeordnet sind, wobei die ROM- Testschaltung Einheiten aufweist, die in den jeweiligen Chips eingebettet sind, wobei jede der Einheiten folgendes aufweist:

eine Eingabeeinrichtung zum Empfangen eines Signals (108; 208; 308; 408; 508; 608; 708; 808), das von dem ROM ausgegeben wird, der in einem benachbarten Chip eingebettet ist, oder einem jeweiligen der ROMs, die in zwei oder mehreren jeweiligen benachbarten Chips eingebettet sind; eine Ausgabeeinrichtung zum Ausgeben eines Signals (108; 208; 308; 408, 508; 608; 708; 808), das von dem ROM ausgegeben wird, der in dem Chip eingebettet ist, zu dem die Einheit gehört, zu dem einen benachbarten Chip oder zu den zwei oder mehreren benachbarten Chips,

wobei Leiterbahnen (121-128; 221-228; 321-328; 421-428, 434-436, 438- 440, 449, 451; 521-528, 534-536, 538-540, 549, 551; 621-628, 634-636, 638-640, 649, 651; 721-728, 734-736, 738-740, 749, 751; 821-828, 834- 836, 838-840, 849, 851), die Signale transportieren, die in den benachbarten Chips gemeinsam verwendet werden, zwischen den benachbarten Chips miteinander verbunden sind,

dadurch gekennzeichnet, dass

jede der Einheiten weiterhin eine Einrichtung (102; 202; 302; 402; 502; 602; 702; 802) zum Vergleichen des Signals (108; 208; 308; 408; 508; 608; 708; 808), das von dem ROM in dem Chip ausgegeben wird, zu dem die Einheit gehört, mit dem Signal oder den Signalen, das oder die über die Eingabeeinrichtung eingegeben ist oder sind;

jeder Chip (100; 200; 300; 400; 500; 600; 700; 800) weiterhin Umschaltvorrichtungen (109-120; 209-220; 309-320; 409-420, 429-433, 438- 442, 450, 452; 509-520, 529-533, 538-542, 550, 552; 609-620, 629-633, 638-642, 650, 652; 709-720, 729-733, 738-742, 750, 752; 809-820, 829- 833, 838-842, 850, 852) aufweist, von welchen jede mit einem Steueranschluss und einer Anschlussflecken-und-Leitungs-Einheit (104; 204; 304; 404; 504; 604; 704; 804) zum Anlegen eines Testmodensignals an den Steueranschluss jeder Umschaltvorrichtung von außen ausgestattet ist, wobei die Umschaltvorrichtungen in einem Mode hoher Impedanz sind, wenn das Testmodensignal nicht an den Steueranschluss angelegt ist; und die Leiterbahnen (121-128; 221-228; 321-328; 421-428, 434-436, 438-440, 449, 451; 521-528, 534-536, 538-540, 549, 551; 621-628, 634-636, 638- 640, 649, 651; 721-728, 734-736, 738-740, 749, 751; 821-828, 834-836, 838-840, 849, 851), die Signale transportieren, die in benachbarten Chips gemeinsam verwendet werden, zwischen den benachbarten Chips über die Umschaltvorrichtungen miteinander verbunden werden können.

2. ROM-Testschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Chips (100; 200; 300; 400; 500; 600; 700; 800) Mikrocomputerchips sind.

3. ROM-Testschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Signale, die in benachbarten Chips gemeinsam verwendet werden, irgendwelche einer Hochspannungsquelle, einer Niederspannungsquelle, eines Rücksetzsignals oder eines Taktsignals sind.

4. ROM-Testschaltung nach Anspruch 1, dadurch gekennzeichnet, dass der Anschlussflecken der Anschlussflecken-und-Leitungs-Einheit (104; 204; 304; 404; 504; 604; 704; 804) zum Eingeben eines Testmodensignals über einen Widerstand (105; 204; 305; 405; 505; 605; 705; 805) geerdet (106; 206; 306; 406; 506; 606; 706; 806) ist.

5. ROM-Testschaltung nach Anspruch 1, dadurch gekennzeichnet, dass jeder Chip weiterhin eine weitere Leitungseinrichtung zum Versorgen des ROM mit dem Testmodensignal aufweist.