DE69619751T2

DE69619751T2 - Halbleiterspeicheranordnung mit seriellem Zugrifftor

Info

Publication number: DE69619751T2
Application number: DE69619751T
Authority: DE
Inventors: Shotaro Kobayashi
Original assignee: NEC Corp
Current assignee: Micron Memory Japan Ltd
Priority date: 1995-09-18
Filing date: 1996-08-02
Publication date: 2002-10-02
Anticipated expiration: 2016-08-03
Also published as: EP0763827A2; JP2783214B2; JPH0982087A; KR970017652A; EP0763827A3; DE69619751D1; EP0763827B1; KR100242482B1; US5757701A

Description

HINTERGRUND DER ERFINDUNG

Die vorliegende Erfindung betrifft eine Halbleiterspeichereinheit, genauer eine dynamische Direktzugriffsspeichereinheit (DRAM), die eine serielle Zugriffsschnittstelle besitzt, durch welche Daten, die aus einer Vielzahl von Bits bestehen, entweder aus ausgewählten seriellen Speicherzellen ausgelesen oder in diese hineingeschrieben werden.
Eines der Anwendungsgebiete einer DRAM ist die sogenannte Video DRAM, die für Videodatenverarbeitung benutzt wird. Diese DRAM besitzt, zusätzlich zu einem Direktzugriffsspeicher, durch den Daten in ausgewählte Speicherzellen zufällig ausgelesen oder hineingeschrieben werden eine serielle Zugriffsschnittstelle, durch welche die Daten auf ausgewählten seriellen Speicherzellen bearbeitet werden. Um die Effizienz der Verarbeitung zu steigern, wurde ferner eine solche DRAM vorgeschlagen und in praktischen Gebrauch genommen, die eine serielle Schnittstelle hat, welche die Daten behandelt, die aus einer Vielzahl von Bits gleichzeitig bestehen.
In dieser oben beschriebenen DRAM ist auch erforderlich, die Datenübertragung in hoher Geschwindigkeit zu leisten und den Stromverbrauch zu senken.
Zum Zwecke der Reduzierung des Stromverbrauchs wird eine Technik verwendet, die alle Datenregister zur zeitweisen Speicherung serieller Daten deaktiviert oder ausgeschaltet, bevor Daten von Leseverstärkern empfangen werden, die für das Lesen und Verstärken von Daten vorgesehen sind, die von Speicherzellen ausgelesen werden. Diese Technik wird nachfolgend in weiteren Einzelheiten beschrieben und es wird auf Fig. 1 Bezug genommen, die eine DRAM nach dem bekannten Stand der Technik zeigt.
In Fig. 1, enthält die DRAM ein Speicherzellen Datenfeld, das eine Vielzahl von Speicherzellen MC, eine Vielzahl von Wortleitungen (es sind nur zwei Wortleitungen W1 und W2 in der Zeichnung dargestellt), und eine Vielzahl von Bitleitungspaaren (BL1, BL1) bis (BLN, BLN) die in herkömmlicher Art angeordnet sind, besitzt. Für jedes Bitleitungspaar sind Leseverstärker SA1 bis SAN bereitgestellt, die eine Potentialdifferenz zwischen dem entsprechenden Bitleitungspaar verstärken. Jeder Leseverstärker SA1 bis SAN wird durch lesebefähigende Signale SAP und SAN aktiviert.
Die Bitleitungspaare (BL1, BL1) bis (BLN, BLN) sind jeweils durch gesteuerte (Gate) Übertragungs-Transistoren mit den Datenleitungspaaren (D1, D1) bis (DN, DN) gekoppelt. Die Leitfähigkeit jedes Transistors wird mittels eines aktiven Pegels eines Steuerungssignals zur Datenübertragung TG zurückgegeben. Eine Vielzahl von Datenregistern DR1 bis DRN ist für die Datenleitungspaare (D1, D1) bis (DN, DN) entsprechend bereitgestellt. Obwohl jedes Datenregister DR1 bis DRN durch ein entsprechendes Paar von P-Kanal und M-Kanal MOS Transistoren 41 und 42 aktiviert oder geladen wird, das je durch ein Leistungsregelsignal PCC und ein Gegensignal (rotorgespeistes Signal) von dem Invertor 4 gesteuert ist, sind zwei einander benachbarte Datenregister mit einm Transistorpaar 41 und 42 versehen. Zum Beispiel sind die Transistoren 41-1 und 42-1 für die Datenregister DR1 und DR2 vorgesehen, die Transistoren 41-2 und 42-2 für die Datenregister DR3 und DR4, sowie die Transistoren 41-M und 42-M für die Datenregister DRN-1 und DRN. Der Grund hierfür ist, dass dieses DRAM eine serielle Datenbearbeitung in Zwei-Bit-Einheiten leistet, in der Art, dass zwei Datenbus (Leitungs-)Paare (DB1 und DB1) sowie (DB2 und DB2)zur Übertragung serieller Daten, die aus zwei Bits bestehen, vorgesehen sind. Jedes Datenbus-Leitungs-Paar enthält eine reale Leitung DB und eine komplementäre Leitung DB.
Demgemäß sind zwei einander benachbarte Paare der Bit-Leiter durch entsprechende Auswahltransistoren 3 mit den zwei Datenbus- Paaren gekoppelt, wie in Fig. 1 gezeigt.
Darüberhinaus werden Auswahlsteuerungssignale ST1 bis STN an die Auswahltransistoren 3 geliefert, wie in Fig. 1 gezeigt, um eine serielle lese/schreib Datenbearbeitung in Zwei-Bit-Einheiten auszuführen.
Nächstfolgend wird eine Operation, insbesondere eine serielle Datenbearbeitung dieser DRAM beschrieben auch unter Bezugnahme auf eine Zeittafel, die in Fig. 2 gezeigt ist.
Im Nullstellungs- oder Anfangszustand ist jede Bit-Leitung BL1 bis BLN vorgeladen auf eine Zwischenspannung zwischen einer Energieversorgungsspannung Vcc und einem Grundspannungsniveau. Wird eine der Wortleitungen W, z.B. die Wortleitung W1 durch einen Satz von Adressen-Signalen (nicht gezeigt) ausgewählt, um die Speicherzelle MC zu bestimmen, die damit verbunden ist, ereignet sich eine Potentialdifferenz zwischen jedem Bit-Leitungs-Paar BL, als Reaktion auf die gespeicherten Daten in der ausgewählten Speicherzelle MC. Zum Beispiel wenn die am weitesten links befindliche Speicherzelle MC, geschaltet mit der Wortleitung W1 das Datum "0" speichert, sinkt das Spannungsniveau auf der Bitleitung BL1 vom vorgeladenen Niveau ab, wie in Fig. 2 gezeigt.
Die lesebefähigenden Signale SAP und SAN werden dann auf die jeweiligen aktiven Niveaux gewechselt, wie in Fig. 2 gezeigt. Jeder der Leseverstärker SA1 bis SAN wird dadurch aktiviert, um die Potentialdifferenz zwischen den entsprechenden Bitleitungspaaren zu verstärken. Somit wechselt die Bitleitung BL1 zum Grund(spannungs)niveau und die Bitleitung BL1 wechselt zum Vcc Niveau, wie in Fig. 2 gezeigt ist.
Nächstfolgend wird das Leistungsregelsignal PCC auf ein inaktives hohes Niveau gebracht, um jeden der Transistoren 41 und 42 zur Nichtleitfähigkeit zurückzubringen. Jedes der Datenregister DR1 bis DRN ist somit deaktiviert, um dessen Ein-/Ausgabe Ende, d.h. jede der Datenleitungen D, in einen hohen Impedanzzustand zu bringen. Während dieses Zustands wechselt das Datenübertragungssteuersignal TG auf das hohe Niveau, wie in Fig. 2 gezeigt. Jeder der Transistoren 2-1 bis 2-N sind dabei eingeschaltet (ON) um die Ausgabedaten von jedem Leseverstärker SA1 bis SN auf ein entsprechendes Datenleitungspaar D zu übertragen.
Die Leistung wechselt sodann zum aktiven Niedrigniveau um jedes der Datenregister DR1 bis DRN zu aktivieren. In der Folgespeichern die Datenregister DR1 bis DRN die Daten, die aus den, mit der ausgewählten Wortleitung W1 verbundenen, Speicherzellen MC ausgelesen wurden.
Hier, würde die Stromspannung weiterhin an die Datenregister DR1 bis DRN geliefert, während die Transistoren 2-1 bis 2-N leiten, so würde jeder der Leseverstärker benötigt, nicht nur die Datenleitung zu wechseln, sondern auch den Inhalt jedes einzelnen Datenregisters DR1 bis DRN. Aus diesem Grund würde ein großer Strom fließen, der viel Energie verbrauchen würde.
Im DRAM, wie es in Fig. 1 gezeigt ist, ist deswegen die Energieversorgung zu den Datenregistern DR während der Datenübertragung von den Bitleitungen BL zu den Datenleitungen DL mittels der Transistoren 41 und 42 gestoppt. Folglich wird jeder Leseverstärker SA1 bis SAN benötigt, um nur die entsprechenden Datenleitungspaare DL unter Spannung zu setzen oder zu entladen, dadurch wird ermöglicht, den Stromverbrauch zu reduzieren, sowie ebenfalls die Zeit zu verkürzen, die zur Inversion der Datenniveaux erforderlich ist.
Die Auswahlsteuerungssignale ST1 bis STN werden danach in fortlaufender Ordnung auf ein aktives hohes Niveau gebracht. Durch das aktive hohe Niveau des Auswahlsignals ST1 werden die Transistoren 3-1 bis 3-4 EINgeschaltet, um den Datenregistern DR1 und DR2 die Übertragung der dort gespeicherten Daten je auf die Datenbusse (DB1, DB1) und (DB2, DB2) zu ermöglichen. Somit werden die Daten der Register DR1 bis DRN in Sequenzen von je Zwei-Bit ausgegeben.
Im oben beschriebenen DRAM ist jedoch jedes Paar Leistungsregeltransistoren 41 und 42 bereitgestellt für jedes Datenregisterpaar DR1 und DR2, DR3 und DR4 bis DRN-1 und DRN, die simultan durch das entsprechende Auswahlsteuerungssignal ST ausgewählt werden. Aus diesem Grund ist die Treiberleistungsfähigkeit der Daten-Bus-Leitungen DB an den ausgewählten Datenregistern DR eingeschränkt, um die Geschwindigkeit der Datenübertragung zu verringern.
Noch besonders, da jede der Daten-Bus-Leitungen D eine relativ grosse Streukapazität hat, ist viel Strom nötig, um sie mit hoher Geschwindigkeit zu treiben. Das bedeutet, daß jedes der Datenregister vorzugsweise eine Hochstrom-Treiberleistungsfähigkeit besitzt. Jedoch die Ströme, die zum Beispiel die Datenregister DR1 und DR2 durchfließen werden vom gemeinsamen Transistor 41-1 (oder 42-1) gespeist. Mit anderen Worten, der Strom, der durch den Transistor 41-1 fließt, verzweigt sich zu den Registern DR1 und DR2. Andererseits ist es erforderlich, daß jeder der Leistungsregeltransistoren 41 und 42 in einer kleinen Größe entworfen wird, so daß er nur einen niedrigen Strom speisen kann. Im Ergebnis ist die Treiberleistungsfähigkeit jedes Datenregisters eingeschränkt und senkt dabei die Geschwindigkeit der Datenübertragung, wie aus der Wellenform des Signals des Datenbus DB, gezeigt in Fig. 2, augenscheinlich wird.
Es kann erwogen werden einen individuellen Leistungsregeltransistor für jedes Datenregister DR bereitzustellen. In diesem Fall wäre jedoch eine große Zahl Leistungsregeltransistoren erforderlich, mit dem Ergebnis der Vergrößerung der Chip-Fläche.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist ein Ziel der vorliegenden Erfindung, eine Halbleiterspeichereinheit beritzustellen, die eine verbesserte serielle Zugriffsschnittstelle besitzt.
Ein weiteres Ziel der vorliegenden Erfindung ist es, eine Halbleiterspeichereinheit bereitzustellen, die mit hoher Geschwindigkeit unter niedrigem Energieverbrauch arbeitet bei eier kleinen Chip-Größe.
Eine Halbleiterspeichereinheit laut der vorliegenden Erfindung, wie in Forderung 1 definiert, ist gekennzeichnet durch die Bereitstellung von Leistungsregeltransistoren, derartig, daß sich der Stromfluß durch jeden Leistungsregeltransistor verzweigt zu Einem aus einer Serie von Datenregistern, die gleichzeitig durch ein Auswahlsignal ausgewählt wurde, und zu einem Datenregister aus einer zweiten Serie, die gleichzeitg durch ein zweites Auswahlsignal ausgewählt wurde.
Durch die obige Besonderheit wird jedes der Datenregister, die gleichzeitig ausgewählt werden, mit Strom aus einem anderen Leistungsregeltransistor gespeist, so daß die Treiberleistungsfähigkeit jedes einzelnen Datenregisters folglich gesteigert wird. Die Treibergeschwindigkeit jeder Daten-Bus-Leitung wird dadurch erhöht. Darüberhinaus bleibt die Anzahl der benötigten Leistungsregeltransistoren gleich, woraus sich ergibt, daß die Chip-Größe nicht erhöht wird.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Die obigen und andere Ziele, Besonderheiten und Vorteile der vorliegenden Erfindung werden aus der folgenden Beschreibung in Verbindung mit den begleitenden Zeichnungen deutlicher offenbar, es zeigen:
Fig. 1 ein Verdrahtungsplan, der eine Speichereinheit nach dem bekannten Stand der Technik erläutert.
Fig. 2 eine Zeittafel, die eine Operation des Speichers aus Fig. 1 erläutert.
Fig. 3 einen Verdrahtungsplan, der eine Speichereinheit gemäß einer Ausführung der vorliegenden Erfindung erläutert.
Fig. 4 eine Zeittafel, die eine Operation des Speichers aus Fig. 3 erläutert; und
Fig. 5 einen Verdrahtungsplan, der eine Speichereinheit gemäß einer anderen Ausführung der vorliegenden Erfindung erläutert.

AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Fig. 3, zeigt eine Halbleiterspeichereinheit als DRAM, die eine serielle Zugriffsschnittstelle gemäß einer Ausführung der vorliegenden Erfindung hat, in ihr sind die gleichen wesentlichen Bestandteile mit denselben Referenznummern bezeichnet, wie in Fig. 1, um die weitere Beschreibung derer auszulassen. Wie aus dem Vergleich von Fig. 1 und Fig. 3 offenbar ist, ist das DRAM in Fig. 3 mit einer Vielzahl von Leistungsregeltransistoren 41 (42) ausgestattet, so daß ein Kraftstrom, der durch jeden der Transistoren 41 (42) fließt, sich auf eine Vielzahl von Datenregister DR verzweigt, die zu unterschiedlichen Serien oder Gruppen voneinander gehören. Besonders speisen die Leistungsregeltransistoren 41-1 und 42-1 einen Kraftstrom zu den Datenregistern DR1 und DR3, sowie die Transistoren 41-2 und 42-2 speisen einen Kraftstrom zu den Datenregistern DR2 und DR4. In gleicher Weise wird das Datenregister DRN mit einem Kraftstrom von den Transistoren 41-N und 42-N gespeist, wohingegen das Datenregister DRN-1 mit einem Kraftstrom von einem anderen Leistungsregeltransistor (nicht gezeigt) gespeist wird. Anders ausgedrückt werden die Datenregister DR1 und DR2, die gleichzeitig durch das Auswahlsignal ST1 ausgewählt werden, aktiviert oder geladen durch die entsprechenden Transistoren 41-1 (42-1) und 41-2 (42-2).
Nachdem die Datenregister DR1 und DR2 durch das Auswahlsignal ST1 ausgewählt sind um die Datenbus-Leitungen (DB1 und DB1) und (DB2 und DB2) zu treiben, ist, mit der obigen Konstruktion, der für die Datenregister erforderliche Strom zum Treiben der Datenbus-Leitungen DB1 und DB1 durch die Transistoren 41-1 und 42-1 eingespeist, sowie der zum Treiben der Datenbus-Leitungen DB2 und DB2 für die Datenregister erforderliche Strom durch die Transistoren 41-2 und 42-2 eingespeist. Diese Ströme sind Augenscheinlich größer als die Ströme, die in dem Speicher, wie er in Fig. 1 gezeigt ist, erreicht werden. Die Datenbus-Leitungen werden dadurch mit hoher Geschwindigkeit getrieben, wie in Fig. 4 als Pegel-Wellenform der Datenbus-Leitungen DB1 und DB1 gezeigt.
Darüberhinaus ist die Anzahl der Leistungsregeltransistoren 41 und 42 im Speicher der Fig. 3 gleich mit der des Speichers in Fig. 1. Demzufolge gibt es kein Wachstum der hip-Größe.
Im Vergleich der elektrischen Merkmale zwischen den Speichereinheiten der Fig. 1 und 3, wurde als Ergebnis erreicht, daß die Speicherienheit der Fig. 3 in der Datenübertragungsgeschwindigkeit um annähernd 20% verbessert ist und die Verbesserung des Verstärkungs-Gewinn von jedem Datenregister DR bei annähernd 30% liegt.
Sich an die Arbeit mit Fig. 5 machend, dort ist eine andere Ausführung gemäß der vorliegenden Erfindung gezeigt, in der die selben wesentlichen Bestandteile, als die in Fig. 3 gezeigten, mit den gleichen Referenznummern bezeichnet sind, um deren weitere Beschreibung auszulassen. In dieser Ausführung, werden Vier-Bit-Datenzur selben Zeit in einem seriellen Zugriffsmodus übertragen. Demzufolge sind hier vier Datenbus-Leitungspaare (DB1 und DB1) bis (DB4 und DB4), bereitgestellt und vier Datenregister werden zur selben Zeit von dem entsprechenden Auswahlsignal ST ausgewählt. Zum Beispiel wenn das Auswahlsignal ST1 zum aktiven Niveau gewechselt wird, werden die Datenregister DR1 bis DR4 ausgewählt und je durch die Übertragungsgate-Transistoren 3-1 bis 3-4 mit den vier Datenbus-Leitungspaaren verbunden.
Darüberhinaus, gemäß der vorliegenden Erfindung, sind die Leistungsregeltransistoren nicht gemeinsam an die Datenregister DR1 bis DR4 angeschlossen, sondern an eines (DR1) der Datenregister DR1 bis DR4, eines der Datenregister DR5 bis DR8 und zwei weitere Register, von denen jedes zu einer anderen Gruppe gehört. Folglich bietet dieser Speicher dieselben Leistungen wie der Speicher der Fig. 3.
Es ist offenbar, daß die vorliegende Erfindung nicht auf die obigen Ausführungen beschränkt ist, sondern geändert und modifiziert werden kann, ohne vom Umfang der vorliegenden Erfindung abzuweichen. Zum Beispiel könnte jedes der Datenregister und Leseverstärker durch eine andere Schaltkreisanordnung ersetzt werden.

Claims

1. Eine Halbleiterspeichereinheit, die eine Vielzahl von Datenregistern enthält (e.g. Dr1-DR4), deren Datenregister in eine Vielzahl von Gruppen (DR1 und DR3; DR2 und DR4) eingeteilt sind, von denen jede mindestens zwei der Datenregister besitzt, und eine Vielzahl von Leistungsregeltransistoren (41-1; 41-2), die so beschaffen sind, daß jeder der Leistungsregeltransistoren, wenn er leitfähig gemacht ist, einen Kraftstrom in eines (e.g. 41-1 in DR1) der Datenregister aus einer unterschiedlichen der Gruppen einspeist, dadurch gekennzeichnet, daß alle Datenregister aus einer der Gruppen gleichzeitig durch ein damit verbundenes Auswahlsignal ausgewählt werden, um die dort gespeicherten Daten auszugeben.

2. Die Einheit wie in Anspruch 1 beansprucht, schließt ferner mindestens zwei Daten-Bus-Leitungen und eine Vielzahl von Auswahltransistoren ein, mindestens zwei der Datenregister aus jeder der Gruppen, sind gekoppelt mit mindestens zwei der Daten- Bus-Leitungen, durch die damit verbundenen Auswahltransistoren.

3. Eine Halbleiterspeichereinheit nach Anspruch 1, die ein Speicherzellen-Datenfeld einschließt, das eine Vielzahl von Wortleitungen, eine Vielzahl von Bitleitungen und eine Vielzahl von Speicherzellen, jede gekoppelt mit einer der Wortleitungen und einer der Bitleitungen, die Datenregister, von denen jedes mindestens einen Ein-/Ausgabe Knotenpunkt und mindestens einen Kraftstrom Knotenpunkt besitzt, Mittel um, falls aktiviert, jede der Bitleitungen an den Ein-/Ausgabe Knotenpunkt von einem der zugeordneten Datenregister zu koppeln, mindestens zwei Daten- Bus-Leitungen, Mittel, die auf eine Serie von Auswahlsignalen reagieren, um eine der Gruppen auszuwählen und die Datenregister je mit der Einen der Gruppen zu der Daten-Bus-Leitung zu koppeln, einer Kraftstromversorgungsleitung, gekennzeichnet durch eine Vielzahl von ersten Transistoren, jeder Gate-gespeist mit einem Leistungsregelsignal und einen Source-Drain Pfad, gekoppelt an dessen einem Ende mit der Kraftstromversorgungsleitung und, an dessen anderem Ende, gekoppelt mit dem Kraftstrom Knotenpunkt von einem der Datenregister einer der zugeordneten Gruppen und weiter zum Kraftstrom-Ende von einem der Datenregister aus einer anderen der Gruppen, enthält.

4. Eine Halbleiterspeichereinheit nach Anspruch 1, die ein Speicherzellen-Datenfeld umfaßt, das eine Vielzahl von Wortleitungen, Erst- bis Viert-Bitleitungen und eine Vielzahl von Speicherzellen, jede mit einer der Wortleitungen und einer der Erst- bis Viert-Bitleitungen, Erst- bis Viert-Datenleitungen, Erst- bis Viert-Übertragungs-Gate-Transistoren von denen jeder zwischen eine zugeordnete der Erst- bis Viert-Bitleitungen und eine zugeordnete der Erst- bis Viert-Datenleitungen, geschaltet ist und jeder der Erst- bis Viert-Übertragungs-Gate-Transistoren durch ein Erst-Steuersignal gesteuert wird, Erst- bis Viert-Datenregister, die jedes einen Ein-/Ausgabe Knotenpunkt besitzen, der mit einer der zugeordneten Erst- bis Viert-Datenleitungen und einem Kraftstrom Knotenpunkt geschaltet ist, Erst- und Zweit- Daten-Bus-Leitungen, einem fünften Übertragungs-Gate-Transistor, der zwischen die erste Datenleitung und die erste Daten-Bus-Leitung geschaltet ist und von einem Erst-Auswahlsignal gesteuert wird, einen sechsten Übertragungs-Gate-Transistor, der zwischen die zweite Datenleitung und die zweite Date-Bus-Leitung geschaltet ist und durch dieses Erst-Auswahlsignal gesteuert wird, einen siebten Übertragungs-Gate-Transistor, der zwischen die dritte Datenleitung und die erste Daten-Bus-Leitung geschaltet ist und durch ein Zweit-Auswahlsignal gesteuert wird, einen achten Übertragungs-Gate-Transistor, der zwischen die vierte Datenleitung und die zweite Daten-Bus-Leitung geschaltet ist und durch dieses Zweit-Auswahlsignal kontrolliert wird, eine Stromversorgung, gekennzeichnet durch einen ersten Leistungsregeltransistor, der zwischen die Stromversorgungsleitung und jeden der Kraftstrom Knotenpunkte der ersten und dritten Datenregister geschaltet ist, und einen zweiten Leistungsregeltransistor, der zwischen die Stromversorgungsleitung und jeden der Kraftstrom Knotenpunkte der zweiten und vierten Datenregister geschaltet ist, und jeder der ersten und zweiten Leistungsregeltransistoren durch ein Zweit-Steuersignal gesteuert wird, einschließt.

5. Die Einheit, wie in Anspruch 4 beansprucht, wobei das erste Steuersignal einen Pegel erreicht, der die Erst- bis Viert-Übertragungs-Gate-Transistoren leitfähig macht, während das zweite Steuersignal einen ersten Pegel einnimmt, der den ersten und zweiten Leistungsregeltransistor nichtleitend macht, und anschließend wird das zweite Steuersingal auf einen zweiten Pegel gewechselt, das die ersten und zweiten Leistungsregeltransistoren leitfähig macht.

6. Die Einheit, wie in Anspruch 5 beansprucht, wobei das erste und zweite Auswahlsignal in Sequenzen erzeugt wird, während das zweite Auswahlsignal den zweiten Pegel einnimmt.