KR970017652A - 반도체 메모리 장치 - Google Patents

Abstract

반도체 메모리 장치 다수의 비트로 구성되어 있는 데이터를 순차적인 방식으로 전송하는 순차 액세스 포트

(serial access port)를 갖는 반도체 메모리 장치가 기술되어 있다. 상기 순차 액세스 포트가 비트선들의 다수

의 쌍들과 일치하게 제공되고 다수의 그룹으로 분왑되는데, 각각의 데이터 레지스터는 한번에 전송될 데이타와

같은 수가 되고, 다수의 전원 제어 트랜지스터 각각은 한 그룹의 레지스터들 중 한 레지스터와 다른 그룹의

레지스터들 중 한 레지스터에 전원을 공급하는 것을 제어한다. 선택되는 한 그룹내의 레지스터들은 그와 같이

서로 다른 전원 제어 트랜지스터로부터 전원을 공급 받는다.

Description

반도체 메모리 장치

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제3도는 본 발명의 실시예에 의한 메모리 장치의 실례가 되는 회로도,

제4도는 제3도에 도시된 메모리 장치의 동작을 나타내는 타이밍 차트,

제5도는 본 발명의 또 다른 실시예에 의한 메모리 장치의 실례가 되는 회로도.

Claims (7)

1. 반도체 메모리 장치에 있어서, 다수의 데이터 레지스터 및 다수의 전원 제어 트랜지스터를 포함하는데, 상기 데이터 레지스터는 최소한 두개의 상기 데이터 레지스터를 각각 갖는 다수의 그룹으로 분할되고, 각각 상기 전원 제어 트랜지스터는 전도성을 갖게될 때 상기 그룹들 중에서 하나의 관련 그룹의 데이터 레지스터들 중 하나의 데이터 레지스터 및 상기 그룹들 중에서 다른 하나의 그룹의 데이터 레지스터들 중 하나의 데이터 레지스터에 전원 전류를 공급하도록 구비되는 것을 특징으로 하는 반도체 메모리 장치.
2. 제1항에 있어서, 상기 그룹들 중에서 한 그룹의 각각의 데이터 레지스터가 선택 신호들 중 관련된 하나의 선택 신호에 의해 선택되어 데이터 레지스터에 저장된 데이터를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
3. 제1항에 있어서, 최소한 두개의 데이터 버스선 및 다수의 선택 트랜지스터를 더 포함하고, 각각의 상기 그룹들 중에서 상기의 최소한 두개의 데이터 레지스터가 상기 선택 트랜지스터들 중 관련된 하나의 선택 트랜지스터들을 지나 각각 상기 최소한 두개의 데이터 버스선에 결합되는 것을 특징으로 하는 반도체 메모리 장치.
4. 반도체 메모리 장치에 있어서, 메모리 셀 어레이와, 다수의 데이터 레지스터와, 전원 공급선과, 다수의 제1트랜지스터를 포함하는데, 상기 메모리 셀 어레이는 다수의 어선, 다수의 비트선, 및 상기 어선들 중 하나의 어선과 상기 비트선들 중 하나의 비트선에 각각 결합된 다수의 메모리 셀을 포함하고, 상기 다수의 데이터 레지스터 각각은 최소한 하나의 입·출력 노드(node) 및 최소한 하나의 전원 노드를 갖고, 활성화된 경우 각각의 상기 비트선들을 상기 데이터 레지스터들 중의 관련된 하나의 데이터 레지스터의 입·출력 노드에 결합시키는 수단을 갖고, 상기 데이터 레지스터들이 다수의 그룹으로 분할되어 각각의 상기 그룹들이 최소한 두개의 상기 데이터 레지스터와, 최소한 두개의 데이터 버스선과, 상기 그룹들 중 하나의 그룹을 선택하고 상기 그룹들 중 상기 한 그룹의 데이터 레지스터를 상기 데이터 버스선에 각각 결합시키기 위한 선택 신호들의 세트에 대해 반응하는 수단을 갖고, 각각의 상기 다수의 제1트랜지스터들에서 게이트에 전원 제어 신호가 공급되고 소스-드레인 경로(source-drain path)를 소스-드레인 중 한 단자에서 상기 전원 공중선에 결합시키고, 다른 한 단자에서 상기 그룹들 중 관련된 하나의 그룹의 데이터 레지스터들 중 한 데이터 레지스터의 전원 노드에 결합시키고 또한 상기 그룹들 중 다른 한 그룹의 데이터 레지스터들 중에서 한 데이터 레지스터의 전원 단자에 결합시키는 것을 특징으로 하는 반도체 메모리 장치.
5. 반도체 메모리 장치에 있어서, 다수의 어선과, 제1 내지 제4비트선과, 상기 어선중 한 어선과 상기 제1 내지 제4비트선 중 한 비트선에 각각 접속된 다수의 메모리 셀을 포함하는 메모리 셀 어레이와, 제1 내지 제4데이터 선과, 상기 제1 내지 제4비트선 중 관련된 한 비트선과 상기 제1 내지 제4데이터선 중 관련된 한 데이터선간에 각각 접속되고, 제1제어 신호에 의해 제여되는 제1 내지 제4전송 게이트 트랜지스터와, 상기 제1 내지 제4데이터선 중 관련된 한 데이터선 및 전원 노드에 접속된 입·출력 노드를 각각 갖는 제1 내지 제4데이터 레지스터와, 제1 및 제2데이터 버스선과, 상기 제1데이터선 및 상기 제1데이터 버스선 간에 접속되어 제1선택 신호에 의해 제어되는 제5전송 게이트 트랜지스터와, 상기 제2데이터선과 상기 제2데이터 버스선 간에 접속되어 상기 제1선택 신호에 의해 제어되는 제6전송 게이트 트랜지스터와, 상기 제3데이터선 및 상기 제1데이터 버스선 간에 접속되어 제2선택 신호에 의해 제어되는 제7전송 게이트 트랜지스터와, 상기 제4데이터선과 상기 제2데이터 버스선 간에 접속되어 상기 제2선택 신호에 의해 제어되는 제8전송 게이트 트랜지스터와, 전원 공급선과, 상기 전원 공급선과 상기 제2 및 제4데이터 레지스터의 각각의 전원 노드 간에 접속되어 제2제어 신호에 의해 제어되는 제1전원 제어 트랜지스터와, 상기 전원 공급선과 상기 제2 및 제4데이터 레지스터의 각각의 전원 노드 간에 접속되어 제2제어 신호에 의해 제어되는 제2전원 제어 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
6. 제5항에 있어서, 상기 제2제어 신호가 상기 제1 및 제2전원 제어 트랜지스터를 비전도성을 갖도록 하는 제1레벨을 얻는 동안 상기 제1 내지 제4전송 게이트 트랜지스터가 전도성을 갖도록 하는 레벨을 상기 제1 제어 신호가 얻고, 상기 제2제어 신호는 그 이후에 제1 및 제2전원 제어 제어 트랜지스터를 비전도성을 갖도록 하는 제2레벨로 변화되는 것을 특징으로 하는 반도체 메모리 장치.
7. 제6항에 있어서, 상기 제1 및 제2선택 신호는 상기 제2제어 신호가 제2레벨을 얻는 동안 순차적으로 생성되는 것을 특징으로 하는 반도체 메모리 장치.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.