DE69414452T2 - Halbleiterspeichergerät - Google Patents

Description

• Die Erfindung betrifft einen Halbleiterspeicherbaustein, der durch einen synchronen RAM gebildet ist, und insbesondere einen Halbleiterspeicherbaustein, der durch mehrere synchrone RAMs gebildet ist und identische Daten in beliebige Adressen einschreiben und gleichzeitig mehrere Daten auslesen kann.
• Soll Datenkommunikation zwischen entfernten Bereichen erfolgen, ist allgemein eine Phasensynchronisation bzw. -verriegelung zwischen Daten erforderlich. Fig. 3 veranschaulicht einen Fall, in dem Datenübertragung zwischen Bereichen A, B und C über ein synchrones Übertragungsnetz erfolgt. In den Bereichen A, B und C erfolgt die Datenübertragung mit unterschiedlichen Phasen. Sollen Daten aus dem Bereich A zum Bereich C über den Bereich B übertragen werden, tritt daher eine Phasenverschiebung auf. Das heißt, die Phase der Daten auf der Seite des Bereichs A unterscheidet sich aus Sicht des Bereichs B von der der Daten auf der Seite des Bereichs C.
• Fig. 4 zeigt einen Fall, in dem eine Phase im Bereich B als Referenzphase betrachtet wird, die Phase von Daten a aus dem Bereich A von der Referenzphase um eine Phase θ1 verschoben ist und die Phase von Daten c zum Bereich C von der Referenzphase um eine Phase θ2 verschoben ist. In diesem Fall liegt eine Phasendifferenz α = θ2 - θ1 zwischen den Daten a aus dem Bereich A und den Daten c zum Bereich c vor. Aus diesem Grund unterscheiden sich die Positionen von Zeigern als Anzeige der Startdaten der jeweiligen Daten a und c, die durch die schraffierten Abschnitte in Fig. 4 bezeichnet sind. Unterscheiden sich die Positionen dieser beiden Lesezeiger, läßt sich daher die Phasendifferenz α zwischen den Daten a und c durch Korrigieren der Phasen der beiden Daten beseitigen. Dazu können die Daten mit der Phase θ1 zeitweilig in ei nen Speicher eingeschrieben werden, und eine der Phasendifferenz α entsprechende Adresse kann festgelegt werden, um die Daten mit der Phase θ2 aus dem Speicher auszulesen, was die Phasendifferenz zwischen den Phasen θ1 und θ2 korrigiert.
• Fig. 5 zeigt einen durch synchrone RAMs gebildeten herkömmlichen Halbleiterspeicherbaustein, der in der JP-A-5- 100946 offenbart ist. Dieser Baustein ist durch zwei Zweitor- RAMs 21 und 22 gebildet. Dateneingänge IN der RAMs 21 und 22 sind gemeinsam mit einem Dateneingangsanschluß 16 verbunden. Zweite Toradreßeingänge P2 der RAMs 21 und 22 sind gemeinsam mit einem Schreibadreßanschluß 18 verbunden. Erste und zweite Tortakteingänge CLR1 und CLK2 der RAMs 21 und 22 sind gemeinsam mit einem Takteingangsanschluß 20 verbunden. Ein erster Toradreßeingang P1 des RAM 21 ist mit einem Leseadreßanschluß 17 verbunden. Ein erster Toradreßeingang P1 des RAM 22 ist mit einem Leseadreßanschluß 19 verbunden. Zusätzlich ist ein Datenausgang OUT des RAM 21 mit einem Datenausgangsanschluß 23 verbunden. Ein Datenausgang OUT des RAM 22 ist mit einem Datenausgangsanschluß 24 verbunden.
• Da im Halbleiterspeicherbaustein mit der vorgenannten Anordnung Schreibadreßdaten und Schreibdaten gemeinsam zu den RAMs 21 und 22 geführt werden, werden identische Daten in identische Adressen der RAMs 21 und 22 eingeschrieben. Da andererseits Leseadressen unabhängig zu den RAMs 21 und 22 geführt werden, können unabhängige Daten von den Datenausgangsanschlüssen 23 und 24 ausgelesen werden. Zu beachten ist, daß Leseadreßdaten und Schreibadreßdaten zum RAM 21 stets mit unterschiedlichen Taktungen geführt werden, z. B. mit einer Differenz von einem Zeitschlitz, um zu verhindern, daß eine Leseadresse und eine Schreibadresse übereinstimmen.
• Da jedoch in diesem herkömmlichen Halbleiterspeicherbaustein Leseadreßdaten zum RAM 22 keine Beschränkungen auferlegt sind, stimmt die Schreibadresse der Daten mit der Phase θ1 mit der Leseadresse der Daten mit der Phase θ2 überein, wenn die Phasendifferenz zwischen den Daten a und den Daten c null wird. Eine solche Übereinstimmung von Adressen zerstört in einem Zweitor-RAM gespeicherte Daten, dem die Beschränkung auferlegt ist, daß Lese- und Schreibadressen innerhalb eines Zeitschlitzes nicht übereinstimmen dürfen.
• Eine Aufgabe der Erfindung besteht darin, einen Halbleiterspeicherbaustein bereitzustellen, der Zerstörung gespeicherter Daten auch dann verhindern kann, wenn Lese- und Schreibadressen übereinstimmen, und der Lesedaten erhalten kann, wenn Lese- und Schreibadressen übereinstimmen. Diese Aufgabe wird mit den Merkmalen der Ansprüche gelöst.
• Fig. 1 ist ein Blockschaltbild der Anordnung eines Halbleiterspeicherbausteins gemäß einer Ausführungsform der Erfindung;
• Fig. 2A bis 2E sind Zeitdiagramme zur Erläuterung des Betriebs des Halbleiterspeicherbausteins von Fig. 1;
• Fig. 3 ist eine Ansicht zur Veranschaulichung eines Falls, in dem mehrere Bereiche über ein Kommunikationsnetz miteinander verbunden sind;
• Fig. 4 ist ein Diagramm der Phasendifferenz zwischen Daten auf der Seite des Bereichs A und Daten auf der Seite des Bereichs B; und
• Fig. 5 ist ein Blockschaltbild der Anordnung eines herkömmlichen Halbleiterspeicherbausteins.
• Fig. 1 zeigt eine Ausführungsform eines Halbleiterspeicherbausteins der Erfindung. Gemäß Fig. 1 bezeichnen Bezugszahlen 7 und 8 Zweitor-RAMs, die synchron zu Takten arbeiten, um gleichzeitig Schreib- und Leseoperationen bei einer Taktung in einem Zeitschlitz durchzuführen. Dateneingänge IN der RAMs 7 und 8 sind gemeinsam mit einem Dateneingangsanschluß 1 verbunden. Zweite Toradreßeingänge P2 der RAMs 7 und 8 sind gemeinsam mit einem Schreibadreßanschluß 3 verbunden. Ein erster Toradreßeingang P1 des RAM 7 ist mit einem Leseadreßanschluß 2 verbunden. Ein erster Toradreßeingang P1 des RAM 8 ist mit einem Leseadreßanschluß 4 verbunden. Ein Datenausgang OUT des RAM 7 mit einem Datenausgangsanschluß 13 und einem Dateneingang D eines D-Flipflops 12 verbunden. Ein Ausgang Q des Flipflops 12 ist mit einem ersten Dateneingang IN1 einer Selektorschaltung 14 verbunden. Ein zweiter Dateneingang IN2 der Selektorschaltung 14 ist mit einem Datenausgang OUT des RAM 8 verbunden. Der Datenausgang OUT der Selektorschaltung 14 ist mit einem Datenausgangsanschluß 15 verbunden.
• Eine Bezugszahl 10 bezeichnet einen Vergleicher mit zwei Dateneingängen IN1 und IN2. Die Dateneingänge IN1 und IN2 des Vergleichers 10 sind mit dem Leseadreßanschluß 4 bzw. dem Schreibadreßanschluß 3 verbunden. Ein Datenausgang OUT des Vergleichers 10 ist mit einem Dateneingang D eines D-Flipflops 11 verbunden. Ein Ausgang Q des D-Flipflops 11 ist mit einem Auswahlsteuereingang SEL der Selektorschaltung 14 verbunden. Zusätzlich ist der Ausgang OUT des Vergleichers 10 mit einem der Eingänge einer UND-Schaltung 9 verbunden. Der Ausgang der UND-Schaltung 9 ist mit einem zweiten Tortakteingang CLR2 des RAM 8 verbunden. Ein erster und zweiter Tortakteingang CLR1 und CLR2 des RAM 7, ein erster Tortakteingang CLR1 des RAM 8 sowie Takteingänge C der Flipflops 11 und 12 sind gemeinsam mit einem Takteingangsanschluß 5 verbunden.
• Der Vergleicher 10 vergleicht Eingangsadreßdaten vom Schreibadreßanschluß 3 mit Eingangsadreßdaten vom Leseadreßanschluß 4 und gibt den logischen Wert "0" zum Flipflop 11 aus, wenn die Daten übereinstimmen.
• Fig. 2A bis 2E zeigen die Beziehung zwischen Lese- und Schreibadreßdaten, die zu den Zweitor-RAMs 7 und 8 geführt werden. Wie mit einem Bezugssymbol *2 in Fig. 2C und 2E dargestellt ist, sind zu den RAMs 7 und 8 geführte Schreibadreßdaten identisch. Wie mit einem Bezugssymbol *1 in Fig. 2B dargestellt ist, ist eine zum RAM 7 geführte Leseadresse von einer Schreibadresse stets um einen Zeitschlitz verschoben. In diesem Fall kann gemäß Fig. 2D eine zum RAM 8 geführte Leseadresse einen beliebigen Wert annehmen. Beispielsweise ist die mit einem Bezugssymbol *3 in Fig. 2D dargestellte Leseadresse, die zum RAM 8 geführt wird, so eingestellt, daß Daten, die Daten entsprechen, die durch zum RAM 7 geführte Leseadreßdaten ausgelesen werden, aus dem RAM 8 ausgelesen werden. Fig. 2A zeigt ein Taktsignal zum Festlegen der Taktungen, bei denen Lese- und Schreiboperationen einmal in einem Zeitschlitz durchgeführt werden.
• Unterscheiden sich im Halbleiterspeicherbaustein mit der vorstehend beschriebenen Anordnung zum RAM 8 geführte Lese- und Schreibadreßdaten, gibt der Vergleicher 10, der diese beiden Adreßdaten vergleicht, den logischen Wert "1" aus. Das D-Flipflop 11 empfängt den logischen Ausgangswert "1" vom Vergleicher 10 über den Dateneingang D und hält ihn für eine Zeitperiode, die einem Zeitschlitz entspricht. Das gehaltene Ergebnis wird in den Auswahlsteuereingang SEL der Selektorschaltung 14 eingegeben. Mit diesem Betrieb wählt die Selektorschaltung 14 Daten aus dem RAM 8 aus und gibt sie vom Datenausgang OUT zum Datenausgangsanschluß 15 aus.
• Stimmen zum RAM 8 geführte Lese- und Schreibadreßdaten überein, gibt der Vergleicher 10, der diese beiden Daten vergleicht, den logischen Pegel "0" aus. Das D-Flipflop 11 empfängt den logischen Ausgangswert "0" vom Vergleicher 10 und hält ihn für eine Zeitperiode, die einem Zeitschlitz entspricht. Das gehaltene Ergebnis wird in den Auswahlsteuereingang SEL der Selektorschaltung 14 eingegeben.
• Hierbei hält das D-Flipflop 12 die Ausgangsdaten vom Datenausgang OUT des RAM 7 weiter für eine Zeitperiode, die einem Zeitschlitz entspricht. Die Selektorschaltung 14 wählt durch das Flipflop 12 gehaltene Daten aus und gibt sie vom Datenausgang OUT zum Datenausgangsanschluß 15 aus. Der logische Ausgangswert "0" vom Vergleicher 10 wird auch in die UND-Schaltung 9 eingegeben, um die Eingabe eines Taktsignals zum zweiten Tortakteingang CLK2 des RAM 8 zu stoppen. Der RAM 8 soll seinen Betrieb stoppen, wenn keine Takte zum ersten und zweiten Tortakteingang CLK1 und CLK2 geführt werden. In diesem Fall kann die UND-Schaltung 9 so gestaltet sein, daß sie die Eingabe eines Taktsignals zum ersten Tortakteingang CLK1 des RAM 8 stoppt.
• Stimmen gemäß Fig. 2D und 2E die mit den Bezugssymbolen *3 und *2 bezeichneten Lese- bzw. Schreibadreßdaten, die zum RAM 8 geführt werden, überein, müssen Daten ausgelesen werden, die durch die Schreibadresse adressiert sind, die mit dem Bezugssymbol *2 in Fig. 2E bezeichnet ist. In diesem Fall ist die Datenleseoperation des RAM 8 gesperrt. Allerdings läßt sich diese Aufgabe lösen, indem die Daten durch ein bestimmtes Verfahren erhalten werden.
• Zur Lösung dieser Aufgabe dient das D-Flipflop 12. Da in diesem Fall die Daten, die aus dem RAM 7 durch die mit dem Bezugssymbol *1 in Fig. 2B bezeichneten Leseadreßdaten im entsprechenden Zeitschlitz ausgelesen werden, durch das D- Flipflop 12 im nächsten Zeitschlitz gehalten werden, wird die Selektorschaltung 14 ausgewählt, und die durch das D-Flipflop 12 gehaltenen Daten werden zum Datenausgangsanschluß 15 ausgegeben. Das heißt, mit den aus dem RAM 8 auszulesenden Daten identische Daten wurden auch in den RAM 7 eingeschrieben und werden einen Zeitschlitz früher als die Daten im RAM 8 ausgelesen. Daher werden solche Daten nacheinander im D-Flipflop gehalten und aus ihm ausgelesen, und die Selektorschaltung 14 wird umgeschaltet, um die Daten nach Bedarf auszugeben.
• Mit diesem Betrieb können Daten, die mit den aus dem RAM 8 durch die mit dem Bezugssymbol *2 in Fig. 2E bezeichnete Schreibadresse auszulesenden Daten identisch sind, von der Selektorschaltung 14 ausgegeben werden. Auch bei übereinstimmenden Lese- und Schreibadreßdaten, die zum RAM 8 geführt werden, läßt sich daher eine Zerstörung gespeicherter Daten verhindern, und gewünschte Daten können auf der Ausgangsseite erhalten werden.
• In der vorgenannten Ausführungsform sind zum RAM 7 geführte Lese- und Schreibadreßdaten um einen Zeitschlitz voneinander verschoben. Anstatt Daten aus dem RAM 8 auszulesen, werden daher identische Daten einen Zeitschlitz vor den gewünschten Daten im RAM 8 aus dem RAM 7 ausgelesen. Sind jedoch zum RAM 7 geführte Lese- und Schreibadreßdaten voneinander um zwei oder mehr Zeitschlitze verschoben, werden annähernde Daten einen Zeitschlitz vor den gewünschten Daten im RAM 8 zum Datenausgangsanschluß 15 ausgegeben.
• Stimmen gemäß der vorstehenden Beschreibung zum zweiten RAM geführte Lese- und Schreibadreßdaten überein, wird erfindungsgemäß eine Taktsignalzufuhr zum zweiten RAM gestoppt. Daher läßt sich eine Zerstörung gespeicherter Daten verhindern. Zusätzlich werden Daten, die aus dem ersten RAM ausgelesen werden, der frei von einer Zufuhrsperre eines Taktsignals ist, zeitweilig gehalten, und die gehaltenen Daten werden ausgegeben, wenn zum zweiten RAM geführte Lese- und Schreibadreßdaten übereinstimmen, wodurch gewünschte Daten erhalten werden.

Claims (5)

1. Halbleiterspeicherbaustein mit:

einem ersten RAM (7) zum gleichzeitigen Durchführen von Lese- und Schreiboperationen synchron zu einem Taktsignal auf der Grundlage von Schreibadreßdaten und Leseadreßdaten, die sich von den Schreibadreßdaten unterscheiden;

einem zweiten RAM (8) zum Empfangen von Daten, die mit den in den ersten RAM eingegebenen Daten identisch sind, und gleichzeitigen Durchführen von Lese- und Schreiboperationen synchron zu einem Taktsignal auf der Grundlage von Schreib- und Leseadreßdaten, die unabhängig voneinander eingestellt sind;

gekennzeichnet durch eine Vergleichseinrichtung (10) zum Vergleichen von Lese- und Schreibadreßdaten, die zu dem zweiten RAM geführt werden, und Ausgeben eines Übereinstimmungssignals, wenn die beiden Adreßdaten übereinstimmen; und

eine Taktstoppeinrichtung (9) zum Verhindern einer Zerstörung gespeicherter Daten in dem zweiten RAM durch Stoppen einer Eingabe des Taktsignals in den zweiten RAM entsprechend dem Übereinstimmungssignal von der Vergleichseinrichtung.

2. Baustein nach Anspruch 1, wobei Schreibadreßdaten, die zu dem ersten und zweiten RAM geführt werden (*2), und Leseadreßdaten, die zu dem ersten RAM einen Takt vor den Schreibadreßdaten geführt werden (*1), so eingestellt sind, daß sie identisch sind.

3. Baustein nach Anspruch 1 oder 2, ferner mit einer Datenhalteeinrichtung (12) zum Halten von Ausgangsdaten von dem ersten RAM, bis ein Takt eingegeben wird, sowie ei ner Datenauswahleinrichtung (14) zum Empfangen von Lesedaten von dem zweiten RAM und Ausgangsdaten von der Datenhalteeinrichtung und Auswählen/Ausgeben der Ausgangsdaten von der Datenhalteeinrichtung anstelle der Lesedaten von dem zweiten RAM bei Empfang des Übereinstimmungssignals von der Vergleichseinrichtung.

4. Baustein nach Anspruch 1, 2 oder 3, wobei der erste und zweite RAM durch Zweitor-RAMs gebildet sind, die jeweils einen Leseadreßeingang (P1), dem Leseadreßdaten zugeführt werden, und einen Schreibadreßeingang (P2) haben, in den Schreibadreßdaten eingegeben werden, wobei die Schreibadreßeingänge und Dateneingänge (IN) des ersten und zweiten RAM miteinander verbunden sind.

5. Baustein nach einem der Ansprüche 1 bis 4, wobei die Taktstoppeinrichtung (9) durch eine UND-Schaltung zum Empfangen sowohl des Taktsignals als auch des Übereinstimmungssignals von der Vergleichseinrichtung gebildet ist.