DE69407443T2

DE69407443T2 - Transistorschalter

Info

Publication number: DE69407443T2
Application number: DE69407443T
Authority: DE
Inventors: Andrew Medlicott Hall; Trevor Kenneth Monk
Original assignee: SGS Thomson Microelectronics Ltd
Current assignee: STMicroelectronics Ltd Great Britain
Priority date: 1993-02-01
Filing date: 1994-02-01
Publication date: 1998-06-04
Anticipated expiration: 2014-02-02
Also published as: GB9301934D0; DE69407443D1; EP0610064A2; US5430388A; EP0610064B1; JP3461891B2; JPH06252737A; EP0610064A3

Description

Die Erfindung bezieht sich auf einen Transistorschalter und ist insbesondere anwendbar auf FET-Transistoren, die in Ausgangstreibern für ein integriertes Schaltungbauteil verwendet werden, und auf Verfahren zum Betreiben von FET-Transistoren, die in solchen Schaltungsvorrichtungen verwendet werden können. Die Erfindung ist auch anwendbar auf die Detektion der Transkonduktanz solcher Transistoren und auf die Steuerung von Schaltraten solcher Transistoren in Abhängigkeit von Transkonduktanzdetektionsverfahren und -schaltungen.
Integrierte Schaltungsbauteile werden üblicherweise dazu verwendet, Ausgangssignale, die über einen Ausgangsanschluß oder eine Anschlußfläche in eine Lastschaltung auf einer verbundenen gedruckten Leiterplatte eingespeist werden. Die Hochgeschwindigkeitsübertragung von Signalen von einer Ausgangsanschlußfläche eines IC-Chips zu einer Last auf einer gedruckten Leiterplatte bereitet Probleme. Jedesmal, wenn ein Signal aus dem Chip heraus getrieben wird, muß die externe Lastkapazität entladen oder geladen werden mittels der Ausgangstreiberschaltungsanordnung und der Induktivität der Spannungsversorgungsleitungen. Die Induktivität kann infolge üblicher Merkmale wie etwa Bonddrähte und Leadframes gegeben sein. Die Kapazität, die durch die Treiberschaltungsanordnung getrieben werden muß, kann durch eine Mischung aus der Bahnkapazität der gedruckten Leiterplatte, der Lastkapazität des Bauteils auf der gedruckten Leiterplatte und anderen Ein- oder Ausgangskapazitäten der integrierten Schaltung gebildet werden. Wenn ein integriertes Schaltungsbauteil mit einer Last auf einer gedruckten Leiterplatte verbunden ist, werden sowohl die Masse als auch die Leistungsversorgungsleitungen auf dem integrierten Schaltungschip als auch die mit der Lastschaltung auf der gedruckten Leiterplatte verbundenen Ausgangsanschlußflächen jeweils mit Schaltungen verbunden sein, die Induktivitäten und Kapazitäten enthalten, so daß Resonanz auftritt, wenn Ausgangssignale von der Ausgangsanschlußfläche aus übertragen werden. Auf diese Weise hervorgerufene Schwingungen der Spannung können ein zeitweises Ansteigen und Abfallen der Spannung auf den auf dem Chip befindlichen Masse- und Versorgungsleitungen hervorrufen, das hierin als Versorgungsprellen bezeichnet wird. Derartiges Versorgungsprellen hat unerwünschte Auswirkungen wie etwa das Einbringen von Rauschen in empfindliche analoge Schaltungen. Die Geschwindigkeit beim Schalten von Transistoren in der Ausgangstreiberschaltung variiert von Chip zu Chip wegen der Schwankungen bei der Bearbeitung der integrierten Schaltung während der Herstellung und auch in Folge von Schwankungen der Betriebstemperatur. Das Versorgungsprellen ist am größten, wenn der bestimmte Chip schnelle Transistoren hat, wohingegen die Signalausbreitungsverzögerung am größten ist, wenn der Chip langsame Transistoren hat. Das Design der Ausgangstreiberschaltungen ist deshalb ein Kompromiß zwischen der Geschwindigkeit der Ausgangstreiberschaltungen und dem annehmbaren Pegel des Versorgungsprellens auf dem Chip.
Das Versorgungsprellen ist abhängig von der Änderungsrate des Drainstroms bei den Transistoren der Ausgangstreiberschaltungen.
Es ist ein Ziel der vorliegenden Erfindung, Schaltungen und Verfahren zum Steuern der Änderungsrate des Drainstroms bei einem Schalttransistor bereitzustellen.
Es ist auch ein Ziel der vorliegenden Erfindung, Mittel zum Abschätzen der Transkonduktanz (d.h. der Änderungsrate des Drainstroms bei Änderung der Gatespannung) eines Transistors bereitzustellen.
Die Erfindung umfaßt ein Verfahren zum Steuern der Schaltrate eines FET-Transistors zwischen zwei unterschiedlichen Leitzuständen in Reaktion auf eine Änderung bei der Gatespannung. Das Verfahren umfaßt das Erzeugen eines die gewünschte Änderungsrate der Gatespannung für den Transistor repräsentierenden Steuersignals, Anlegen des Steuersignals an eine gesteuerte Stromschaltung, um den Stromfluß in der Schaltung in Abhängigkeit von dem Signal zu variieren, und Koppeln der Stromschaltung mit dem Gate des Transistors, so daß die Änderungsrate der Gatespannung abhängig ist vom Stromfluß in der Stromschaltung.
Die Erfindung umfaßt auch ein Verfahren zum Steuern des Schaltens eines FET-Transistors bei einer Treiberschaltung für einen Ausgangsanschluß einer integrierten Schaltung, wobei die Schaltrate des Transistors zwischen zwei unterschiedlichen Leitzuständen durch Erzeugen eines eine gewünschte Änderungsrate der Gatespannung für den Transistor repräsentierenden Steuersignais gesteuert wird, Anlegen der Steuerspannung an eine gesteuerte Stromschaltung, um den Stromfluß in der Schaltung in Abhängigkeit von dem Signal zu variieren, und Koppeln der Stromschaltung an das Gate des Transistors, so daß die Änderungsrate der Gatespannung abhängig ist vom Stromfluß in der Stromschaltung.
Die Stromschaltung kann als eine Stromquelle agieren.
Die Stromschaltung kann als eine Stromsenke agieren.
Vorzugsweise sieht die Steuerschaltung ein Biassignal vor, um die DC-Stromstärke in der Stromschaltung zu steuern.
Vorzugsweise ist das Steuersignal abhängig von der Transkonduktanz des Transistors und dies kann bei einer Gatespannung sein, für welche die Änderungsrate des Drainstroms mit der Zeit gesteuert werden soll.
Die Erzeugung des Steuersignals kann umfassen das Detektieren der spezifischen Transkonduktanz mindestens eines weiteren Transistors, der gegenüber dem FET-Transistor eine proportionale spezifische Transkonduktanz hat, und Erzeugen des Steuersignals in Abhängigkeit von der detektierten spezifischen Transkonduktanz.
Die Erfindung umfaßt auch ein Verfahren zum Erzeugen eines die spezifische Transkonduktanz eines FET-Transistors repräsentierenden Steuersignals. Das Verfahren umfaßt das Ankoppeln zweier FET-Transistoren mit jeweils ähnlichen spezifischen Transkonduktanzeigenschaften an einen Schaltungssteuerstromfluß, um eine vorgegebene Stromdifferenz in den Drainschaltungen der zwei Transistoren zu bestimmen, Anlegen verschiedener Gatespannungen an die zwei Transistoren und Bereitstellen eines die Differenz in den jeweiligen Gatespannungen bei den jeweiligen Drainströmen für die zwei Transistoren repräsentierenden Ausgangssignals, dabei anzeigend die durchschnittliche spezifische Transkonduktanz der Transistoren bei ihren jeweiligen Gatespannungen.
Die zwei Transistoren können eine ähnliche Geometrie mit unterschiedlichen Drainstromwerten aufweisen, um die die Differenz in den Drainstromdichten zur Verfügung zu stellen.
Alternativ können die zwei Transistoren gleiche Drainstromwerte jedoch verschiedene Geometrien aufweisen, um die Differenz in den Drainstromdichten zur Verfügung zu stellen.
Die Gatespannungen der beiden Transistoren sind derart, daß beide Transistoren im Sättigungsbereich betrieben werden.
Eine Stromschaltung kann dazu ausgebildet sein, einen Strom mit einem von der Differenz in den Drainstromwerten der zwei Transistoren abhängigen Wert abzugeben, wobei die Stromschaltung mit den Gates der zwei Transistoren gekoppelt ist, um unterschiedliche Gatespannungen an den jeweiligen Gates zur Verfügung zu stellen.
Die Stromschaltung kann durch eine Rückkopplungsschleife gesteuert werden, die auf eine von der Differenz in den Drainströmen der zwei Transistoren abhängigen Spannung reagierend ist.
Die Stärke der Drainströme in den Transistoren wird vorzugsweise gesteuert, um an die zwei Transistoren angelegte, jeweilige Gate spannungen auszuwählen.
Das die durchschnittliche spezifische Transkonduktanz der zwei Transistoren bei ihren jeweiligen Gatespannungen repräsentierende Steuersignal kann bei dem zuvor genannten Verfahren zum Steuern des Schaltens eines FET-Transistors verwendet werden.
Die Erfindung umfaßt auch eine Transistor-Schalt-Schaltung mit einem FET-Transistor, der zwischen zwei unterschiedlichen Leitungszuständen umschaltbar ist als Reaktion auf eine Änderung bei der Gatespannung, und einer Steuerschaltung zum Anlegen einer Gatespannung an den Transistor, wobei die Steuerschaltung eine Schaltungsanordnung zum Erzeugen eines eine gewünschte Änderungsrate der Gatespannung für den Transistor repräsentierenden Steuersignais hat, und einer gesteuerten Stromschaltung, die zum Empfang des Steuersignals gekoppelt ist, um den Stromfluß in Abhängigkeit von dem Signal zu variieren, und die mit dem Gate des Transistors gekoppelt ist, so daß die Änderungsrate der Gatespannung abhängig ist von dem Stromfluß in der Stromschaltung. Die Erfindung umfaßt auch eine Treiberschaltung für einen Ausgangsanschluß einer integrierten Schaltung, wobei die Treiberschaltung einen FET-Transistor zum Verbinden des Anschlusses mit einer Versorgungsleitung aufweist, wobei der FET- Transistor mit einer Steuerschaltung zum Versorgen des Transistors mit einer Gatespannung verbunden ist, wobei die Steuerschaltung aufweist eine Schaltungsanordnung zum Erzeugen eines eine gewünschte Änderungsrate der Gatespannung für den Transistor repräsentierenden Steuersignals und eine gesteuerte Stromschaltung, die zum Empfang des Steuersignals gekoppelt ist, um den Stromfluß in Abhängigkeit von dem Signal zu variieren, und mit dem Gate des Transistors gekoppelt ist, so daß die Änderungsrate der Gatespannung abhängig ist von dem Stromfluß in der Stromschaltung.
Die Erfindung umfaßt auch eine spezifische-Transkonduktanz-Detektions-Schaltung für FET-Transistoren mit zwei FET-Transistoren, einer Stromsteuerschaltung zum Festlegen einer vorgegebenen Stromdichtendifferenz in den Drain-Schaltungen der zwei Transistoren, eine Gate-Bias-Schaltung zum Bereitstellen verschiedener Gatespannungen an die zwei Transistoren und eine Ausgangsschaltungsanordnung, die ein die Differenz in den jeweiligen Gatespannungen bei den jeweiligen Drain-Stromdichten der zwei Transistoren repräsentierendes Signal bereitstellt, dadurch die durchschnittliche spezifische Transkonduktanz der Transistoren bei ihren jeweiligen Gatespannungen anzeigend.
Vorzugsweise enthält die Stromsteuerschaltung eine Stromspiegelschaltung zum Festlegen der Stromdifferenz bei den Drainschaltungen der zwei Transistoren.
Eine Transistor-Schalt-Schaltung kann ein eine gewünschte Anderungsrate der Gatespannung für den Transistor repräsentierendes Steuersignal aufweisen, das bestimmt wird durch eine spezifische-Transkonduktanz-Detektionsschaltung mit zwei FET-Transistoren, die in einer Stromsteuerschaltung zum Festlegen einer vorgegebenen Stromdichtedifferenz für die Drain-Schaltungen der zwei Transistoren verschaltet ist, einer Gate-Bias-Schaltung zum Abgeben verschiedener Gatespannungen an die zwei Transistoren und einer Ausgangsschaltungsanordnung, die ein die Differenz in den jeweiligen Gatespannungen bei den jeweiligen Drain- Stromdichten der zwei Transistoren repräsentierendes Signal abgibt, dadurch anzeigend die durchschnittliche spezifische Transkonduktanz der zwei Transistoren bei ihren jeweiligen Gatespannungen.
Einige Ausführungsformen der Erfindung werden nun beschrieben anhand von Beispielen und unter Bezugnahme auf die begleitenden Zeichnungen, bei denen:
Figur 1 eine übliche Art des Betriebs einer Ausgangsanschluß fläche in einem integrierten Schaltungsbauteil, das mit einer Last auf einer gedruckten Leiterplatte verbunden ist, zeigt,
Figur 2 schematisch ein modifiziertes integriertes Schaltungsbauteil gemäß der vorliegenden Erfindung zur Verwendung bei einer gedruckten Leiterplatte des in Figur 1 gezeigten Typs zeigt,
Figur 3 schematisch ein weiteres modifiziertes integriertes Schaltungsbauteil gemäß der vorliegenden Erfindung zur Verwendung bei einer gedruckten Leiterplatte des in Figur 1 gezeigten Typs zeigt,
Figur 4 Schaltungen zum Messen der spezifischen Transkonduktanz zeigt,
Figur 5 eine weitere Einzelheit eines Teils der in Figur 3 gezeigten Vorrichtung zeigt,
Figur 6 eine Alternative zu der Anordnung nach Figur 3 zeigt, welche in der Vorrichtung nach Figur 2 verwendet werden kann,
Figur 7 schematisch eine weitere Ausgestaltung der Erfindung zeigt,
Figur 8 die Transkonduktanzvariation eines FET-Transistors über der Gatespannung darstellt und
Figur 9 den variablen Gradienten des Gatespannungssignals zeigt, welcher bei der vorliegenden Erfindung verwendet werden kann.
Figur 1 zeigt ein integriertes Bauteil 11 von üblichem Aufbau, das eine Logikschaltung 12 enthält und eine Vielzahl von Ausgangsanschlußflächen 13 hat. Bei diesem Beispiel weist die Schaltung CMOS-Komponenten auf, die mit Spannung durch eine Spannungsversorgungsleitung 14 von 5 Volt und einer Masseversorgungsleitung 15 von 0 Volt versorgt wird. Ausgangsanschluß flächen 16 und 17 finden Verwendung zur Spannungsversorgung und Masseverbindung von einer jeweils verbundenen Schaltungsanordnung, die in diesem Fall eine gedruckte Leiterplatte 20 aufweist. Die gedruckte Leiterplatte ist von üblichem Aufbau mit einer Lastschaltung 21, welche Ausgangssignale von einer Ausgangsanschlußfläche 18 auf dem integrierten Schaltungschip empfangen soll. Die gedruckte Leiterplatte enthält eine andere Schaltungsanordnung 22 und sowohl die Last 21 als auch die andere Schaltungsanordnung 22 sind mit einer Leistungsversorgungsleitung 23 und einer Masseleitung 10 verbunden, die jeweils mit den Ausgangsanschlußflächen 16 und 17 des integrierten Schaltungschips verbunden sind. Es ist verständlich, daß bei der integrierten Schaltung 11 viele ihrer Ausgangsanschlußflächen mit einer anderen Schaltungsanordnung bei normalem Betrieb verbunden sind, aber der Einfachheit halber wird bei diesem Beispiel nur der Betrieb der Ausgangsanschlußfläche 18 beschrieben. Um ein Logiksignal von der Logikschaltung 12 auszugeben, wird ein binärer Wert durch Inverter 24 und 25 jeweils an die Gates von Transistoren 26 und 27 ausgegeben. Die Transistoren 26 und 27 sind FET-Transistoren von gegensätzlichem Leitungstyp und sind in Reihe zwischen die Leistungsversorgungsleitung 14 und die Masseleitung 15 geschaltet. Die Ausgangsanschlußfläche ist mit einem Knoten 28 in der Leitung zwischen den Transistoren 26 und 27 verbunden. Wenn Transistor 27 eingeschaltet ist, dann ist Transistor 26 aus und die Anschlußfläche 18 ist mit der Versorgungsleitung 14 verbunden. Wenn das Binärsignal einen unterschiedlichen Wert hat derart, daß Transistor 26 eingeschaltet ist, dann wird Transistor 27 abgeschaltet, so daß die Anschlußfläche 18 mit der Masseleitung 15 verbunden ist und von der Leistungsversorgungsleitung 14 getrennt ist. Auf diese Weise bewegt sich die Anschlußfläche 18 zur Spannung entweder der Leitung 14 oder 15 hin in Folge des Stromflusses durch entweder den Transistor 26 oder 27. Um das Signal von der Logikschaltung 12 zu übertragen, muß die Anschlußfläche 18 einen Spannungswert überhalb oder unterhalb einer bestimmten Schwelle entwickeln, um die Natur des Binärsignals anzuzeigen, welches ausgegeben wird, und jenes Signal muß durch Verbindungsdrähte, Leadframe und PCB-Leiterbahn verbreitet werden bevor die Last 21 erreicht wird, welche auf das Ausgangssignal von der Logikschaltung 12 antworten soll. Die Schaltungsanordnung sowohl auf dem Chip als auch nicht auf dem Chip, mit denen die Anschlußflächen 16, 17 und 18 verbunden sind, werden unvermeidbar Induktivität, Kapazität und Widerstand zeigen und schnelles Schalten von Stromflüssen durch diese Schaltungen zum Zwecke der Ausgabe geeigneter Binärsignale durch die Anschlußfläche 18 werden in Schwingungen resultieren, die zum Versorgungsprellen auf dem Chip führen. Das Ausmaß des Versorgungsprellens hängt von der Änderungsrate des Drainstroms durch die Transistoren 26 und 27 ab und diese hängt ihrerseits ab von der Geschwindigkeit der Transistoren 26 und 27 ebenso wie von der Geschwindigkeit der Transistoren in der Steuerlogik 24 und 25. Die Geschwindigkeit dieser Transistoren variiert abhängig von den Herstellungsbedingungen, die angewendet werden, wenn die Transistoren gebildet werden, ebenso wie von den Betriebstemperaturen während des Betriebs.
Die vorliegenden Beispiele bieten einen Weg zum Kompensieren der von verschiedenen Herstellungsbedingungen resultierenden verschiedenen Geschwindigkeit von Transistoren, indem die Auswahl eines gewünschten Spannungsgradienten an den Gates der Transistoren 26 und 27 zugelassen wird als Antwort auf eine Änderung beim binären Signal von der Logikschaltung 12. Dies ist in Figur 9 erläutert, bei der es sich um eine Darstellung handelt, die alternative Spannungsgradienten für die an die Transistoren 26 und 27 angelegte Gatespannung zeigt. In dieser Beschreibung ist die Gatespannung die Gate-Source-Spannungsdifferenz des Transistors. Diese Darstellung erläutert die an einen jener Transistoren angelegte Gatespannung, wo anfänglich die Gatespannung bei einem Nullwert ist und nach einer Zeit T1 die. jeweilige Logikschaltungsanordnung 24, 25 eine Änderung der Gatespannung auf einen neuen Wert VG bewirkt. Die Änderungsrate der Gatespannung kann als beliebiger, geeigneter Gradient gewählt werden wie etwa die in Figur 9 gezeigten Alternativen, um die Änderungsrate der Drainströme in den Transistoren 26 und 27 zu steuern. Durch Steuern der Änderungsrate des Drainstroms können auf diese Weise Geschwindigkeitsschwankungen der Transistoren kompensiert werden und dadurch das Versorgungsprellen gesteuert werden, um so einen aktzeptablen Kompromiß zwischen der Geschwindigkeit des Ausgangstreibers und einem akteptablen Pegel des On-Chip-Versorgungsprellens zu erzielen.
Eine Ausführungsform zum Erzielen dieser Steuerung des an die Gates der Transistoren 26 und 27 angelegten Spannungsgradienten ist in Figur 2 gezeigt. In diesem Fall wird der auf das Gatespannungssignal eines jeden der Transistoren 26 und 27 angewendete Spannungsgradient durch eine einzige DC-Biasschaltung 30 gesteuert. Diese ist danach ausgelegt, eine den gewünschten Spannungsgradienten für die Gatespannung der Transistoren anzeigende Referenzspannung zu erzeugen. Beim Pull-up-Transistor 27 ist sein Gate mit einem durch den Ausgang des Inverters 25 gesteuerten Schalter 31 verbunden. Der Schalter 31 kann das Gate des Transistors 27 mit der Versorgungsleitung 14 verbinden oder alternativ kann er es mit der Stromsenke 32 verbinden. In ähnlicher Weise ist das Gate des Transistors 26 mit einem Schalter 33 verbunden, der durch den Inverter 24 gesteuert wird. Der Schalter 33 kann das Gate des Transistors 26 entweder mit der Masseleitung 15 oder mit der Stromquelle 34 verbinden. Die Stromquelle 34 und die Stromsenke 32 werden jeweils gesteuert, um einen Stromfluß in Abhängigkeit von dem von der DC- Biasschaltung 30 erhaltenen Biassignal zu erlauben. Die Schaltung 30 ist derart ausgebildet, um zwei jeweils mit der Stromsenke 32 und der Stromquelle 34 verbundene Ausgänge 35 und 36 bereitzustellen. Es ist anzumerken, daß wenn einer der Schalter 31 oder 33 gesetzt ist, um das jeweilige Gate mit entweder der Stromquelle 34 oder der Stromsenke 32 zu verbinden, der Strom durch die gesteuerte Stromschaltung 32 oder 34 eine Änderung bei der Gatespannung der in Figur 9 gezeigten Art hervorruft und der Gradient von der in den gesteuerten Stromschaltungen 32 und 34 erlaubten Stromstärke abhängt. Dies wiederum wird durch das DC-Biassignal auf den Leitungen 35 und 36 gesteuert.
Figur 3 zeigt eine Anordnung, die im allgemeinen ähnlich zu Figur 2 ist und bei der ähnliche Referenzzeichen verwendet worden sind. Jedoch ist in diesem Fall der DC-Biasgenerator 30 durch zwei getrennte DC-Biasgeneratoren 30A und 30B ersetzt worden. Die Schaltung 30A stellt einen einzigen Ausgang 35 zum Steuern der Stromsenke 32 bereit. Auf ähnliche Weise stellt der DC- Biasgenerator 30B einen einzigen Ausgang 36 zum Steuern der Stromquelle 34 bereit.
Bei den bevorzugten Beispielen ist die DC-Biasschaltung 30 derart ausgebildet, eine Bewertung der Transkonduktanz (Gm) der Treibertransistoren 26 und 27 zu bieten, wobei:
Gm = d(Drainstrom)/d(Gatespannung).
Die Transkonduktanz hängt von der Geometrie der Transistoren ab, jedoch entstehen Schwankungen durch Charge-zu-Charge- Schwankungen während der Herstellung der Transistoren und auch in Folge von Betriebstemperaturbedingungen. Wenn die Ausgangstransistoren 26, 27 ein großes Gm aufweisen, dann werden die Gatelade- oder Entladeströme auf kleiner als normal eingestellt, so daß die Gatespannungen sich langsamer ändern und damit die Über-Alles-Änderungsrate des Drainstroms weitgehend unverändert bleibt ungeachtet der Herstellungsschwankungen.
Die durchschnittliche Transkonduktanz könnte durch Variation der Gatespannung des Transistors und Messung der resultierenden Variation des Drainstroms gemessen werden. Unglücklicherweise ist es normalerweise nicht praktikabel, den Drainstrom der Ausgangstransistoren 26 und 27 zu messen, aber es ist möglich, die spezifische Transkonduktanz von Transistoren, die denen in der letzten Ausgangsstufe verwendeten ähnlich sind, zu messen. Die spezifische Transkonduktanz "Sgm" ist die größenunabhängige Transkonduktanzeigenschaft von Transistoren, die definiert wird durch:
Gm = W/L.Sgm
wobei 'Gm' die Transistortranskonduktanz ist, 'W' die Transistorweite und 'L' die Transistorlänge ist. In Figur 4 ist der Transistor 41 W1 weit und L1 lang, wohingegen Transistor 42 W2 weit und L2 lang ist. Wenn wie in Figur 4 gezeigt die Transistoren 41 und 42 mit Strömen Id1 und 1d2 durch jeweils Anlegen von Gatespannungen Vg1 und Vg2 vorgespannt sind, dann kann die spezifische Transkonduktanz wie unten gezeigt bestimmt werden. Zu beachten ist, daß die Drainspannungen Vd1 und V so gesetzt sind, daß beide Transistoren im Sättigungsbereich arbeiten.
Angenommen, daß zwischen den Gatespannungen Vg1 und Vg2 Sgm ungefähr konstant ist, dann sind die Transkonduktanzen der Transistoren 41 und 42:
Gm1 = (W1/L1) .Sgm
Gm2 = (W2/L2) .Sgm
somit sind unter Vernachlässigung der Schwellenspannungen zum Zwecke der Einfachheit die Drainströme der Transistoren 41 und
Id1 = Vg1.Gml = Vg1. (W1/L1) .Sgm
1d2 = Vg2.Gm2 = Vg2.(W2/L2).Sgm
und somit ist die Differenz zwischen Vg2 und Vg1:
Vg2 - Vg1 = (1/Sgm) . (1d2.L2/W2 - Idl.L1/W1)
wenn also die Drainströme bekannt sind, dann ist die Differenz bei der Gatespannung ein Maß für den Kehrwert der spezifischen Transkonduktanz.
Die in Figur 3 gezeigte Anordnung der DC-Biasgeneratoren 30A und 30B ist in Figur 5 vollständiger erläutert. Die Schaltung in Figur 5 ist ausgebildet, um die Ausgangsspannung 36 zum Steuern der Stromquelle 34 bereitzustellen. Das Ausgangssignal ist dazu ausgebildet, einen Stromfluß in der Stromquelle 34 zu verursachen, der umgekehrt proportional zur durchschnittlichen Transkonduktanz des Ausgangstransistors 26 zwischen zwei Gatespannungen VG1 und VG2 ist, über welchen die Steuerung der Anderungsrate des Drainstroms am kritischten ist, um ein inaktzeptables Versorgungsprellen zu vermeiden. Die Transkonduktanz eines jeden der Transistoren 26 und 27 variiert mit der Gatespannung wie in Figur 8 erläutert. Die Ausgangstransistoren haben Sub-Mikron-Kanallängen und werden im Sättigungsbereich betrieben, so daß wie in Figur 8 gezeigt, die Transkonduktanz relativ konstant ist, nachdem die Gatespannung einen bestimmten Wert überschritten hat. Wie in Figur 8 erläutert ist, werden zwei Gatespannungen VG1 und VG2 ausgewählt auf einem Teil der Kurve, wo die Schwankung sich einer geraden Linie von kleinem Gradienten annähert. Diese zwei Gatespannungen korrespondieren mit Transkonduktanzwerten Gml und Gm2 von leicht unterschiedlichem Wert, jedoch ist in diesem Bereich der Gatespannungen die Transkonduktanz verhältnismäßig konstant über einem weiten Bereich der Gatespannungen. Die besonderen Gatespannungen VG1 und VG2 werden jedoch ausgewählt, um mit dem Betrieb der Transistoren 26 und 27 zu korrespondieren, wo die Steuerung der Änderungsrate der Drainströme wichtig ist.
Die in Figur 5 gezeigte Schaltung wird dazu verwendet, ein zu der spezifischen Transkonduktanz der in Figur 4 gezeigten Transistoren 41 und 42 umgekehrt proportionales Signal zu erzeugen. Die zwei FET-Transistoren 41 und 42 sind jeweils unter ähnlichen Betriebsbedingungen gegenüber den Transistoren 26 und 27 hergestellt, so daß zu erwarten ist, daß sie ähnliche spezifische Transkonduktanzeigenschaften zeigen. Die Drains der Transistoren 41 und 42 sind jeweils mit den jeweiligen Ausgängen der Stromspiegelschaltung 43 verbunden, die dazu ausgebildet ist, das Verhältnis der Ströme in den Drainschaltungen 44 und 45 auf jeweils Werte X und NX zu steuern. Die Sources der beiden Transistoren 41 und 42 sind mit Masse 46 durch einen gemeinsamen Strompfad 47 verbunden, welcher die gesamten Stromwerte (N + 1) .X steuert. Ein Spannungs-Strom-Verstärker 48 hat zwei Eingänge 48 und 50, die jeweils mit Leitungen 45 und 44 verbunden sind, um so eine Stromquelle 51 in Leitung 52 zum Erzeugen eines Stroms 1 in Abhängigkeit von der Differenz in den Drainspannungen der Transistoren 41 und 42 zu steuern. Der in Leitung 52 fließende Strom führt durch einen Widerstand 53 auf Masse 46. Ein Ende des Widerstands 53 wird durch Leitung 55 mit dem Gate des Transistors 42 verbunden und das andere Ende des Widerstands 53 wird durch Leitung 56 mit dem Gate des Transistors 41 verbunden. Der Widerstand 53 hat einen Wert R, so daß eine Differenz in den Gatespannungen für die zwei Transistoren 41 und 42 besteht. Die Gatespannung des Transistors 41 ist als VG1 bezeichnet, wohingegen die Gatespannung des Transistors 42 als VG2 bezeichnet wird. Wenn die Schaltung Vg2 gleich Vg1 anläuft, ist der Drainstrom des Transistors 42 kleiner als NX. Die Stromspiegelschaltung 43 versucht den Strom in den Leitungen 44 und 45 einzustellen, in dem sie die Drainspannung des Transistors 42 höher macht als die des Transistors 41. Dies resultiert in einem größeren Strom am Ausgang des Verstärkers 48, wodurch der Stromfluß durch den Widerstand 53 erhöht wird und wodurch die Spannungsdifferenz zwischen den Gates der Transistoren 41 und 42 erhöht wird. Wenn die zwei Drainströme das erforderliche Verhältnis N:1, das durch den Stromspiegel festgesetzt ist, erzielen, hat die Schaltung einen stabilen Zustand erreicht und der in Leitung 52 fließende Strom I wird durch einen Strom-Spannungs-Umsetzer 60 umgesetzt, um eine DC-Ausgangs- Biasspannung 36 in Abhängigkeit von dem Strom I zum Steuern der Stromquelle 34 bereitzustellen.
In Folge des Stromspiegels 43 und der durch 48 und 52 gegebenen Rückkopplungsschaltung:
Die Drainströme werden Id1 = X und Id2 = NX
Die Kombination dessen mit der Gleichung für die Differenz der Gatespannungen aus Figur 4 ergibt:
Vg2 - Vg1 = (l/Sgm) .X. (N.L2/W2 - L1/W1)
Nun ergibt das ohmsche Gesetz:
I = (Vg2 - Vg1)/R
somit:
I = (1/Sgm) . (x/R) . (N.L2/W2 - L1/W1)
Auf diese Weise ist der Strom I umgekehrt proportional zur spezifischen Transkonduktanz der Transistoren in der DC-Biasschaltung. Wie die Arbeitspunkte der Transistoren 41 und 42 ausgelegt sind, dem kritischen Arbeitsbereich des N-Kanal-Ausgangstransistors 26 zu entsprechen, ist die spezifische Transkonduktanz der drei Transistoren 26, 41 und 42 in etwa die selbe.
Die Geometrie der Transistoren 41 und 42 kann die gleiche (W1 = W2 und L1 = L2) sein oder sie können unterschiedliche Werte haben. In gleicher Weise können sie die gleichen sein oder sich von der Geometrie der Transistoren 26 und 27 unterscheiden. Der Wert N kann 1 sein, vorausgesetzt die Geometrie der Transistoren 41 und 42 ist unterschiedlich, um so eine unterschiedliche Stromdichte in jedem bereitzustellen.
Obwohl das in Figur 5 gezeigte Beispiel zum Steuern des N-Kanal-Ausgangstransistors 26 verwendet wird, ist eine ähnliche Schaltung zum Messen der Transkonduktanz des P-Kanal-Transistors 27 bei der Schaltung 30A vorgesehen, wo die Transistoren 41 und 42 aus Figur 4 durch ähnliche P-Kanal-Transistoren ersetzt werden. Wenn jedoch das Verhältnis der N-Kanal-zu P-Kanal-Spezifische-Transkonduktanz gut gesteuert ist, dann kann ein skalierter Strom, der auf den Strom 1 in Figur 5 basiert, dazu verwendet werden, das P-Kanal-Einschalten zu steuern.
Eine weitere Ausführungsform wird in Figur 6 beleuchet, wo eine einzige DC-Biasschaltung von der Art von 30 aus Figur 2 genauer gezeigt ist und Ausgänge 35 und 36 vorsieht. Dieses Beispiel aus Figur 6 verwendet die gleichen zwei N-Kanal-Transistoren 41 und 42, die in Figur 5 beschrieben worden sind, wobei ähnliche Referenzzeichen für ähnliche Teile verwendet worden sind. In diesem Fall ist L1 = L2, W1 = W2 und N = 2. Der Stromspiegel 43 wird, aus in einer üblichen Stromspiegelanordnung gekoppelten zwei Transistoren 60 und 61 bestehend, genauer gezeigt und ist mit den Drains der Transistoren 41 und 42 jeweils gekoppelt. In diesem Fall ist der Stromspiegel 43 wiederum so gesetzt, um das Verhältnis des Stromsflusses durch die zwei Transistoren 41 und 42 zu steuern zum Zwecke der Änderung der Drainspannungen auf einen Wert, bei dem ein Stromfluß 2X auftritt durch die Drain des Transistors 42 und ein Stromfluß X durch die Drain des Transistors 41. Der Gesamtstromfluß 3X durch die Transistoren 41 und 42 wird durch die Stromschaltung 47 gesteuert. In diesem Fall wird die Drainspannung des Transistors 41 direkt von Leitung 44 abgenommen, um die DC-Spannung auf Leitung 36 zum Steuern der Stromquelle 34 vorzusehen. Die gleiche Drainspannung des Transistors 41 wird auf Leitung 63 in das Gate eines P-Kanal-Transistors 64 eingespeist, welcher dazu dient, den Stromfluß in Leitung 52 zu steuern. In Folge des Wirkens des Stromspiegels ist die Spannung auf Leitung 63 auf die Differenz in den Drainströmen der Transistoren 41 und 42 bezogen. Transistor 64 ist ein p-Kanal-Bauteil ähnlich dem Transistor 61. Die Gates der Transistoren 41 und 42 sind mit Leitung 52 wie zuvor in Figur 5 beschrieben auf gegenüberliegenden Seiten des Widerstands 53 verbunden, um so die erforderliche Differenz in den Gatespannungen für die zwei Transistoren zu erzielen. Wie zuvor in Bezug auf Figur 5 beschrieben, ist der Stromfluß in Leitung 52 umgekehrt proportional zur durchschnittlichen spezifischen Transkonduktanz der zwei Transistoren 41 und 42 wie die gegebene Gleichung im Verhältnis zu Figur 5 in gleicher Weise auf Figur 6 anwendbar ist.
In diesem Fall ist I = 1/Sgm. (X/R)
Es ist verständlich, daß die Ausgangsspannung auf Leitung 36, welche die an den Transistor 64 angelegte Gatespannung ist, sich auf den Strom I in Schaltung 52 bezieht. Der in Schaltung 52 fließende Strom I durchläuft einen Strom-Spannungs-Umsetzer 66 in Form eines Transistors 67, dessen Gate mit seiner Drain verbunden ist. Das Gate des Transistors 67 ist mit Leitung 35 verbunden und liefert dadurch eine Ausgangsspannung, die abhängig ist von dem Strom in Leitung 52, und auf diese Weise wird die Ausgangsspannung 35 mit der detektierten durchschnittlichen Transkonduktanz variieren. Es ist ersichtlich, daß bei diesem Beispiel das Ausgangssignal 35, das zum Einschalten des P-Kanal-Transistors 27 verwendet wird, von einem skalierten Strom hergeleitet wird, der anwendbar ist, wenn das Verhältnis der N- Kanal- zu P-Kanal-Transkonduktanz gut gesteuert ist.
Es ist anzumerken, daß sowohl bei den Schaltungen sowohl aus Figur 5 als auch Figur 6 das Verhältnis der Drainströme der zwei Transistoren 41 und 42, die den Ausgangstreibertransistoren ähnlich sind, durch einen Stromspiegel gesteuert wird, so daß es möglich ist, die Differenz in den Drainstromdichten, welche aufgrund der verschiedenen an die jeweiligen Transistoren 41 und 42 angelegten Gatespannungen erwachsen, zu vergleichen. Gerade diese Messung ist erforderlich, wegen der Definition der spezifischen Transkonduktanz, um eine Anzeige des Transkonduktanzwertes für eine gegebene Geometrie zur Verfügung zu stellen, und wegen der Verwendung von Transistoren 41 und 42, die ähnliche spezifische Transkonduktanzeigenschaften gegenüber den Ausgangstransistoren 26 und 27 aufweisen, kann diese Schaltung dazu verwendet werden, ein Transkonduktanzkompensationssignal zu erzeugen, um die Änderungsrate der Drainströme in den Transistoren 26 und 27 zu steuern.
Obwohl die obigen Beispiele in Bezug auf die Ausgangstreiber einer integrierten Schaltung beschrieben worden sind, ist es offensichtlich, daß die Steuersignale, die in den Schaltungen aus Figur 5 und Figur 6 unter Bereitstellung einer Anzeige für die Transkonduktanz erhalten wurden, dazu verwendet werden können, Schwankungen der Transistorgeschwindigkeit in Folge von Herstellungsprozessen oder Betriebstemperaturen bei anderen Anwendungen zu kompensieren. Insbesondere können sie dazu verwendet werden, die Betriebsgeschwindigkeit der Transistoren in spannungsgesteuerten Oszillatoren oder Operationsverstärkern zu steuern.
In dem Beispiel aus Figur 2 wird die DC-Biasschaltung 30 dazu verwendet, die eine einzige Ausgangsanschlußfläche 18 steuernden Transistoren zu steuern. Es ist jedoch möglich, die Schaltung 30 so auszubilden, daß eine Vielzahl von Ausgängen gesteuert wird. Eine derartige Anordnung ist in Figur 7 gezeigt, wo eine einzige DC-Biasschaltung 30 dazu ausgebildet ist, eine Biasspannung auf einer Stromsenkensteuerspannungsleitung 70 und eine weitere Biasspannung auf einer Stromquellensteuerspannungsleitung 71 bereitzustellen. Jede der Leitungen 70 und 71 ist mit einer Vielzahl von Ausgangstreiberschaltungen 72, 73 und 74, die mit jeweiligen Ausgangsanschlüssen 75, 76 und 77 verbunden sind, verbunden.

Claims

1. Verfahren zum Erzeugen eines die spezifische Transkonduktanz eines FET-Transistors repräsentierenden Steuersignals mit: Koppeln zweier jeweils ähnliche Spezifische-Transkonduktanz-Eigenschaften aufweisenden FET-Transistoren mit einer den Stromfluß steuernden Schaltungsanordnung zum Festlegen einer vorgegebenen Differenz in den Drain-Stromdichten der zwei Transistoren, Bereitstellen verschiedener Gatespannungen an die zwei Transistoren und Bereitstellen eines die Differenz der jeweiligen Gatespannungen bei den jeweiligen Drain- Stromdichten für die zwei Transistoren repräsentierenden Ausgangssignals, dadurch die durchschnittliche spezifische Transkonduktanz der zwei Transistoren bei ihren jeweiligen Gatespannungen anzeigend.

2. Verfahren nach Anspruch 1, bei dem die zwei Transistoren eine ähnliche Geometrie mit verschiedenen Drain-Stromwerten zum Bereitstellen der Differenz in den Drain-Stromdichten haben.

3. Verfahren nach Anspruch 1, bei dem die zwei Transistoren gleiche Drain-Stromwerte jedoch verschiedene Geometrien zum Bereitstellen der Differenz in den Drain-Stromdichten haben.

4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem die Gatespannungen beider Transistoren derart sind, daß beide Transistoren im Sättigungsbereich arbeiten.

5. Verfahren nach Anspruch 1 bis 4, bei dem eine Stromschaltung danach ausgelegt ist, einen Strom mit einem von der Differenz in den Drain-Stromwerten der zwei Transistoren abhängigen Wert bereitzustellen, wobei die Stromschaltung mit den Gates der zwei Transistoren gekoppelt ist, um den jeweiligen Gates unterschiedliche Gatespannungen bereitzustellen.

6. Verfahren nach Anspruch 5, bei dem die Stromschaltung durch eine Rückkopplungsschleife gesteuert wird, die auf eine von der Differenz in den Drain- Strömen der zwei Transistoren abhängige Spannung reagierend ist.

7. Verfahren nach Anspruch 1 bis 6, bei dem die Höhe der Drain-Ströme in den Transistoren gesteuert wird, um die jeweiligen an die zwei Transistoren angelegten Gatespannungen auszuwählen.

8. Spezifische-Transkonduktanz-Detektions-Schaltung für FET- Transistoren mit zwei FET-Transistoren, einer Stromsteuerschaltung zum Festlegen einer vorgegebenen Stromdichtendifferenz in den Drain-Schaltungen der zwei Transistoren, eine Gate-Bias-Schaltung zum Bereitstellen verschiedener Gatespannungen an die zwei Transistoren und eine Ausgangsschaltungsanordnung, die ein die Differenz in den jeweiligen Gatespannungen bei den jeweiligen Drain-Stromdichten der zwei Transistoren repräsentierendes Signal bereitstellt, dadurch die durchschnittliche spezifische Transkonduktanz der Transistoren bei ihren jeweiligen Gatespannungen anzeigend.

9. Eine spezifische Transkonduktanz-Detektions-Schaltung gemäß Anspruch 8, bei der die Stromsteuerschaltung eine Stromspiegelschaltung zum Steuern der Stromdifferenz in den Drain-Schaltungen der zwei Transistoren umfaßt.

10. Detektionsschaltung nach Anspruch 9, bei der die Sources der zwei Transistoren mit einer gemeinsamen gesteuerten Stromschaltung verbunden sind, die die Summe der Ströme in den Drains der beiden Transistoren steuert.

11. Transistor-Schalt-Schaltung mit einem Schalt-FET, der zwischen zwei unterschiedlichen Leitungszuständen umschaltbar ist als Reaktion auf eine Änderung bei der Gatespannung, und einer Steuerschaltung zum Anlegen einer Gatespannung an den Schalt-FET, die eine Schaltungsanordnung zum Erzeugen eines eine gewünschte Änderungsrate der Gate-Spannung für den Schalt-FET repräsentierenden Steuersignals, wobei das eine gewünschte Änderungsrate der Gatespannung für den Schalt-FET repräsentierende Steuersignal bestimmt wird durch eine Spezifische-Transkonduktanz-Detektions-Schaltung mit zwei FET- Transistoren, die in einer Stromsteuerschaltung zum Festlegen einer vorgegebenen Stromdichtedifferenz für die Drain-Schaltungen der zwei Transistoren verschaltet ist, einer Gate- Bias-Schaltung zum Abgeben verschiedener Gate-Spannungen an die zwei Transistoren und einer Ausgangsschaltungsanordnung, die ein die Differenz in den jeweiligen Gatespannungen bei den jeweiligen Drain-Stromdichten der zwei Transistoren repräsentierendes Signal abgibt, dadurch anzeigend die durchschnittliche spezifische Transkonduktanz der zwei Transistoren bei ihren jeweiligen Gatespannungen, und eine gesteuerte Stromschaltung, die zum Empfang des Steuersignals gekoppelt ist, um den Stromfluß in Abhängigkeit von dem Signal zu variieren, und mit dem Gate des Schalt-FET gekoppelt ist, so daß die Änderungsrate der Gatespannung abhängig ist von dem Stromfluß in der Stromschaltung.

12. Verfahren zum Steuern der Schaltrate eines Schalt-Feldeffekt-Transistors zwischen zwei unterschiedlichen Leitungszuständen als Reaktion auf eine Änderung bei der Gatespannung mit den folgenden Schritten:

Koppeln zweier FET-Transistoren mit jeweils ähnlichen Spezifische-Transkonduktanz-Eigenschaften an eine einen Stromfluß steuernde Schaltungsanordnung, um eine vorgegebene Differenz in den Drain-Stromdichten der zwei Transistoren festzulegen;

Bereitstellen verschiedener Gatespannungen an die zwei Transistoren;

Bereitstellen eines die Differenz in den jeweiligen Gatespannungen bei den jeweiligen Drainstromdichten für die zwei Transistoren repräsentierenden Ausgangssignals, dadurch die mittlere spezifische Transkonduktanz der zwei Transistoren bei ihren jeweiligen Gatespannungen anzeigend;

Erzeugen eines Steuersignals in Abhängigkeit von der detektierten durchschnittlichen spezifischen Transkonduktanz&sub1; wobei das Steuersignal eine gewünschte Änderungsrate der Gatespannung für den Schalttransistor repräsentiert;

Anlegen des Steuersignals an eine gesteuerte Stromschaltung zum Variieren des Stromflusses in der Schaltung in Abhängigkeit von dem Signal; und

Koppeln der Stromschaltung mit dem Gate des Schalttransistors, so daß die Änderungsrate der Gatespannung abhängig ist von dem Stromfluß in der Stromschaltung.