DE69323579T2

DE69323579T2 - Ausgangtreiberschaltung

Info

Publication number: DE69323579T2
Application number: DE69323579T
Authority: DE
Inventors: James Collin Country Texas 75252 Brady
Original assignee: STMicroelectronics lnc USA
Current assignee: STMicroelectronics lnc USA
Priority date: 1992-07-31
Filing date: 1993-07-28
Publication date: 1999-08-12
Anticipated expiration: 2013-07-29
Also published as: EP0581579A2; US5331228A; DE69323579D1; EP0581579B1; EP0581579A3

Description

Die vorliegende Erfindung bezieht sich allgemein auf integrierte Schaltungen und insbesondere auf eine Schaltung, die eine Ausgangstreiberschaltung verwendet, um Daten von einem Leseverstärker auszugeben.
Üblicherweise wird ein Leseverstärker verwendet, um Daten von einem Speicher in einer integrierten Schaltung zu lesen. Während jedes Lesezyklus liest der Leseverstärker Spannungspegel in einer ausgewählten Speicherzelle und gibt Daten in der Form eines hohen oder niedrigen Spannungspegels aus. Zwischen Lesezyklen wird der Leseverstärker in Vorbereitung für den nächsten Lesezyklus ausgeglichen. Das Ausgleichen des Leseverstärkers kann durchgeführt werden, indem die Bitleitungen und die komplementären Bitleitungen auf den gleichen Spannungspegel gelegt werden.
Jedoch kann ein Problem bei dem Datenausgang von der integrierten Schaltung während einer Ausgleichs- bzw. Abgleichszeitdauer auftreten. Während der Ausgleichszeitdauer wird der Leseverstärker von dem Speicher keinen tatsächlichen bzw. aktuellen Wert lesen. Im Ergebnis kann der Ausgang von dem Leseverstärker ein Zwischenwert zwischen der logischen Eins und der logischen Null sein. Davon abhängig, wie dieser Wert durch andere Einrichtungen oder Ausgangspuffer gelesen wird, können kurzzeitige Schwingungen der Ausgangsspannung auftreten. Dies verursacht ein internes unerwünschtes Rauschen bzw. interne unerwünschte Störungen aufgrund der hohen Ströme, die üblicherweise durch Ausgangstreiber gezogen werden, und bei dem externen Datenbus, der an dem Datenausgang angekoppelt ist.
Deshalb wäre es wünschenswert, eine Ausgangstreiberschaltung zur Verfügung zu stellen, die das Rauschen von dem Datenausgang von einer integrierten Schaltung beseitigt, wenn ein Leseverstärker in Vorbereitung auf einen anderen Lesezyklus neutralisiert bzw. abgeglichen wird.
Die EP-A-0 406 491 offenbart eine Schaltung zur Beseitigung bzw. zum Entfernen von Rauschen bzw. Störungen, die erste und zweite MOSFET-Schaltungen, die jeweilig verschiedene Schaltungsschwellwertpegel haben, um das Eingangssignal zu invertieren, und eine dritte Schaltung hat, die auf die Ausgangssignale anspricht, die durch die erste und die zweite MOSFET-Schaltung erzeugt werden, um Zwischenstörungen bzw. Zwischenrauschen an dem Eingang zu entfernen.
Die US-A-4,604,731 offenbart eine Ausgangsschaltung für eine Halbleiterspeichereinrichtung, die eine Voreinstellungsschaltung enthält, die an einen Datenausgangsanschluß angeschlossen ist, und angepaßt ist, um ein Potential an dem Datenausgangsanschluß auf ein Potential zwischen einem Potential eines ersten Potentialzufuhranschlusses und ein Potential eines zweiten Zufuhranschlusses während einer Vorbereitungsdauer zum Lesen einzustellen, die einem Datenauslesen aus einer Speicherzelle vorangeht, wodurch der Potentialpegel an dem Datenausgangsanschluß einen "H"-Pegel oder einen "L"-Pegel erreicht.
Gemäß der vorliegenden Erfindung wird eine Ausgangstreiberschaltung zur Verfügung gestellt, die an einen Ausgang eines Leseverstärkers angeschlossen ist, wobei die Ausgangstreiberschaltung aufweist, einen ersten Inverter und einen zweiten Inverter, die an den Leseverstärker angekoppelt sind, wobei die Transistoren in dem ersten Inverter und dem zweiten Inverter derart ausgewählt sind, daß der erste Inverter und der zweite Inverter komplementäre bevorzugte Ausgangszustände haben, wobei ein Ausgangstransistor mit p-Kanal an den ersten Inverter angekoppelt ist und ein Ausgangstransistor mit n-Kanal an den zweiten Inverter angekoppelt ist, wobei der erste und der zweite Inverter die bevorzugten Ausgangszustände in Reaktion auf einen Zwischenspannungsbereich von dem Leseverstärker erzeugen, um sowohl den Ausgangstransistor mit n- Kanal als auch den Ausgangstransistor mit p-Kanal auszuschalten, wobei der erste Inverter ferner einen zusätzlichen Transistor mit p-Kanal in Reihe mit seinem Transistor mit p-Kanal aufweist, und der zweite Inverter ferner einen zusätzlichen Transistor mit n-Kanal in Reihe mit seinem Transistor mit n-Kanal aufweist, wobei die zusätzlichen Transistoren den ersten und den zweiten Inverter dazu zwingen, auf ihre bevorzugten Ausgangszustände zu gehen, wenn ein Ausblendsignal bzw. Austastsignal empfangen wird und wobei eine erste Kette von logischen Gattern an den Ausgangstransistor mit p-Kanal angekoppelt ist und eine zweite Kette von logischen Gattern an den Ausgangstransistor mit n-Kanal angekoppelt ist, wobei der erste Inverter und der zweite Inverter verwendet werden, um jeweils die erste und die zweite Kette von logischen Gattern zu treiben.
Gemäß der vorliegenden Erfindung wird auch ein Verfahren zum Treiben einer Ausgangstreiberschaltung, wie zuvor ausgeführt, auf einen bevorzugten Ausgangszustand zur Verfügung gestellt, das den Schritt aufweist, den ersten Inverter und den zweiten Inverter auf bevorzugte Ausgangszustände mit einem Abgleichs- bzw. Ausbalanciersignal zu treiben, das den zusätzlichen Transistoren des ersten und des zweiten Inverters über eine vorbestimmte Zeitdauer zugeführt wird, wobei die bevorzugten Ausgangszustände des ersten und des zweiten Inverters den Ausgangstransistor mit p-Kanal und den Ausgangstransistor mit n-Kanal ausschalten, die an den ersten bzw. den zweiten Inverter angekoppelt sind, und wobei während der vorbestimmten Zeitdauer ein Leseverstärker in Vorbereitung zur Erzeugung eines Gültigkeitssignals ausgeglichen bzw. abgeglichen wird, und eine Datenleitung und eine komplementäre Datenleitung in einem Speicher auf einem ausgeglichenen bzw. ausbalancierten Spannungspegel mit dem Abgleichs- bzw. Ausbalanciersignal gesetzt werden.
Die neuen Merkmale, die für die Erfindung als charakteristisch angenommen werden, sind in den beigefügten Ansprüchen zum Ausdruck gebracht. Die Erfindung selbst jedoch, wie auch eine bevorzugte Weise von deren Verwendung sowie deren weitere Aufgaben und Vorteile werden am besten unter Bezugnahme auf die folgende im einzelnen dargelegte Beschreibung einer illustrativen Ausführungsform zu verstehen sein, wenn diese in Verbindung mit den begleitenden Darstellungen gelesen wird, in denen:
Fig. 1 (in Verbindung mit Fig. 4) eine Blockdarstellung einer bevorzugten Ausführungsform einer Ausgangstreiberschaltung gemäß der vorliegenden Erfindung ist;
Fig. 2 eine im einzelnen dargestellte Ansicht eines Abschnittes der Ausgangstreiberschaltung ist, die in Fig. 1 dargestellt ist, die jedoch keine Ausführungsform nach der vorliegenden Erfindung bildet;
Fig. 3 eine grafische Wiedergabe der Spannungspegel ist, die die Ausgangstreiberschaltung aktivieren, wenn der Abschnitt nach Fig. 2 verwendet wird; und
Fig. 4 eine im einzelnen dargelegte Ansicht eines Abschnittes der Ausgangstreiberschaltung ist, die in Fig. 1 wiedergegeben ist, gemäß einer Ausführungsform nach der vorliegenden Erfindung.
Bezugnehmend auf die Fig. 1 und 4 wird eine Blockdarstellung einer bevorzugten Ausführungsform einer Ausgangstreiberschaltung gemäß der vorliegenden Erfindung dargestellt. Zwei Signalleitungen 10, 12 werden in einen Leseverstärker 14 eingegeben. Die Signalleitungen 10, 12, sind komplementäre Datenleitungen, die von Bitleitungen einer Speicheranordnung erhalten werden und miteinander durch einen Transistor 16 angeschlossen sind. Der Transistor 16 ist bevorzugt ein Transistor mit p-Kanal und wird verwendet, um die Datenleitungen 10, 12 auf den gleichen Spannungspegel einzustellen bzw. zu setzen. Es ist wünschenswert, die Datenleitungen 10, 12 auf den gleichen Spannungspegel abzugleichen bzw. auszubalancieren oder einzustellen, wenn der Leseverstärker 14 in Vorbereitung zum Lesen von Daten von einer Speicheranordnung (nicht gezeigt) abgeglichen wird. Um dies durchzuführen, wird ein Ausgleichs- bzw. Abgleichssignal (EQ) an die Signalleitung 18 angelegt, die ein Eingang des Gates des Transistor 16 ist, um die Datenleitungen 10, 12 auf den gleichen Spannungspegel abzugleichen. Bei der bevorzugten Ausführungsform schaltet der Transistor 16 die Datenleitungen 10, 12 ein und gleicht diese ab bzw. balanciert diese aus, wenn das EQ- Signal niedrig bzw. auf niedrigem Pegel ist.
Die Ausgangssignalleitung 20 des Leseverstärkers 14 tritt in den Block 22 ein. Der Block 22, der einen ersten Inverter 22 und einen zweiten Inverter 26 enthält, wie in Fig. 1 dargestellt, ist keine Ausführungsform nach der Erfindung. Die Ausführungsform des Blocks 22 wird in Fig. 4 dargestellt und wird in weiteren Einzelheiten unten erörtert.
Eine erste Kette von logischen Gattern ist an den Ausgang des ersten Inverters 24 angeschlossen. Die erste Kette von logischen Gattern enthält einen Inverter 27, ein NOR-Gatter 28 und einen Inverter 30. Ein Ausgangstransistor mit p-Kanal ist an den Ausgang des Inverters 30 angeschlossen. Eine zweite Kette von logischen Gattern ist an den Ausgang des zweiten Inverters 26 angeschlossen und enthält einen Inverter 33, ein NAND-Gatter 34 und einen Inverter 36. Ein Ausgangstransistor 38 mit n-Kanal ist an den Ausgang des Inverters 36 angeschlossen. Wie es zu erkennen ist, sind der Ausgangstransistor mit p-Kanal und der Ausgangstransistor 38 mit n-Kanal in Reihe angeschlossen und die Datenausgangssignalleitung 40 ergibt sich aus dem gemeinsamen Knoten zwischen dem Ausgangstransistor 32 mit p-Kanal und dem Ausgangstransistor 38 mit n-Kanal.
Weiterhin, bezugnehmend auf Fig. 1, wird ein Ausgangsfreigabesignal (OE) an die Signalleitung 42 angelegt und stellt einen Eingang zu dem NOR-Gatter 28 zur Verfügung' Ein Inverter 44 invertiert das OE-Signal und das invertierte OE-Signal wird in das NAND-Gatter 34 eingegeben. Falls OE hoch bzw. auf einem hohen Pegel ist, sind beide Transistor 32, 38 ausgeschaltet und der Ausgang 40 ist in einem Dreierzustand. Falls OE niedrig bzw. auf niedrigem Pegel ist, hat die Datenausgangssignalleitung 40 den inversen Wert des Signals an der Leitung 20, wobei die Ausgangstransistoren 32, 38 mit p-Kanal und n-Kanal in Abhängigkeit von dem Signal ein oder aus sind.
Ein Problem kann auftauchen, wenn der Leseverstärker 14 in Vorbereitung für einen anderen Lesezyklus ausbalanciert bzw. ausgeglichen wird. Während dieser Zeitdauer kann der Leseverstärker 14 keine gültigen Daten ausgeben, weil der Spannungspegel an der Ausgangssignalleitung 20 ein Zwischenwert sein kann. Falls der Zwischenspannungspegel auf der anderen Seite des Auslöse- bzw. Ausschaltpunktes der Inverter 24, 26 von den zuvor erzeugten Datenwerten ist, kann das Signal an der Datenausgangs signalleitung 40 den Zustand ändern und Rauschen bzw. Störungen an der Datenausgangssignalleitung 40 verursachen.
Man nehme z. B. an, daß das Signal an der Ausgangssignalleitung 20 während eines Lesezyklus niedrig bzw. auf niedrigem Pegel ist. Während der Leseverstärker 14 ausgeglichen bzw. ausbalanciert ist, wird der Spannungspegel an der Ausgangssignalleitung 20 auf einen Zwischenpegel getrieben. Falls dieser Pegel höher als deren Auslöse- bzw. Ausschaltpunkt ist, ändern sowohl der erste Inverter 24 als auch der zweite Inverter 26 den Zustand. Dies veranlaßt das Signal, an der Datenausgangssignalleitung 40 dazu, von einem hohen zu einem niedrigen Spannungspegel zu schwingen. Falls dann während des nächsten Lesezyklus das Signal an der Ausgangssignalleitung 20 wieder niedrig ist, schwingt das Signal an der Datenausgangssignalleitung 40 zurück auf einen hohen Spannungspegel. Dies führt zu einem sehr kurzen, niedrigen Ausgangspuls zwischen zwei hohen Ausgangspegeln. Diese Verschiebung von einem hohen zu einem niedrigen zurück zu einem hohen Spannungspegel verursacht unerwünschtes Rauschen bzw. unerwünschte Störungen an der Datenausgangssignalleitung 40 und an irgendeinem externen Datenbus, der an die Datenausgangssignalleitung 40 gekoppelt ist.
Um die Erzeugung unerwünschten Rauschens an der Datenausgangssignalleitung 40 zu vermeiden, wäre es nützlich, sowohl den Ausgangstransistor 32 mit p-Kanal als auch den Ausgangstransistor mit n-Kanal während der Abgleichszeitdauer für den Leseverstärker 14 auszuschalten. Dies würde den Ausgang in einen Dreierzustand bzw. einen Status mit drei Zuständen versetzen und derartige Spannungsschwingungen verhindern. Ein Verfahren, das eine Ausführungsform nach der Erfindung ist, das verwendet werden kann, um dies zu tun, wird in Fig. 2 dargestellt.
Fig. 2 stellt eine detaillierte Ansicht des Blocks 22 nach Fig. 1 dar. Der erste Inverter 24 weist einen Transistor 48 mit p-Kanal und einen Transistor 50 mit n-Kanal auf, die in Serie bzw. in Reihe angeschlossen sind und der zweite Inverter 26 weist einen Transistor 52 mit p-Kanal und einen Transistor 54 mit n-Kanal auf, die auch in Serie bzw. in Reihe angeschlossen sind. Die Transistoren 48, 50, 52 und 54 sind so ausge wählt, daß der erste Inverter 24 und der zweite Inverter 26 komplementäre bevorzugte Ausgangszustände haben. Der Ausdruck bevorzugter Ausgangszustand bedeutet, daß der Inverter einen Ausschaltpunkt hat, der von einer Mittelpunktsspannung versetzt ist, so daß eine mittlere Eingangsspannung den Inverter dazu veranlaßt, immer einen bekannten bevorzugten Ausgangswert zu erzeugen.
Die bevorzugten Ausgangszustände des ersten Inverters 24 und des zweiten Inverters 26 werden durch die Größenverhältnisse der Transistor 48, 50, 52 und 54 bestimmt. Das Verhältnis des Transistors 48 mit p-Kanal zu dem anderen Transistor 52 mit p-Kanal, das Verhältnis des Transistor 50 mit n-Kanal zu dem anderen Transistor 54 mit n-Kanal und die Verhältnisse der Transistoren mit p-Kanal zu denen mit n-Kanal innerhalb des ersten Inverters 24 und des zweiten Inverters 26 sind ausgewählt, um den bevorzugten Ausgangszustand des ersten Inverters 24 und des zweiten Inverters 26 zu bestimmen bzw. festzulegen. Zum Beispiel ist in einer Betriebsanordnung der Transistor 48 mit p- Kanal kleiner als der Transistor 52 mit p-Kanal und der Transistor 54 mit n-Kanal ist kleiner als der Transistor 50 mit n-Kanal. Dies veranlaßt den ersten Inverter 24 dazu, einen niedrigen bevorzugten Ausgangszustand zu haben und den zweiten Inverter 26 dazu, einen hohen bevorzugten Ausgangszustand zu haben.
Die Tabelle unten stellt dar, wie die Schaltung arbeitet, indem die möglichen Werte an der Signalleitung 20 für die Ausgänge des ersten Inverters 24 und des zweiten Inverters 26 und für die Signale an der Datenausgangssignalleitung 40 aufgeführt sind.
Der Ausdruck "mittel" in der Spalte für den Leseverstärker 14 stellt die Zeitdauer dar, während derer der Leseverstärker 14 ausbalanciert wird und das Signal an der Ausgangssignalleitung 20 bewegt sich auf einen Zwischenspannungspegel.
Der "Dreierzustand" ist in der Spalte für die Datenausgangssignalleitung 40 ausgeführt, weil beide Ausgangstransistoren 32, 38 mit p-Kanal und n-Kanal ausgeschaltet sind und die Ausgangsschaltung nach Fig. 1 von der Datenausgangssignalleitung 40 vollkommen getrennt ist. Falls die Last im wesentlichen kapazitiv ist, ändert sich das Signal an der Datenausgangssignalleitung 40 nicht; es behält den Zustand bei, den es hatte, bevor der Leseverstärker 16 abgeglichen bzw. ausgeglichen worden ist. Falls die Last eine Widerstandslast bzw. eine ohmsche Last enthält, die an eine Spannungsquelle angekoppelt ist, wird der Ausgang an der Datenausgangssignalleitung 40 anfangen, sich in der Richtung der Spannungsquelle zu ändern. Der Betrag der Änderung in den Ausgangsänderungen hängt von der Größe der Spannungsquelle und den Widerstands- und Kapazitätswerten der Last ab.
Die Fig. 3 ist eine grafische Darstellung der Spannungspegel, die die Ausgangstreiberschaltung aktivieren. Die Leitung 56 stellt das Signal an der Ausgangssignalleitung 20 dar. Die Fig. 3 zeigt zeigt das Ende eines Lesezyklus und den Anfang des nächsten Lesezyklus, wobei die Abgleichsdauer zwischen diesen liegt. Die Leitung 58 stellt den schaltenden Ausschaltpunkt für einen typischen Inverter dar. Die Leitung 60 stellt den Spannungspegel oder den schaltenden Ausschaltpunkt für den zweiten Inverter 26 dar. Die Leitung 62 stellt den Spannungspegel oder den schaltenden Ausschaltpunkt für den ersten Inverter 24 dar. Wie zu erkennen ist, ist der schaltende Ausschaltpunkt 60 für den zweiten Inverter 26 im Vergleich zu einem typischen Inverter aufwärts abgeschrägt und der schaltende Ausschaltpunkt 62 für den ersten Inverter 24 ist abwärts abgeschrägt.
Nach einem hohen Ausgang während eines Lesezyklus wird der Leseverstärker 14 zu einer Zeit T&sub1; ausbalanciert bzw. ausgeglichen. Während der Ausgleichs- bzw. Abgleichszeitdauer, der Zeit T&sub1; bis T&sub2;, wird das Signal an der Ausgangssignalleitung 20 zu einem Zwischenwert irgendwo zwischen 0 und Vcc Volt. Aufgrund der geneigten bzw. abgeschrägten schaltenden Ausschaltpunkte des ersten Inverters 24 und des zweiten Inverters 26 wird der zweite Inverter 26 ausgeschaltet und schaltet seinen Ausgang von einem niedrigen auf einen hohen Pegel. Ein erster Inverter 24 wird jedoch nicht ausgeschaltet und sein Ausgang bleibt niedrig bzw. auf einem niedrigen Pegel. Deshalb ist bei der bevorzugten Anordnung der bevorzugte Ausgangszustand des ersten Inverters 24 niedrig bzw. ein niedriger Pegel und der bevorzugte Ausgangszustand des zweiten Inverters 26 ist hoch bzw. ein hoher Pegel. Solange wie der Spannungspegel an der Ausgangssignalleitung 20 zwischen der Leitung 60 und der Leitung 62 ist, werden der erste Inverter 24 und zweite Inverter 26 ihre jeweiligen bevorzugten Ausgangszustände ausgeben. Diese bevorzugten Ausgangszustände erzeugen einen Dreierzustand bzw. Status mit drei Zuständen des Ausgangs und verhindern Spannungsschwankungen bzw. -schwingungen.
Die Fig. 4 stellt eine Ausführungsform des Blocks 22 nach Fig. 1 dar. Der Transistor 76 mit p-Kanal und ein Transistor 78 mit n-Kanal bilden einen Inverter 80. Ein Transistor 82 mit p-Kanal ist in Reihe bzw. in Serie mit dem Transistor 76 des Inverters 80 angeschlossen. Wie es in Verbindung mit Fig. 2 beschrieben ist, sind die Transistoren 76, 78 und 82 so ausgewählt, daß die Ausgangssignalleitung 84 einen bevorzugten Ausgangszustand hat.
Ein Transistor 86 mit p-Kanal und ein Transistor 88 mit n-Kanal bilden einen zweiten Inverter 90. Ein Transistor 92 mit n-Kanal ist in Serie mit dem Transistor 88 mit n- Kanal des Inverters 90 angeschlossen. Wie es in Verbindung mit Fig. 2 beschrieben ist, sind die Transistoren 86, 88 und 92 so ausgewählt, daß die Ausgangssignalleitung 94 einen bevorzugten Ausgangszustand hat. Letztlich ist ein Signal EQ&sub1; ein Eingang zu dem Transistor 92 mit n-Kanal. Der Inverter 96 invertiert das Signal EQ&sub1; und das invertierte Signal EQ&sub1; wird in den Transistor 82 mit p-Kanal eingegeben. Das Signal EQ&sub1; kann das gleiche Signal wie EQ nach Fig. 1 sein oder kann von ihm oder in bezug auf es in einer anderen Weise erhalten werden. Allgemein sollte EQ&sub1; im wesentlichen den Zustand während der Aus- bzw. Abgleichsdauer des Leseverstärkers ändern.
Wenn das Signal EQ&sub1; niedrig bzw. auf einem niedrigen Pegel ist, sind der Transistor 82 mit p-Kanal und der Transistor 92 mit n-Kanal ausgeschaltet, was die Ausgangsleitung 84 dazu veranlaßt, niedrig zu sein, und die Ausgangsleitung 94 dazu, hoch bzw. auf hohem Pegel zu sein. Normalerweise werden mit einer Eingangsspannung an der Ausgangssignalleitung 20 bei einem Zwischenzustand sowohl der Transistor 78 mit n- Kanal als auch der Transistor 86 mit p-Kanal teilweise eingeschaltet sein, wobei die Ausgangssignalleitungen 84, 94 dichter an der Zufuhrspannung oder an Null sind, jedoch nicht vollständig bei einem Spannungspegel. Die Hinzufügung des Transistors 82 mit p-Kanal und des Transistors 92 mit n-Kanal veranlaßt eine vollständigere Verschiebung zu dem bevorzugten Ausgangszustand. Folglich wirkt das Signal EQ&sub1; bei dieser Ausführungsform als ein Maskierungs- oder Austastsignal, das die Inverter 80, 90 dazu zwingt, auf ihren bevorzugten Zustand zu gehen.
Während der normalen Abtastung durch den Leseverstärker 14 ist das Signal EQ&sub1; hoch bzw. auf einem hohen Pegel. Dies schaltet beide Transistoren 82, 92 ein und die Inverter 80, 90 werden normal betrieben, wobei die Daten an der Signalleitung 20 invertiert werden. Folglich ist es nur der Effekt, die Transistoren 82, 92 von dem Signal EQ&sub1; anzutreiben, um die Ausgänge der Inverter in den bevorzugten Zustand während des Abgleichs bzw. des Ausbalancierens zu zwingen, eher als sie dort lediglich wegen des Verhältnisses der Transistoren mit p-Kanal und n-Kanal in ihnen zu betreiben.
Die Ausgangstreiberschaltung, die oben beschrieben ist, stellt deshalb den Betrieb mit drei Zuständen für die Endausgangsstufe während des Abgleichs bzw. der Ausbalancierung des Lese- bzw. Abtastverstärkers zur Verfügung. Dies wird durchgeführt, indem angemessen dimensionierte Transistoren in den Invertern vorgesehen werden, die durch den Leseverstärker getrieben werden, und indem sie auf bevorzugte Ausgangszustände gezwungen werden, indem das Abgleichs- bzw. Ausbalanciersignal ausgeblendet bzw. ausgetastet wird.
Während die Erfindung im besondere unter Bezugnahme auf eine bevorzugte Ausführungsform gezeigt und beschrieben worden ist, ist es für den Fachmann im Stand der Technik verständlich, daß verschiedene Änderungen in der Gestalt und in Einzelheiten durchgeführt werden können, ohne aus dem Bereich der Erfindung zu gelangen.

Claims

1. Ausgangstreiberschaltung, die an einen Ausgang eines Leseverstärkers angeschlossen ist, wobei die Ausgangstreiberschaltung aufweist:

einen ersten Inverter (80) und einen zweiten Inverter (90), die an einen Leseverstärker (14) angekoppelt sind, wobei die Transistoren in dem ersten Inverter und dem zweiten Inverter so ausgewählt sind, daß der erste Inverter (80) und der zweite Inverter (90) komplementäre bevorzugte Ausgangszustände haben;

einen Ausgangstransistor (32) mit p-Kanal, der an den ersten Inverter (80) angekoppelt ist, und einen Ausgangstransistor (38) mit n-Kanal, der an den zweiten Inverter (90) angekoppelt ist, wobei der erste und der zweite Inverter ihre bevorzugten Ausgangszustände in Reaktion auf einen Zwischenspannungsbereich von dem Leseverstärker (14) erzeugen, um sowohl den Ausgangstransistor (38) mit n-Kanal als auch den Ausgangstransistor (32) mit p-Kanal auszuschalten, wobei der erste Inverter (80) ferner einen zusätzlichen Transistor (82) mit p-Kanal in Serie mit seinem Transistor (76) mit p-Kanal aufweist, und wobei der zweite Inverter (90) ferner einen zusätzlichen Transistor (92) mit n-Kanal in Serie mit seinem Transistor (88) mit n-Kanal aufweist, wobei die zusätzlichen Transistoren den ersten und den zweiten Inverter in ihre bevorzugten Ausgangszustände zwingen, wenn sie ein Austast- bzw. Ausblendsignal empfangen, und wobei eine erste Kette von logischen Gattern (27, 28, 30) an den Ausgangstransistor (32) mit p-Kanal angekoppelt ist, und eine zweite Kette von logischen Gattern (33, 34, 36) an den Ausgangstransistor (38) mit n-Kanal angekoppelt ist, wobei der erste Inverter (80) und der zweite Inverter (90) verwendet werden, um die erste bzw. die zweite Kette von logischen Gattern zu treiben.

2. Schaltung nach Anspruch 1, wobei der Leseverstärker (14) angeordnet ist, um einen Speicher auszulesen, und wobei das Austast- bzw. Ausblendsignal von einem Abgleichs- bzw. Ausbalanciersignal (EQ&sub1;) von dem Speicher erhalten wird, und wobei das Austast- bzw. Ausblendisgnal den ersten zusätzlichen Transistor (82) in dem ersten Inverter (80) und den zweiten zusätzlichen Transistor (92) in dem zweiten Inverter (90) treibt.

3. Schaltung nach Anspruch 2, wobei die Schaltung in Reaktion auf das Abgleichsbzw. Ausbalanciersignal (EQ1) eine Datenleitung und eine komplementäre Datenleitung innerhalb des Speichers auf einen äquivalenten bzw. gleichen Spannungspegel einstellt.

4. Schaltung nach Anspruch 1, wobei die Größen bzw. Dimensionen der Transistoren (78, 88; 76, 86) mit n-Kanal und p-Kanal in dem ersten und dem zweiten Inverter so ausgewählt sind, daß der erste und der zweite Inverter komplementäre bevorzugte Ausgangszustände haben.

5. Schaltung nach Anspruch 1, wobei die Datenleitung und die komplementäre Datenleitung innerhalb des Speichers auf den äquivalenten bzw. gleichen Spannungspegel eingestellt sind, wenn das Abgleichs- bzw. Ausbalanciersignal (EQ&sub1;) einen niedrigen Spannungspegel aufweist.

6. Schaltung nach Anspruch 1, wobei jede Kette von logischen Gattern einen logischen Zustand enthält, der einen Eingang hat, der angeordnet ist, um ein Ausgangsfreigabesignal zu empfangen.

7. Verfahren zum Treiben einer Ausgangstreiberschaltung, wie sie im Anspruch 1 beansprucht wird, auf einen bevorzugten Ausgangszustand, das den Schritt aufweist:

der erste Inverter (80) und der zweite Inverter (90) werden auf bevorzugte Ausgangszustände mit einem Abgleichs- bzw. Ausbalanciersignal (EQ&sub1;) getrieben, das an die zusätzlichen Transistoren (82, 92) des ersten und des zweiten Inverters für eine bestimmte Zeitdauer angelegt wird, wobei die bevorzugten Ausgangszustände des ersten und des zweiten Inverters den Ausgangstransistor (32) mit p-Kanal und den Ausgangstransistor (38) mit n-Kanal ausschalten, die an den ersten bzw. den zweiten Inverter angekoppelt sind, und wobei während der vorbestimmten Zeitdauer ein Leseverstärker in Vorbereitung zur Erzeugung eines Gültigkeitssignals abgeglichen bzw. ausbalanciert wird; und

eine Datenleitung und eine komplementäre Datenleitung in einem Speicher werden auf einen äquivalenten bzw. gleichen Spannungspegel mit dem Abgleichs- bzw. Ausbalanciersignal eingestellt.

8. Verfahren nach Anspruch 7, das ferner den Schritt aufweist, ein Ausgangsfreigabesignal (OE) in die erste und die zweite Kette von logischen Gattern (27, 28, 30; 33, 34, 36) einzugeben, die an den Ausgangstransistor (32) mit p-Kanal bzw. den Ausgangstransistor (38) mit n-Kanal angekoppelt sind, wobei das Ausgangsfreigabesignal verwendet wird, beide auszuschalten, die Transistoren mit p-Kanal und mit n-Kanal.

9. Verfahren nach Anspruch 7, wobei der bevorzugte Ausgangszustand des ersten Inverter (80) komplementär zu dem bevorzugten Ausgangszustand des zweiten Inverters (90) ist.