DE69225881T2 - Verfahren zur Herstellung eines Substrates vom SOI-Typ mit einer uniformen dünnen Silizium-Schicht - Google Patents

Verfahren zur Herstellung eines Substrates vom SOI-Typ mit einer uniformen dünnen Silizium-Schicht

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Description

  • Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung eines gebondeten SOI-Substrats mit einer sehr gleichmäßigen dünnen Schicht.
  • Bekannt ist das SOI-Bondverfahren mit monokristallinen Siliciumwafern als Verfahren zur Herstellung dünner Halbleiterschichten hoher Kristallqualität, deren Rückseiten von einer nicht entfernbaren, als Isolierung dienenden Siliciumoxidschicht bedeckt sind.
  • Entsprechend einem bekannten Verfahren unter Anwendung der SOI- Bondtechnik werden ein monokristalliner Siliciumwafer, der später dünngeätzt wird (nachstehend als Bondwafer bezeichnet), und ein monokristalliner oder polykristalliner Siliciumwafer als Stützelement (nachstehend als Basiswafer bezeichnet) verwendet, wobei mindestens einer dieser Siliciumwafer zu einer Oxidschicht auf einer Seite des Siliciumwafers oxidiert wird. Der Bond- und der Basiswafer werden übereinandergelegt, und zwischen ihnen wird eine Siliciumoxidschicht als Zwischenschicht angeordnet. Anschließend werden diese Wafer beim Erwärmen auf eine vorgegebene Temperatur gebondet. Danach wird der Siliciumbondwafer zu einer dünnen Schicht geätzt, wodurch eine SOI- Bondstruktur entsteht.
  • Da die dünne monokristalline Siliciumschicht (SOI-Schicht) durch Dünnätzen des monokristallinen Siliciumbondwafers entsteht, unterscheidet sich die Kristallqualität des monokristallinen Bondwafers nicht von der des ursprünglichen monokristallinen Bondwafers und ist als Ausgangswerkstoff für die Herstellung elektronischer Vorrichtungen recht zufriedenstellend.
  • Nachfolgend sind mehrere bekannte Verfahren zum Dünnätzen von monokristallinen Bondwafern zusammengefaßt.
  • (1) Ein hochdotierter N+- oder P+-Siliciumbondwafer mit einer dünnen, leichtdotierten N-- oder P--Epitaxieschicht wird oxidiert und anschließend mit einem Siliciumbasiswafer gebondet, wobei die Oberfläche der epitaktischen Schicht zu der des Basiswafers weist. Danach erfolgt ein ausgewähltes Ätzverfahren, mit dem das N+- bzw. das P+-Siliciumbondsubstrat weggeätzt wird, während die epitaktische N-- bzw. P--Schicht zur Herstellung einer SOI-Struktur gebondet bleibt.
  • (2) Mit einer extrem genauen Präzisions-Oberflächenschleifmaschine wird ein Siliciumbondwafer abgeschliffen.
  • (3) Ein Siliciumbondwafer mit einer aufgewachsenen Oxidschicht wird mit einem Siliciumbasiswafer gebondet, und anschließend wird der Bondwafer poliert, wobei die Oxidschicht bei der Schaffung einer SOI-Struktur zum Begrenzen des Polierens dient.
  • Allerdings weisen diese bekannten Dünnätztechnologien verschiedene Nachteile auf, die im folgenden beschrieben werden.
  • Die zuerst genannte Dünnätztechnik erfordert ein Epitaxieverfahren und ist demzufolge kostenaufwendig in der Durchführung. Zudem ist es aufgrund der Probleme bei der Schaffung einer epitaktisch aufgebrachten dünnen Schicht mit einem scharfen Profil der Konzentration von Verunreinigungen schwierig, eine gleichmäßige Dicke der dünnen Schicht zu erreichen (siehe IEDM 85, pp. 684- 687, J. B. Lasky et al.).
  • Bei dem zweiten genannten Verfahren ist das Erzielen einer gleichmäßigen Dicke der dünnen Schicht problematisch, außerdem ist seine Anwendung kostspielig, da zusätzlich z.B. selektiv geätzt werden muß.
  • Das zuletzt genannte Dünnätzverfahren ist kompliziert und infolge der Einschränkungen, die sich aus der Anpassung der strukturellen Maße der aufgebrachten Oxidschicht ergeben, kaum verallgemeinerungsfähig. Häufig kommt es hierbei zu unzureichenden Bondierungen (siehe 47. Jahreskonferenz über Apparateforschung, IEEE, VB-1, 1989).
  • Wegen der ungenügenden Präzision ist es mit keinem der obengenannten Verfahren gelungen, eine dünne SOI-Schicht mit einer sehr gleichmäßigen Dicke von etwa ± 0,01 um herzustellen.
  • Kurz gesagt, die SOI-Bondstruktur hat den großen Vorteil einer vollkommenen Kristallqualität. Allerdings gelingt es mit konventionellen SOI-Herstellungsverfahren nicht, die gewünschte Dickengleichmäßigkeit der dünnen Schicht zu gewährleisten, sondern sie machen komplizierte Prozesse erforderlich und sind kostspielig.
  • Aus EP-A-0378906 ist ein Verfahren zur Herstellung einer dünnen Siliciumschicht auf einem Isolierwerkstoff bekannt, das die folgende Schritte umfaßt: Schaffung eines P-Siliciumbondwafers mit einer Oxidschicht, eines Siliciumbasiswafers mit einer Glasschicht, der eine feststehende positive Ladung aufweist, wobei der P-Siliciumbondwafer und der Siliciumbasiswafer durch die Siliciumoxidschicht und die Glasschicht miteinander verbunden sind und eine Schichtwaferstruktur bilden, die eine induzierte N-Inversionsschicht im P-Siliciumbondwafer am Übergang zwischen dem P-Siliciumbondwafer und der Siliciumoxidschicht hat, und anschließend der Schritt des Ätzens ausgeführt wird, um einen oberen Teil des Bondwafers zu entfernen und jenen Teil des Bondwafers stehenzulassen, der die Inversionsschicht aufweist.
  • In den Referaten der 20. Konferenz über Feststoffvorrichtungen und -werkstoffe aus dem Jahre 1988 ist ein Verfahren zur Schaffung einer SOI-Struktur durch Direktbonding offenbart, mit dem der P-Bondwafer durch elektrochemisches Ätzen mit einer epitaktisch auf dem Bondwafer ausgebildeten N-Ätzstoppschicht ausgedünnt wird.
  • Ziel der vorliegenden Erfindung ist die Schaffung eines Verfahrens, bei dem ein dünnes SOI-Substrat mit der gewünschten gleichmäßigen Schichtdicke mit Hilfe eines einfachen Prozesses und zu niedrigen Bearbeitungskosten hergestellt werden kann.
  • Dieses Ziel wird durch die Verfahren zur Herstellung einer dünnen Siliciumschicht auf einem Isolierwerkstoff mit den Merkmalen aus Anspruch 1 und 2 erreicht.
  • Für Fachleute auf diesem Gebiet werden das obige Ziel, die Merkmale und Vorteile der Erfindung beim Lesen der nachfolgenden Beschreibung und der angefügten Ansprüche deutlicher.
  • Für ein Herstellungsverfahren eines dünnen SOI-Substrats nach einem Aspekt der Erfindung wird ein P-Siliciumbondwafer und ein Siliciumbasiswafer geschaffen. Anschließend wird auf mindestens einem dieser beiden Wafer eine dünne Siliciumoxidschicht ausgebildet und der P-Siliciumbondwafer und der Siliciumbasiswafer werden über die Oxidschicht gebondet, so daß ein Schichtwafer entsteht. Danach wird eine positive Ladung in die Oxidschicht induziert und somit am Übergang zwischen dem P-Siliciumbondwafer und der Oxidschicht eine N-Inversionsschicht im P-Siliciumbondwafer geschaffen. Dann erfolgt ein chemischer Ätzvorgang am Schichtwafer unter Anlegen einer positiven Spannung an den P-Siliciumbondwafer, so daß ein Ätzstopp am Übergang zwischen einer Sperrschicht mit der N-Inversionsschicht und dem P-Siliciumbondwafer entsteht.
  • Die feststehende positive Ladung läßt sich durch Röntgenbestrahlung der Schichtwaferstruktur induzieren.
  • Die Oxidschicht kann entweder auf dem Siliciumbondwafer oder auf dem Siliciumbasiswafer ausgebildet werden oder auf beiden. Allerdings ist die Oxidschicht auf dem Siliciumbondwafer günstiger, da bei der Ausbildung der Oxidschicht auf dem Siliciumbasiswafer die Bondfläche mit Bor kontaminiert wird und sich der spezifische Widerstand des Siliciumbondwafers ändert.
  • Bei dem P-Siliciumbondwafer muß es sich um einen monokristallinen Siliciumwafer, beim Siliciumbasiswafer hingegen kann es sich um einen monokristallinen oder einen polykristallinen P- oder N-Wafer handeln.
  • Für ein Herstellungsverfahren eines dünnen SOI-Substrats nach einem anderen Aspekt der Erfindung werden ein P-Siliciumbondwafer und ein Siliciumbasiswafer geschaffen, und anschließend wird auf mindestens einem dieser beiden Wafer eine Oxidschicht mit einer hohen positiven Ladung ausgebildet. Anschließend werden der P-Siliciumbondwafer und der Siliciumbasiswafer über die Oxidschicht unter Erwärmung auf eine Temperatur zwischen 200 und 900ºC gebondet, wodurch ein Schichtwafer entsteht. Dann wird eine positive Spannung an den P-Siliciumbondwafer angelegt und damit ein chemischer Ätzvorgang am Schichtwafer in Gang gesetzt, so daß das Ätzen am Übergang zwischen einer Sperrschicht mit der N-Inversionsschicht einerseits und dem P-Siliciumbondwafer andererseits geschaffen wird.
  • Die Oxidschicht mit hoher positiver Ladung läßt sich durch eine ca. vierstündige Oxidierung von mindestens einem Siliciumwafer bei einer Temperatur von etwa 1050ºC in einer H&sub2;/O&sub2;-Atmosphäre und eine Entnahme des Siliciumwafers in eine trockene O&sub2;-Atmosphäre bei 500ºC herstellen.
  • Erfindungsgemäß entsteht bei der Induzierung einer feststehenden positiven Ladung in die Oxidschicht des gebondeten SOI-Substrats eine N-Inversionsschicht in der Bondwaferschicht am Übergang zur Oxidschicht. Am Übergang zwischen der Sperrschicht mit N-Inversionsschicht einerseits und dem P-Siliciumwafer andererseits wird der chemische Ätzprozeß gestoppt, wodurch man eine chemisch dünngeätzte Schicht mit einer sehr hohen Dickengleichförmigkeit erhält.
  • Induzieren läßt sich die feststehende positive Ladung in die Oxidschicht ohne weiteres durch (1) Röntgenbestrahlung des SOI-Substrats oder (2) durch Einbringen in eine trockene O&sub2;-Atmosphäre, die auf einer Temperatur knapp unter 900ºC gehalten wird, gleich nach der thermischen Oxidation und anschließendes Bonden des Siliciumbondwafers und des Siliciumbasiswafers über die Oxidschicht bei Erwärmung der übereinanderliegenden Wafer auf 200 bis 900ºC.
  • Durch die Röntgenstrahlen entsteht ein Fehler in der kovalenten Si-O-Bindung, und folglich Paare von Elektronen und positiven Defektelektronen im SiO&sub2;. Im SiO&sub2; ist die Beweglichkeit der positiven Defektelektronen gering, so daß sie im SiO&sub2; festgehalten werden. Demzufolge erhöht sich die positive Ladung durch die Röntgenstrahlung.
  • Andererseits kann mit der Wärmebehandlung bei 200 - 900ºC beim Bonden eine Verringerung der feststehenden positiven Ladung in der Oxidschicht verhindert und in der angrenzenden Schicht des Bondwafers eine N-Inversionsschicht geschaffen werden. Der Bond- und der Basiswafer werden bei einer Temperatur von über 200ºC zu einem SOI-Substrat gebondet. Allgemein erfolgt ein solches Bonden wegen der Bondfestigkeit bei 1100ºC, jedoch verringert sich hierbei die anfangs im SiO&sub2; vorliegende positive Ladung, und es kann sich keine N-Inversionsschicht ausbilden.
  • Beim chemischen Ätzen kommt es durch Anlegen einer positiven Spannung an den P-Siliciumbondwafer am Übergang zwischen der Sperrschicht mit N-Inversionsschicht und dem P-Siliciumbondwafer zum Anhalten des Ätzvorgangs, wodurch eine dünne Siliciumschicht entsteht. Erfolgt das chemische Ätzen ohne positive Spannung, wird das Ätzen nicht gestoppt, und es kann keine dünne Siliciumschicht hergestellt werden.
  • Die für diesen Vorgang gebräuchlichen Ätzmittel sind auf dem Fachgebiet bekannt. Als bevorzugtes Ätzmittel gilt zum Beispiel KOH. Die angelegte positive Spannung kann zwischen 0,3 und 5 V betragen, am günstigsten liegt sie bei 1,2 V.
  • Bis auf die Oberseite des Bondwafers, die abgeätzt werden soll, sind die anderen Bereiche mit einer Schutzschicht versehen, um dort ein Abätzen zu verhindern. Bei der Schutzschicht kann es sich um eine SiO&sub2;-Schicht handeln, die durch Wärmebehandlung in einer Oxidationsatmosphäre während des Bondens gebildet wird. Wenn die SiO&sub2;-Schicht nicht ausreicht, läßt sich als Alternative eine zusätzliche Schutzschicht z.B. aus Silikonharz vorsehen.
  • Die Dicke der dünngeätzten Siliciumschicht, die durch das Anhalten des Ätzvorgangs am Übergang zwischen der Sperrschicht mit N-Inversionsschicht und dem P-Siliciumbondwafer entsteht, ist weitgehend identisch mit der Tiefe der Sperrschicht. Mit einem steigenden spezifischen Widerstand des P-Siliciumbondwafers nimmt auch die Dicke der steuerbar dünngeätzten Schicht zu. Somit läßt sich die Dicke der dünngeätzten Siliciumschicht einstellen.
  • Erfindungsgemäß ist es zudem möglich, die Ladung in der SiO&sub2;-Schicht durch Wärmebehandlung, Röntgenstrahlen oder Gitterbildung zu zerstören. Wenn die positive Ladung in der Oxidschicht durch Röntgenbestrahlung erhöht wird, kann die erhöhte positive Ladung durch Wärmebehandlung bei 1000ºC nach dem Ätzen vernichtet werden. Erfolgt das Bonden der beiden Wafer demgegenüber bei Aufrechterhaltung einer Wärmebehandlungstemperatur zwischen 200 und 900ºC, um eine Verringerung der feststehenden positiven Ladung zu verhindern, dann kann die positive Ladung nach dem Ätzen durch eine Wärmebehandlung bei über 1000ºC verringert werden.
  • Jetzt wird die Erfindung anhand von Beispielen beschrieben, die der Veranschaulichung dienen, nicht aber als Einschränkung aufzufassen sind.
  • [Beispiel 1]
    • Herstellung des SOI-Substrats
  • Aus 20Ω cm, 525 um dicken P-(100)-Siliciumwafern wurde ein Siliciumbondwafer und ein Siliciumbasiswafer gefertigt. Vier Stunden lang wurde der Siliciumbondwafer in einer H&sub2;/O&sub2;-Atmosphäre bei 1050ºC oxidiert und dann bei 800ºC in eine trockene O&sub2;-Atmosphäre gebracht. Dadurch entstand eine Oxidschicht (SiO&sub2;) mit einer hohen, feststehenden positiven Ladung. Anschließend wurden der Siliciumbondwafer und der Basiswafer mit den Vorderseiten einander zugewandt in Kontakt gebracht und dazwischen eine Oxidschicht als Übergangsschicht vorgesehen. Bei Aufrechterhaltung dieser Bedingungen wurden die Siliciumwafer unter zweistündiger Erhitzung auf 1100ºC in einer H&sub2;/O&sub2;-Atmosphäre gebondet. Danach wurde der Siliciumbondwafer geschliffen, geläppt und poliert, bis eine Endsubstratdicke von 5 um erreicht war.
    • Röntgenbestrahlung
  • Etwa 1 Stunde lang wurde das so entstandene SOI-Substrat mit 1 MRAD- Röntgenstrahlung mittels Röntgen-Bestrahlungsgerät (hergestellt und vertrieben von Rigaku Corporation) mit 50 kV und 1 A behandelt. Infolge dieser Röntgenbestrahlung entstand eine N-Inversionsschicht in der Schicht des Siliciumbondwafers neben dem Übergang zwischen der Oxidschicht und dem Bondwafer. Durch Messung des Ausbreitungswiderstandes (SR) wurde das Vorhandensein der N-Inversionsschicht nachgewiesen.
    • Chemisches Ätzen
  • Ätzmittel: 30 % KOH, 70ºC
  • Anode: eine auf dem Bondwafer vakuumverdampfte und mit einer alkaliresistenten Schutzschicht versehene Aluminiumelektrode
  • Kathode: Planarplatin (Pt)
  • Angelegte Spannung: 1,2 V
  • Nach 8 Minuten wurde der Ätzvorgang am SOI-Substrat mit N-Inversionsschicht unter den obengenannten Bedingungen angehalten. Es war eine ca. 1,1 um dicke Siliciumschicht entstanden. Mit Hilfe einer optischen Schichtdicken- Meßvorrichtung (Handelsname "NANOSPEC" von der Nanometrix Corporation) wurde die Dickengleichförmigkeit der dünngeätzten Siliciumschicht gemessen. Sie lag im Bereich von ± 0,01 um, was einer sehr hohen Dickengleichmäßigkeit der erfindungsgemäß dünngeätzten Siliciumschicht entspricht. Die anderen, nicht zu ätzenden Bereiche des Bondwafers wurden vor dem Abätzen geschützt, indem sie mit einer ca. 1 um dicken Oxidschicht versehen wurden, die durch die Wärmebehandlung beim Bonden der beiden Siliciumsubstrate hergestellt wurde.
    • Zerstörung der Dositiven Ladung
  • Nach dem oben beschriebenen Ätzvorgang wurde das SOI-Substrat bei 1000ºC wärmebehandelt, um die in der Oxidschicht festgehaltene positive Ladung zu zerstören.
    • [Beispiel 2] Herstellung des SOI-Substrats
  • Wie beim vorangehenden Beispiel 1 wurde ein Paar 20Ω cm, 525 um dicke P- (100)-Siliciumwafer zur Herstellung eines Siliciumbondwafers und eines Siliciumbasiswafers verwendet.
  • Vier Stunden lang wurde der Siliciumbondwafer bei 1050ºC in einer H&sub2;/O&sub2;- Atmosphäre oxidiert und dann bei 800ºC in eine trockene O&sub2;-Atmosphäre gebracht. Dadurch entstand eine Oxidschicht (SiO&sub2;) mit einer hohen positiven Ladung. Anschließend wurden der Siliciumbondwafer und der Basiswafer mit den Vorderseiten einander zugewandt in Kontakt gebracht und dazwischen eine Oxidschicht als Übergangsschicht vorgesehen. Bei Aufrechterhaltung dieser Bedingungen wurden die Siliciumsubstrate unter zweistündiger Erhitzung auf 800ºC in einer H&sub2;/O&sub2;-Atmosphäre gebondet. Bei dieser Wärmebehandlung mit niedriger Temperatur entstand eine N-Inversionsschicht in der Siliciumbondschicht am Übergang zwischen der Oxidschicht und dem Bondwafer. Durch die Messung des Ausbreitungswiderstandes (SR) wurde das Vorhandensein der N-Inversionsschicht nachgewiesen. Danach wurde der Siliciumbondwafer solange geschliffen, geläppt und poliert, bis eine Endsubstratdicke von 5 um erreicht war.
    • Chemisches Ätzen
  • Ätzmittel: 30 % KOH, 70ºC
  • Anode: eine auf dem Bondwafer vakuumverdampfte und mit einer alkaliresistenten Schutzschicht versehene Aluminiumelektrode
  • Kathode: Planarplatin (Pt)
  • Angelegte Spannung: 1,2 V
  • Unter den bereits angeführten Bedingungen wurde der Bondwafer mit N-Inversionsschicht geätzt. Nach 8 Minuten wurde das Ätzen gestoppt, und es war eine ca. 1,1 um dicke Siliciumschicht entstanden. Mit Hilfe einer optischen Schichtdicken-Meßvorrichtung (Handelsname "NANOSPEC" von der Nanometrix Corporation) wurde die Gleichförmigkeit der dünngeätzten Siliciumschicht gemessen. Sie lag im Bereich von ± 0,01 um, was einer sehr hohen Dickengleichmäßigkeit der erfindungsgemäß dünngeätzten Siliciumschicht entspricht. Die anderen, nicht zu ätzenden Bereiche des Bondwafers wurden vor dem Abätzen geschützt, indem sie mit einer ca. 1 um dicken Oxidschicht versehen wurden, die durch die Wärmebehandlung beim Bonden der beiden Siliciumsubstrate hergestellt wurde. Allerdings reichte die Dicke der Oxidschicht nicht aus, um ein unnötiges Ätzen zu vermeiden. Deshalb wurde eine alkaliresistente Schicht aus Silikonharz auf den obengenannten Bereichen zum Schutz vor Abätzen aufgebracht.
    • Verringerung der positiven Ladung
  • Nach dem Ätzen wurde der SOI-Wafer bei 1000ºC wärmebehandelt um die in der Oxidschicht festgehaltene positive Ladung zu verringern.
  • Wie oben beschrieben, kann mit dem erfindungsgemäßen Verfahren eine gebondete SOI-Struktur mit sehr gleichförmiger Dicke hergestellt werden, während zugleich die perfekten kristallinen Eigenschaften erhalten bleiben und zu einer Vereinfachung des Verfahrens und einer beträchtlichen Reduzierung der Verarbeitungskosten beigetragen wird.

Claims (7)

1. Verfahren zur Herstellung einer dünnen Siliciumschicht auf einem Isolierwerkstoff mit den folgenden Schritten:
Schaffung eines P-Siliciumbondwafers und eines Siliciumbasiswafers;
Bildung einer Siliciumoxidschicht auf zumindest dem P-Siliciumbondwafer oder dem Siliciumbasiswafer;
Bonden des P-Siliciumbondwafers und des Siliciumbasiswafers durch die Siliciumoxidschicht zu einem Schichtwafer;
Induzierung einer feststehenden positiven Ladung in der Siliciumoxidschicht, so daß eine N-Inversionsschicht im P-Siliciumbondwafer am Übergang zwischen dem P-Siliciumbondwafer und der Siliciumoxidschicht entsteht, und
anschließendes chemisches Ätzen des Schichtwafers, während eine positive Ladung an den P-Siliciumbondwafer angelegt ist, so daß am Übergang zwischen einer Verarmungszone mit N-Inversionsschicht und dem P-Siliciumbondwafer das Ätzen gestoppt wird.
2. Verfahren zur Herstellung einer dünnen Siliciumschicht auf einem Isolierwerkstoff mit den Schritten:
Schaffung eines P-Siliciumbondwafers und eines Siliciumbasiswafers;
Bildung einer Siliciumoxidschicht auf zumindest dem P-Siliciumbondwafer oder dem Siliciumbasiswafer, wobei die Siliciumoxidschicht eine ausreichend große feststehende positive Ladung hat;
Bonden des P-Siliciumbondwafers und des Siliciumbasiswafers durch die Siliciumoxidschicht unter Erhitzen der Wafer auf eine Temperatur zwischen 200 und 900ºC, wodurch eine Schichtwaferstruktur mit einer N-Inversionsschicht im P-Siliciumbondwafer an einem Übergang zwischen dem P-Siliciumbondwafer und der Siliciumoxidschicht entsteht; und
anschließendes chemisches Ätzen des Schichtwafers, während eine positive Ladung an den P-Siliciumbondwafer angelegt ist, so daß am Übergang zwischen einer Verarmungszone mit N-Inversionsschicht und dem P-Siliciumbondwafer das Ätzen gestoppt wird.
3. Verfahren gemäß Anspruch 1, wobei die feststehende positive Ladung induziert wird, indem die Siliciumoxidschicht einer Röntgenbestrahlung unterzogen wird.
4. Verfahren gemäß Anspruch 1 oder 2, wobei die Siliciumoxidschicht durch eine vierstündige Wärmebehandlung von mindestens einem der Siliciumwafer bei ca. 1050ºC in einer H&sub2;/O&sub2;-Atmosphäre und anschließende Entnahme bei 800ºC in eine trockene O&sub2;-Atmosphäre gebildet wird.
5. Verfahren gemäß Anspruch 1 oder 2, wobei die Siliciumoxidschicht auf dem P-Siliciumbondwafer gebildet wird.
6. Verfahren gemäß Anspruch 1 oder 2, wobei die an den P-Siliciumbondwafer angelegte Spannung im Bereich von 0,3 bis 5 V, vorzugsweise bei etwa 1,2 V liegt.
7. Verfahren gemäß Anspruch 1 oder 2, welches desweiteren eine Wärmebehandlung der Schichtwaferstruktur bei einer Temperatur von über 1000ºC nach dem chemischen Ätzen umfaßt, wodurch die feststehende positive Ladung zerstört wird.
DE69225881T 1991-12-27 1992-02-25 Verfahren zur Herstellung eines Substrates vom SOI-Typ mit einer uniformen dünnen Silizium-Schicht Expired - Fee Related DE69225881T2 (de)

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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3192000B2 (ja) * 1992-08-25 2001-07-23 キヤノン株式会社 半導体基板及びその作製方法
US5360509A (en) * 1993-03-08 1994-11-01 Gi Corporation Low cost method of fabricating epitaxial semiconductor devices
US5346848A (en) * 1993-06-01 1994-09-13 Motorola, Inc. Method of bonding silicon and III-V semiconductor materials
JP2833519B2 (ja) * 1994-09-27 1998-12-09 日本電気株式会社 絶縁膜上の半導体膜の薄膜化方法および薄膜化装置
US5455193A (en) * 1994-11-17 1995-10-03 Philips Electronics North America Corporation Method of forming a silicon-on-insulator (SOI) material having a high degree of thickness uniformity
US5635414A (en) * 1995-03-28 1997-06-03 Zakaluk; Gregory Low cost method of fabricating shallow junction, Schottky semiconductor devices
US5674758A (en) * 1995-06-06 1997-10-07 Regents Of The University Of California Silicon on insulator achieved using electrochemical etching
US5869386A (en) * 1995-09-28 1999-02-09 Nec Corporation Method of fabricating a composite silicon-on-insulator substrate
US6383849B1 (en) * 1996-06-29 2002-05-07 Hyundai Electronics Industries Co., Ltd. Semiconductor device and method for fabricating the same
US6248651B1 (en) 1998-06-24 2001-06-19 General Semiconductor, Inc. Low cost method of fabricating transient voltage suppressor semiconductor devices or the like
US6482725B1 (en) 1999-08-18 2002-11-19 Advanced Micro Devices, Inc. Gate formation method for reduced poly-depletion and boron penetration
US7358586B2 (en) * 2004-09-28 2008-04-15 International Business Machines Corporation Silicon-on-insulator wafer having reentrant shape dielectric trenches
US7211474B2 (en) * 2005-01-18 2007-05-01 International Business Machines Corporation SOI device with body contact self-aligned to gate
JP2009076694A (ja) * 2007-09-20 2009-04-09 Panasonic Corp 窒化物半導体装置およびその製造方法
US9393669B2 (en) * 2011-10-21 2016-07-19 Strasbaugh Systems and methods of processing substrates
US9610669B2 (en) 2012-10-01 2017-04-04 Strasbaugh Methods and systems for use in grind spindle alignment
US9457446B2 (en) 2012-10-01 2016-10-04 Strasbaugh Methods and systems for use in grind shape control adaptation
CN104505403A (zh) * 2015-01-28 2015-04-08 桂林电子科技大学 一种具有介质层固定电荷的soi功率器件
US10134837B1 (en) * 2017-06-30 2018-11-20 Qualcomm Incorporated Porous silicon post processing

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4649627A (en) * 1984-06-28 1987-03-17 International Business Machines Corporation Method of fabricating silicon-on-insulator transistors with a shared element
NL8501773A (nl) * 1985-06-20 1987-01-16 Philips Nv Werkwijze voor het vervaardigen van halfgeleiderinrichtingen.
US4601779A (en) * 1985-06-24 1986-07-22 International Business Machines Corporation Method of producing a thin silicon-on-insulator layer
JPH01186612A (ja) * 1988-01-14 1989-07-26 Fujitsu Ltd 半導体基板の製造方法
KR930007096B1 (ko) * 1988-12-08 1993-07-29 후지쓰 가부시끼가이샤 세미콘덕터-온-인슐레이터(semiconductor-on-insulator)구조와 세미콘덕터-온-인슐레이터 구조를 가지는 반도체장치의 제조방법
US5013681A (en) * 1989-09-29 1991-05-07 The United States Of America As Represented By The Secretary Of The Navy Method of producing a thin silicon-on-insulator layer

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