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Die vorliegende Erfindung bezieht sich auf videographische
Anzeigesysteme der Art, die eine Verarbeitungseinrichtung,
die zum Steuern des Betriebs der Anzeigesysteme ausgelegt
ist, eine Video-Direktzugriffs-Speichereinrichtung, die zum
Speichern der anzuzeigenden Videodaten ausgelegt ist, und
eine Monitoreinrichtung umfassen, die zum Vorsehen einer
visuellen Anzeige der gespeicherten Daten ausgelegt ist.
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Bei heutigen Computersystemen, die einen videographischen
Anzeigemonitor verwenden, ist ein hohes Maß an
Prozeßleistung bzw. Verarbeitungsleistung zum Steuern der
Anzeigen erforderlich, beispielsweise wenn fensterartige
oder andere komplexe Anzeigen vorgesehen werden. Deshalb
wurden fest zugeordnete Graphikprozessoren verfügbar, die
den Hauptsystemprozessor von vielem der Verarbeitung
entlasten, die für die Information erforderlich ist, die auf
dem Monitorschirm anzuzeigen ist. Auch verwenden solche
Computersysteme im allgemeinen kommerziell erhältliche
Video-Direktzugriffsspeicher (VRAMS), die aus einer
Vielzahl von integrierten VRAM-Schaltungschips ausgebildet
sind. Jeder Chip umfaßt ein DRAM-(dynamisches
Direktzugriffsspeicher-)
Array und ein Schieberegister. Eine ganze
Datenzeile wird in das Schieberegister eingespeichert,
wodurch das DRAM-Array für Lese-/ Schreiboperationen frei
gelassen wird, um unabhängig von dem Schieberegister vorzu
liegen, das zum Austakten der Daten verwendet werden kann.
Das Schieberegister kann mit einer hohen (Video-)
Geschwindigkeit ausgetaktet werden, um den Monitor-Bildschirm
aufzufrischen. Verfügbare VRAM-Einrichtungen umfassen Ein-
Mbit-(1 Megabit-) Einrichtungen, die mit 512 Zeilen mal 512
Spalten angeordnet sind, wobei jede Spaltenspeicherstelle 4
Bit speichert. Andere Größen von VRAM-Einrichtungen,
beispielsweise 256-Kbit-Einrichtungen, sind auch verfügbar.
Zusätzlich zu den VRAM-Speichereinrichtungen für die
Videoinformation benötigt der Graphikprozessor auch einen
zusätzlichen Speicher für Programminformation und für
Nachrichtenpuffer, Schriftarttabellen etc. Das Vorsehen von
Speicher für den Graphikprozessor ist ein wesentlicher
Kostenposten für ein videographisches Anzeigesystem.
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Das Dokument DE-A-36 09 208 offenbart ein System zum
Anzeigen von Zeichen oder Grafiken auf einer rasterartigen
Anzeigeeinrichtung, das einen gemeinsamen
Bildauffrischspeicher für Zeichen und Attribute verwendet. Das System
verwendet ungenutzte Bitstellen bei Zeilenadressen an einer
Zeichenspeicherstelle, um auf eine Attributinformation für
dieses Zeichen zuzugreifen. Eine einzelne solcher Adressen
dient zum Zugreifen auf die Attributinformation für alle
Bildpunkte eines zugeordneten Zeichens. Deshalb ist kein
separater Attributspeicher erforderlich.
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Das Dokument DE-A-38 10 232 offenbart ein Rasterabtast-
Anzeigesystem, das einen RAM-Zeichengenerator und einen
Zweikanal-Videopuffer-Direktzugriffsspeicher verwendet.
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Eine Aufgabe der vorliegenden Erfindung besteht darin, ein
kostengünstiges videographisches Anzeigesystem vorzusehen.
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Deshalb ist gemäß der vorliegenden Erfindung ein
videographisches Anzeigesystem vorgesehen, wie dies in Anspruch 1
dargelegt ist.
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Es wird ersichtlich sein, daß ein videographisches
Anzeigesystem gemäß der vorliegenden Erfindung eine Kostenverrin
gerung bewirkt, da das Erfordernis für einen zusätzlichen
RAM-Speicher aufgrund der leistungsfähigen Verwendung des
VRAM-Speichers verringert oder beseitigt wird.
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Ein Ausführungsbeispiel der vorliegenden Erfindung wird nun
beispielsweise unter Bezug auf die beiliegenden Zeichnungen
beschrieben, bei denen:
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Fig. 1 ein Blockdiagramm eines videographischen
Anzeigesystems darstellt;
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Fig. 2 ein Diagramm ist, das Speicherbereiche bei
einem VRAM-Speicherabbild verdeutlicht;
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Fig. 3 ein Diagramm darstellt, das das Verwenden
einzelner VRAM-Speichereinrichtungschips bei einem VRAM-
Speicher verdeutlicht;
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Fig. 4 ein Blockdiagramm ist, das die
VRAM-Steuereinheit darstellt, die in dem System der Fig. 1 eingeschlossen
ist;
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Fig. 5 und 6 Diagramme sind, die die Implementierung
der beiden in Fig. 4 dargestellten Multiplexer
verdeutlichen;
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Fig. 7 und 8 Diagramme sind, die zum Verständnis des
VRAM-Speicher-Adressierbetriebs hilfreich sind; und
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Fig. 9 ein Speicherabbild ist, das das Verwenden
eines VRAM-Speichers bei einer Anwendung eines Systems
gemäß der vorliegenden Erfindung darstellt.
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Nimmt man nun auf Fig. 1 Bezug, ist ein Blockdiagramm eines
videographischen Anzeigesystems dargestellt, das allgemein
mit dem Bezugszeichen 10 bezeichnet ist. Das
videographische Anzeigesystem 10 umfaßt eine Haupt-CPU 12 und einen
Systemspeicher 14, die beide mit einem Systembus 16
gekoppelt sind. Der Systembus 16 steht über eine
Bus-Schnittstelleneinheit 18 mit einem lokalen 16-Bit-Bus 20 in
Verbindung. Mit dem lokalen Bus 20 sind auch ein
Graphikprozessor 22, ein Lokalspeicher 24 (der ein RAM und ein ROM
umfassen kann), der Programm- und Dateninformationen
speichern kann, und eine VRAM-Steuerschaltung 26 verbunden, die
über einen Bus 28 mit einer VRAM-Speichereinheit 30 in
Verbindung steht. Die VRAM-Speichereinheit 30 weist einen
Ausgangsbus 32 auf, der mit einem Digital/Analog-Umsetzer
34 vom RAMDAC-Typ verbunden ist, der drei Ausgangsleitungen
36 für das R-, das G- und das B-Signal aufweist, die mit
einem Farbmonitor-Bildschirm 38 verbunden sind.
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Es sollte ersichtlich sein, daß die VRAM-Speichereinheit 30
eine Vielzahl individueller integrierter
VRAM-Schaltungseinrichtungen, wie z. B. den UPD41264-VRAM-Chip von NEC
enthält. Die genaue Anzahl und die Verbindung solcher Chips
ist von der besonderen Anwendung und dem Typ des Monitor-
Bildschirms abhängig und dieser Aspekt wird, da er für die
vorliegende Erfindung nicht sachdienlich ist, hier nicht in
Einzelheiten beschrieben. Die VRAM-Chips, die bei dem
bevorzugten Ausführungsbeispiel verwendet werden, sind
vorzugsweise Ein-Mbit-Einrichtungen.
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Der Graphikprozessor 22 kann z. B. ein TMS
34010-Graphikprozessor von Texas Instruments sein. Bei einem solchen
Graphikprozessor muß die Anzeigeteilung bzw. der
Anzeigerasterabstand, d. h., der Unterschied bei Speicheradressen
zwischen zwei Bildpunkten, die an vertikal benachbarten
Stellen auf dem Bildschirm erscheinen, eine Potenz von zwei
sein, um die XY-Adressierung der Bildpunkte auf dem
Bildschirm zu unterstützen.
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Bei dem videographischen Anzeigesystem 10 des bevorzugten
Ausführungsbeispiels besteht eine Zeile auf dem Monitor-
Bildschirm 38 (Fig. 1) aus 640 Bildpunkten. Bei einem
modifizierten Ausführungsbeispiel besteht eine Monitor-
Bildschirmzeile aus 768 Bildpunkten. Da die nächste Potenz
von zwei größer als 640 1024 ist, bleiben für
Videoinformation 384 Stellen pro Reihe bzw. Zeile in dem VRAM 30
ungenutzt (redundant). Ahnlich befinden sich beim
modifizierten Ausführungsbeispiel 256 solcher ungenutzter
(redundanter) Stellen in jeder Zeile. Nimmt man auf Fig. 2
Bezug, sind schematisch drei Zeilen von VRAM-Stellen 50, 52
und 54 dargestellt, die als Zeile Nr. 1, Zeile Nr. 2 bzw.
Zeile Nr. 3 gekennzeichnet sind. Deshalb umfaßt das VRAM-
Speicherabbild einen Bereich 60 zum Speichern der
Videoinformation und einen Bereich 62, der beim bevorzugten
Ausführungsbeispiel zum Speichern von Videoinformation
nicht verwendet wird. Der Bereich 62 ist die Bereiche 64
und 66 umfassend dargestellt, wobei der Bereich 64 aus
einem Bereich 70, der Bitstellen 640 bis einschließlich 767
in Zeile Nr. 1 enthält, und entsprechenden Bereichen 71, 72
etc. in den nachfolgenden Zeilen besteht, und der Bereich
66 besteht aus einem Bereich 73, der Bitpositionen bzw.
- -stellen 768 bis 1023 enthält, und entsprechenden Bereichen
74, 75 etc. in den nachfolgenden Zeilen. Es wird
ersichtlich sein, daß der Bereich 66 Bereiche 73, 74 und 75 sowie
die entsprechende erste, zweite und dritte Zeile umfaßt,
die verstreute Speicherbereiche in dem Speicherabbild
ausbilden, bei dem die letzte Adresse 1023 in dem ersten
Zeilenbereich 73 durch eine Adressenlücke (1024 bis 1791)
vor der ersten Adresse 1792 in dem zweiten Zeilenbereich 74
gefolgt wird, wobei eine ähnliche Adressenlücke zwischen
dem Speicherbereich 74 und dem Speicherbereich 75 etc.
besteht.
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Nimmt man kurz auf die Fig. 3 Bezug, so ist die physische
bzw. körperliche Anordnung von Stellen bzw. Speicherstellen
der Zeile Nr. 1 bei zwei
Ein-Mbit-VRAM-Speichereinrichtungen 80 und 82 dargestellt, wobei die Einrichtung 80 die
gerade numerierten Bildpunktstellen und die Einrichtung 82
die ungerade numerierten Bildpunktstellen abspeichert.
Diese Anordnung ist erforderlich, da die verwendeten Ein-
Mbit-Einrichtungen 512 Spaltenspeicherstellen aufweisen.
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Deshalb ist eine einzige VRAM-Zeile, wie dies z. B. 50
(Fig. 2) ist, bei der bevorzugten Realisierung über zwei
VRAM-Einrichtungen 80, 82 verteilt, wie dies in Fig. 3
dargestellt ist. Wie in Fig. 3 weiter dargestellt ist, gibt
es einen Video-Speicherbereich, der aus einem Bereich 84 in
Einrichtung 80 und einem Bereich 86 in Einrichtung 82 sowie
einem für Videospeichern bzw. Bildspeichern nicht
verwendeten (redundanten) Bereich besteht, der aus einem Bereich 88
in Einrichtung 80 und einem Bereich 90 in Einrichtung 82
besteht. Da das Multiplexen zum Zugreifen auf die beiden
physischen Einrichtungen 80, 82 leicht realisiert wird und
um ein unnötiges Komplizieren der Beschreibung des
bevorzugten Ausführungsbeispiels zu vermeiden, sei angenommen,
daß die VRAM-Zeilen wie in dem Speicherabbild der Fig. 2
dargestellt angeordnet sind.
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Nimmt man nun auf Fig. 4 Bezug, ist ein Blockdiagramm der
VRAM-Steuerschaltung 26 dargestellt. Der 16-Bit-multiplexte
lokale Bus 20 steht mit einem Adreßdemultiplexer 100 in
Verbindung. Der Adreßdemultiplexer 100 ist mit einem
Betriebsart-Dekodierer 102 über einen 32-Bit-Bus 104
verbunden, der auch mit einer Multiplexereinrichtung 105 in
Verbindung steht, die einen RAS/CAS- (Aktivierungsimpuls für
die Adressenzeile/Aktivierungsimpuls für die
Adressenspalte-)
Multiplexer 106 umfaßt, der über einen Bus 108 mit
einem Betriebsart-Multiplexer 110 in Verbindung steht, der
auch einen Teil der Multiplexereinrichtung 105 ausbildet.
Der Betriebsart-Multiplexer 110 empfängt ein
Steuereingangssignal über eine Leitung 112 von dem Betriebsart-
Dekodierer 102. Der Ausgang des Betriebsart-Multiplexers
110 steht über den Bus 28 mit der VRAM-Speichereinheit 30
in Verbindung. Reihen- bzw. Zeilen- und
Spaltenanwahlsignale (-adressenstrobesignale) RAS/, CAS/, die aktiv
niederpegelig sind, werden mit Hilfe des Graphikprozessors
22 über eine Leitung 114 (die ein Leitungspaar für das
RAS/- bzw. das CAS/-Signal sein kann) sowohl dem
Adreßdemultiplexer 100 und dem RAS/CAS-Multiplexer 106 als auch
der VRAM-Speichereinheit 30 zugeführt.
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Nimmt man nun auf die Fig. 5 und 6 Bezug, sind
detailliertere Diagramme von Schaltungsmoduln dargestellt, die die
Multiplexer 106 und 110 (Fig. 4) ausbilden. Es sollte
ersichtlich sein, daß der Ausgangsbus 104 des
Adreßdemultiplexers 100 (unter anderem) Adreßbit A0 - A8 zu Zeitpunkten
von CAS (Aktivierungsimpuls für die Adressenspalte) und
Adreßbit A9 - A17 zu Zeitpunkten für RAS
(Aktivierungsimpuls für die Adressenzeile) zum Adressieren
einer Spalte in einer Zeile des in Fig. 2 dargestellten
VRAM-Speichers trägt (in der Praxis werden
VRAM-Speicherchips 80 und 82 in einer multiplexen Art und Weise einzeln
adressiert, die vorstehend in Verbindung mit der
Beschreibung der Fig. 3 erläutert wurde). Beim bevorzugten
Ausführungsbeispiel tritt der RAS-Zeitpunkt bei einem
Adressiervorgang früh auf und der CAS-Zeitpunkt tritt bei einem
Adressiervorgang spät auf.
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Es sollte ersichtlich sein, daß die beiden Schaltmoduln der
Anordnung der Fig. 5 entsprechen und die sieben Schalt
moduln der Anordnung der Fig. 6 entsprechen. Nimmt man auf
Fig. 5 Bezug, wird ersichtlich sein, daß der RAS/CAS-
Multiplexer 106 Schalter SW8A und SW8B umfaßt, die durch
die RAS/-, CAS/-Signale auf Leitung 114 gesteuert werden.
Der Schalter SW8A weist eine Klemme 120, die zum Empfangen
des Adreßbit A17 von dem Bus 104 verbunden ist, und eine
Klemme 122 auf, die zum Empfangen des Adreßbit A8 vom Bus
104 verbunden ist. Eine Klemme 124 steht über eine Leitung
126, die einen Teil des Busses 108 ausbildet, mit einer
Klemme 128 eines Schalters SW8C in Verbindung, der einen
Teil der Betriebsart bzw. des Modus beim Multiplexer 110
ausbildet. Der Schalter SW8B weist eine Klemme 130, die zum
Empfangen des Adreßbit AlS vom Bus 104 verbunden ist, und
eine Klemme 132 auf, die mit einer +5V-Zufuhrklemme 134 in
Verbindung steht. Eine Klemme 136 steht über eine Leitung
138, die einen Teil des Busses 108 ausbildet, mit einer
Klemme 140 des Schalters SW8C in Verbindung. Der Schalter
SW8C weist eine Klemme 142 auf, der ein Signal RAB auf
einer Leitung 144 zugeführt wird, die einen Teil des Busses
28 ausbildet. Der Schalter SW8C wird unter der Steuerung
des Betriebsart-Signals betätigt, das an der Leitung 112
anliegt.
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Es sollte ersichtlich sein, daß ein weiteres Schaltmodul
ähnlich dem in Fig. 5 dargestellten vorgesehen ist, dies
jedoch die Anschlüsse bzw. Verbindungen und die in Fig. 5
in Klammern dargestellten Bezeichnungen aufweist. So umfaßt
das weitere Schaltmodul Schalter SW7A, SW78 und SW7C und
weist Eingangsleitungen, die zum Empfangen von Adreßbit
A16, A7 und A14 verbunden sind, und eine Ausgangsleitung
auf, die das Signal RA7 vorsieht.
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Nimmt man nun auf Fig. 6 Bezug, umfaßt der RAS/CAS-
Multiplexer 106 Schalter SW6A und SW6B, die einen Teil des
RAS/CAS-Multiplexers 106 ausbilden, wobei beide mit Hilfe
der RAS/-, CAS/-Signale auf Leitung 114 gesteuert werden.
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Der Schalter SW6A weist eine Klemme 150, die zum Empfangen
des Adreßbit A15 vom Bus 104 verbunden ist, und eine Klemme
152 auf, die zum Empfangen des Adreßbit A6 vom Bus 104
verbunden ist. Eine Klemme 154 steht über eine Leitung 156,
die einen Teil des Busses 108 ausbildet, mit einer Klemme
158 eines Schalters SW6C in Verbindung, der einen Teil des
Betriebsart-Multiplexers 110 ausbildet. Der Schalter SW6B
weist eine Klemme 160, die zum Empfangen des Adreßbit A13
vom Bus 104 geschaltet ist, und eine Klemme 162 auf, die
zum Empfangen des Adreßbit A6 vom Bus 104 verbunden ist.
Eine Klemme 164 steht über eine Leitung 166 mit einer
Klemme 168 des Schalters SW6C in Verbindung. Der Schalter
SW6C weist eine Klemme 170 auf, zu der ein Signal RA6 auf
einer Leitung 172 zugeführt wird, die einen Teil des Busses
28 ausbildet. Der Schalter SW6C wird unter Steuerung des
Betriebsart-Signals gesteuert, das an Leitung 112 anliegt.
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Es sollte ersichtlich sein, daß sechs andere Schaltmoduln
ähnlich dem in Fig. 6 dargestellten vorgesehen sind, die
die Verbindungen und die in Fig. 6 in Klammern
dargestellten Bezeichnungen aufweisen. Zum Beispiel zeigt
Bezugszeichen SW6A (5A:0A) an, daß die sechs anderen Schaltmoduln
entsprechende Schalter SW5A, SW4A, SW3A, SW2A, SW1A und
SW0A umfassen. Es sollte ferner ersichtlich sein, daß die
vorstehend beschriebene Vorrichtung in einer ausgewählten
von zwei Betriebsarten betrieben werden kann, d. h., einer
Normal-Betriebsart, wobei die VRAM-Speichereinheit 30 für
eine Videoinformation adressiert wird, und eine
Zusammenhängend-Betriebsart, wobei die VRAM-Speichereinheit 30 für
Nicht-Videoinformation adressiert wird, beispielsweise für
Programmspeicher, Nachrichtenpuffer, Schriftarttabellen und
dergleichen.
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Die Normal-Betriebsart wird nun unter Bezug auf Fig. 7
beschrieben, die eine VRAM-Adressierung in der Normal-
Betriebsart verdeutlicht. Eine typische Adresse, die in dem
Anzeigesystem 10 verwendet wird, ist als Adresse 200 in
Fig. 7 verdeutlicht. Eine solche Adresse umfaßt N+1 Bit
0,...N, von denen die neun Bit 0-8 eine Spaltenadresse 202
und die neun Bit 9-17 eine Zeilenadresse bzw. Reihenadresse
204 darstellen. Die Bit 206 höherer Ordnung werden an den
Betriebsart-Dekodierer 102 angelegt. Die Gesamtanzahl der
Adreßbit ist natürlich von der Gesamtspeicherkapazität
abhängig, die für die besondere Anwendung erforderlich ist.
Beim Betrieb tritt die RAS- (Aktivierungsimpuls für die
Adressenzeile-) Zeit, die durch das Signal RAS/ eingeleitet
wird, beim Adressiervorgang früh auf und die
CAS- -(Aktivierungsimpuls für die Adressenspalte-) Zeit tritt
beim Adressierzyklus spät auf. Unter der Annahme, daß der
Betriebsart-Dekodierer 102 ein Signal vorsieht, daß die
Normal-Adressier-Betriebsart anzeigt, wird ein solches
Signal über die Leitung 112 zur Multiplexereinrichtung 105
geführt, die den RAS/CAS-Multiplexer 106 zusammen mit dem
Betriebsart-Multiplexer 110 umfaßt, die hierin vorstehend
beschrieben sind. Nimmt man also auf die Fig. 5 und 6
Bezug, sind bei der Normal-Betriebsart die Zweige bzw. Arme
der neun Schalter SW8C bis SW0C mit den oberen Klemmen,
beispielsweise 128, 158 verbunden, die in den Fig. 5 und 6
dargestellt sind.
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Beim Normal-Betriebsart-Adressiervorgang ist das RAS/-
Signal früh aktiv, um zu bewirken, daß von den Schaltern
SW8A, SW8B bis SW0A, SW0B deren Schaltarme mit den oberen
Klemmen 120, 130, 150 und 160 in Verbindung stehen. Bei
diesen Verbindungen ist ersichtlich, daß die Adreßbit A9
bis A17 als eine Zeilenadresse durch die
Multiplexereinrichtung 105 (Fig. 7) über den Bus 28 zur
VRAM-Speichereinheit 30 gerichtet werden. Beim Normal-Betriebsart-
Adressiervorgang wird das CAS/-Signal später aktiv, um zu
bewirken, daß von den Schaltern SW8A, SW8B bis SW0A und
SW0B deren Schaltarme um- bzw. überschalten, um mit den
unteren Klemmen 122, 132, 152 und 162 verbunden zu werden.
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Bei diesen Verbindungen ist ersichtlich, daß die neun
Adreßbit A0 bis A8 als eine Spaltenadresse durch die
Multiplexereinrichtung 105 zu der VRAM-Speichereinheit 30
geführt werden. So ist bei der Normal-Betriebsart für das
bevorzugte Ausführungsbeispiel der VRAM-Speicherbereich 60
(Fig. 2) adressiert, da nur die ersten 640 Bildpunktstellen
in jeder Zeile für eine Videoinformation verwendet werden.
Bei dem modifizierten Ausführungsbeispiel, das vorstehend
erörtert wurde, würden die VRAM-Speicherbereiche 60 und 64
für eine Videoinformation adressiert werden, und zwar unter
Verwendung der ersten 768 Bildpunktstellen.
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Nun wird die Zusammenhängend-Betriebsart unter Bezug auf
Fig. 8 beschrieben, die das VRAM-Adressieren bei der
Zusammenhängend-Betriebsart verdeutlicht, wobei der Betriebsart-
Dekodierer 102 auf der Leitung 112 ein Signal vorsieht, das
die Zusammenhängend-Adressier-Betriebsart anzeigt. Bei der
Zusammenhängend-Adressier-Betriebsart sind von den
Schaltern SW8C bis SW0C (Fig. 5 und 6) deren Schaltarme mit
deren unteren Klemmen, beispielsweise 140 und 168
verbunden.
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Bei dem Zusammenhängend-Betriebsart-Adressiervorgang ist
das RAS/-Signal früh aktiv, um zu bewirken, daß von den
Schaltern SW8A, SW8B bis SW0A und SW0B (Fig. 5 und 6) deren
Schaltarme mit den oberen Klemmen 120, 130, 150 und 160 in
Verbindung stehen. Bei diesen Verbindungen ist ersichtlich,
daß die neun Adreßbit A7 bis A15, die in Fig. 8 durch das
Bezugszeichen 222 bezeichnet werden, als eine Zeilenadresse
über die Multiplexereinrichtung 105 (Fig. 8) über den Bus
128 zur VRAM-Speichereinheit 30 gerichtet werden. Bei dem
Zusammenhängend-Betriebsart-Adressiervorgang ist das CAS/-
Signal später aktiv, um zu bewirken, daß von den Schaltern
SW8A, SW8B bis SW0A und SW0B deren Schaltarme umschalten,
um mit den unteren Klemmen 122, 132, 152 und 162 verbunden
zu werden. Bei diesen Verbindungen ist ersichtlich, daß die
Multiplexereinrichtung 105 Adreßbit A0 bis A6 zusammen mit
zwei Hoch-(H), d. h., "1"-Wert-Bit, die von der +5V-
Spannungsquelle 134 (Fig. 5) abgeleitet werden, bei
Adreßbit-Stellen A7 und A8 empfängt. So wird die Neun-Bit-
Adresse 224 (Fig. 8) über die Multiplexereinrichtung 105
und den Bus 28 für die VRAM-Speichereinheit 30 vorgesehen.
Kurz zusammengefaßt ist ersichtlich, daß die Auswahl
zwischen dem Normal-Speicherbetriebsart-Betrieb und dem
Zusammenhängend-Speicherbetriebsart-Betrieb durch
geeignetes Dekodieren von Adreßbit hoher Ordnung in dem
Betriebsart-Dekodierer 102 bewirkt wird. Für den Normal-
Speicherbetriebsart-Betrieb wird der Bereich 60 (Fig. 2)
oder bei dem modifizierten Ausführungsbeispiel der
kombinierte Bereich 60 und 64 für einen Zugriff ausgewählt. Für
den Zusammenhängend-Speicherbetriebsart-Betrieb werden die
Adreßbit 222 für eine Zeilenauswahl tatsächlich um 2 Bit
nach rechts verschoben und die Adreßbit 224 für die
Spaltenauswahl werden an ihren beiden Speicherstellen höchster
Ordnung auf einem Hoch- oder "1"-Pegel gehalten, wodurch
der Zugriff auf das rechteste Viertel, d. h. den Bereich 66
(Fig. 2) der VRAM-Speichereinheit 30 beschränkt wird. Nimmt
man auf Fig. 8 Bezug, ist ersichtlich, daß bei der
Zusammenhängend-Betriebsart Bit A0 bis A15 der Adressenbit 200
für die Adressendefinition verwendet werden und daß
aufeinanderfolgende (zusammenhängende) Adressen in diesem Bereich
auf aufeinanderfolgende Bitstellen bzw. Bitspeicherstellen
in dem Speicherbereich 66 zugreifen, wodurch ein solcher
Bereich als ein zusammenhängender Speicherbereich dient,
selbst obwohl er aus verstreuten Bereichen in dem Abbild
der VRAM-Speichereinheit 30 ausgebildet wird.
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Nimmt man nun auf Fig. 9 Bezug, ist ein Speicherabbild 300
eines VRAM-Speichers bei einem
Anwendungsausführungsbeispiel der vorliegenden Erfindung dargestellt, bei dem
eine Vielzahl einzelner VRAM-Einrichtungen (nicht
dargestellt) verwendet wird, wobei das Speichern der Information
für zwei unterschiedliche 640 mal 480
Bildpunkt-Bildschirmbilder verdeutlicht wird, die auf dem Monitor 38 (Fig. 1)
angezeigt werden können. Deshalb speichert der Bereich 302
die Videoinformation für ein erstes Bildschirmbild und der
Bereich 304 speichert die Videoinformation für ein zweites
Bildschirmbild. Es wird ersichtlich sein, daß bei dieser
Anwendung ein Bildschirmbild auf dem Monitor 38 (Fig. 1)
angezeigt werden kann, während der Graphikprozessor 22 die
Information für das andere Bildschirmbild verarbeitet. Der
Bereich 306 bildet einen zusammenhängenden Speicherbereich
aus, der durch zusammenhängende Adressen adressierbar ist,
und sieht 256 Kbyte eines zusätzlichen Speichers für den
Graphikprozessor 22 vor. Der Bereich 308 ist ein nicht
verwendeter (redundanter) Speicherbereich und der Bereich
310 bildet einen anderen nicht verwendeten Speicherbereich
aus. Alternative Anordnungen sind möglich. Falls die Größe
des zusammenhängenden Speicherbereichs 306 verringert wird,
so daß er nicht mehr als die ersten 960 Zeilen enthält,
dann kann z. B. der Bereich 310, der die übrigen Zeilen von
960 bis 1023 darstellt, als ein zusätzlicher
Speicherbereich unter Verwendung der Normal-Betriebsart verwendet
werden.