DE68926012T2 - Verfahren zur Herstellung eines isolierenden Gebiets in einem Halbleitersubstrat. - Google Patents

Verfahren zur Herstellung eines isolierenden Gebiets in einem Halbleitersubstrat.

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Description

    HINTERGRUND DER ERFINDUNG
  • Die Erfindung betrifft einen Isolator zum elektrischen Isolieren von Halbleiter-Bauelementen, Komponenten einer integrierten Halbleiterschaltung voneinander.
  • Die Speicherkapazität höchstintegrierter Schaltkreise, wie durch DRAMs (dynamische Direktzugriffsspeicher) SRAMs (statische Direktzugriffspeicher) usw. repräsentiert, hat sich in den letzten drei Jahren vervierfacht. DRAMs, wie sie derzeitig hauptsächlich hergestellt werden, sind solche von 256 kb und 1 Mb. DRAMs von 4 Mb und 16 Mb, wie sie in der nahen Zukunft hauptsächlich hergestellt werden sollen, werden derzeit untersucht. Es kann leicht vorhergesagt werden, daß DRAMs sich so entwickeln, daß sie Speicherkapazitäten von 64 Mb und dann von 256 Mb aufweisen.
  • Eine derartige Zunahme der Packungsdichte auf der begrenzten Chipfläche wurde durch Verringern der Größe von Halbleiter- Bauelementen erzielt, die eine Schaltung oder Schaltungen aufbauen. Z.B. beträgt die Minimalgröße von für einen 1-Mb- DRAM verwendeten MOS-Transistoren derzeit höchstens 1 µm, und die Größe wird sicher kleiner als 0,5 µm und dann 0,25 µm werden. Zusätzlich zur verringerten Größe von Halbleiter- Bauelementen betreffen Isolierbereiche, die zwischen den Halbleiter-Bauelementen auf einem Chip liegen, ebenfalls die Realisierung einer Zunahme der Packungsdichte. Genauer gesagt, ist eine Verkleinerung der isolierenden Gebiete unabdingbar, um einen Zuwachs der Packungsdichte zu erzielen, und die Isolierungsbreite muß kleiner als 1 µm, bis sogar höchstens 0,5 µm werden.
  • Allgemein gesagt, bestehen die isolierenden Gebiete aus Siliziumdioxid, das mittels eines selektiven Oxidationsverfahrens auf die folgende Weise hergestellt wird. Unmaskierte Gebiete eines ein Siliziumsubstrat bedeckenden Siliziumnitridfilms werden abgeätzt und dann wird die freigelegte Oberfläche des Siliziumsubstrats selektiv oxidiert, wodurch das als Isolator dienende Siliziumoxid ausgebildet wird.
  • Beim selektiven Oxidationsverfahren haben sich jedoch die folgenden Schwierigkeiten gezeigt, wenn die Gebiete mit Halbleiter-Bauelementen und die dazwischenliegenden isolierenden Gebiete kleiner werden. Zunächst schreitet die Oxidation des Siliziumsubstrats während des Prozesses der selektiven Oxidation sogar in mit dem Siliziumnitridfilm bedeckte Gebiete fort, und im Ergebnis breitet sich ein als Vogelschnabel bezeichneter Siliziumdioxidfilm aus. Daher besteht eine Grenze hinsichtlich einer Verringerung der isolierenden Gebiete. Zweitens ist eine lange Zeit für den Oxidationsprozeß erforderlich. Daher leidet das Siliziumsubstrat unter Spannungen und wird fehlerhaft. Im Ergebnis verschlechtern sich die Eigenschaften der auf dem Substrat hergestellten Halbleiter-Bauelemente.
  • Als Alternativverfahren zum selektiven Oxidationsverfahren mit den vorstehend genannten Schwierigkeiten wurde ein Grabenauffüll-Isolationsverfahren vorgeschlagen. Dieses neue Verfahren besteht darin, daß rechteckige Gräben in einem Siliziumsubstrat ausgebildet werden und die Gräben mit einer Siliziumoxidschicht oder anderen Schichten aufgefüllt werden. Gemäß diesem Verfahren sind nur die Grabengebiete isolierende Gebiete, die als Isolatoren dienen. Daher ist eine Verkleinerung der isolierenden Gebiete möglich. Außerdem ist eine Verschlechterung der Substrateigenschaften verhindert, da dieses Verfahren -keinen sich über lange Zeit erstreckenden Wärmeprozeß aufweist.
  • Das Grabenauffüllverfahren ist ein Isolierverfahren, das für die Herstellung integrierter Halbleiterschaltungen mit hoher Packungsdichte geeignet ist. Jedoch weist dieses Verfahren die folgenden Schwierigkeiten auf.
  • Fig. 9 ist eine schematische Schnittansicht, die ein durch das vorstehend beschriebene herkömmliche Grabenauffüllverfahren ausgebildetes isolierendes Gebiet zeigt. In Fig. 9 bezeichnet die Bezugszahl 20 ein Siliziumsubstrat, in dem ein Graben 21 durch ein reaktives Ionenätz(RIE)-Verfahren ausgebildet ist. Die Bezugszahl 22 bezeichnet eine Siliziumdioxidschicht, die den Graben 21 auffüllt. Die Siliziumoxidschicht 22 wird zunächst durch ein CVD(chemische Dampfniederschlagung)-Verfahren aufgewachsen und dann so bearbeitet, daß der in Fig. 9 dargestellte Zustand erlangt wird. Nachteiligerweise entsteht in der Oberfläche der Siliziumdioxidschicht im Graben 21 aus dem folgenden Grund eine sehr kleine Senke 23. Die Siliziumdioxidschicht 22 zum Auffüllen des Grabens 21 wächst nicht nur am Boden des Grabens 21, sondern mit beinahe derselben Geschwindigkeit auch an dessen Seiten. Demgemäß stoßen in einem engen Graben mit der Breite "a" und der Tiefe "b", die die Beziehung
  • b > a/2
  • einhalten, die Siliziumdioxidschichten 22, die von den entgegengesetzten Seiten des Grabens 21 ausgehend wachsen, in der Mitte des Grabens 21 aneinander und es entsteht ein Übergang 24 mit der Tiefe (b-a/2). Die Vereinigung der Siliziumoxidschichten 22 am Übergang 24 ist so schwach, daß das Siliziumdioxid während eines Spülprozesses unter Verwendung verdünnter Fluorwasserstoffsäure, wobei es sich um einen unabdingbaren Prozeß beim Siliziumhalbleiter-Herstellungsprozeß handelt, leicht geätzt wird, wodurch die kleine Senke entsteht.
  • Im allgemeinen folgen die Herstellung eines Gateisolierfilms und eine Metallisierung für eine Gateelektrodenverdrahtung für einen MOS-Transistor der Herstellung der isolierenden Gebiete. Wenn dabei in den isolierenden Gebieten kleine Senken existieren, erfolgt ein Durchtrennen der Verdrahtung. Außerdem treten Kurzschlüsse auf, wenn Verdrahtungsmaterial in der kleinen Senke zurückbleibt.
  • IBM Technical Disclosure Bulletin, Vol. 23, No. 11, April 1981, Seiten 4.917 bis 4.919 offenbart einen durch das Grabenauffüllverfahren hergestellten Isolator. Die kleinen Senken werden dadurch beseitigt, daß in der Mitte der Gräben kleine Schlitze ausgebildet werden. Danach wird eine Siliziumnitridschicht abgeschieden. Wenn die Schlitze zu breit sind, als daß sie durch das Siliziumnitrid wieder aufgefüllt werden könnten, kann die Wiederauffüllung dadurch abgeschlossen werden, daß Polysilizium abgeschieden wird, gefolgt von einer Oxidation.
  • Jedoch kann der Siliziumnitridfilm im isolierenden Gebiet die Entstehung eines Vogelschnabels bei den Oxidationsschritten des Bauelement-Herstellprozesses nach der Fertigstellung des isolierenden Gebiets aus den folgenden Gründen nicht verhindern.
  • Um ein Halbleiter-Bauelement in einem aktiven Bereich her zustellen, muß das Silizium aktiven Bereich freigelegt werden. Daher wird der Siliziumnitridfilm auf der Substratoberfläche im aktiven Bereich entfernt. Im Ergebnis verbleibt der Siliziumnitridfilm nur innerhalb der Schlitze, und das CVD-Siliziumoxid wird freigelegt. Im allgemeinen folgen beim Herstellprozeß von Halbleiter-Bauelementen dem Herstellprozeß für das isolierende Gebiet viele andere Oxidationsschritte.
  • Während derartigen Oxidationsschritten diffundiert Sauerstoff in das Siliziumoxid, und es werden sogar die bauelementseitigen Seitenwände der Gräben oxidiert, was zu einer Querausweitung des isolierenden Gebiets führt.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Es ist daher eine Hauptaufgabe der Erfindung, einen Isolator zum Isolieren von Halbleiter-Bauelementen in einer integrierten Schaltung zu schaffen, der sich für die Anwendung bei VLSI-Schaltungen eignet, wobei die dem herkömmlichen Grabenauffüllverfahren innewohnenden Schwierigkeiten überwunden sind.
  • Die vorstehende Aufgabe ist durch ein Bauelement mit den Merkmalen des beigefügten Anspruchs gelöst.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die Erfindung wird aus der folgenden detaillierten Beschreibung und den beigefügten Zeichnungen, die nur zur Veranschaulichung vorliegen und demgemäß für die Erfindung nicht beschränkend sind, vollständiger zu verstehen sein.
  • Fig. 1 bis 8 veranschaulichen einen Herstellprozeß eines Isolators als ein Ausführungsbeispiel der Erfindung; und
  • Fig. 9 ist eine erläuternde Darstellung zum Veranschaulichen von Problemen, wie sie dem bekannten Grabenauffüllungs-Isolierverfahren innewohnen.
  • DETAILLIERTE BESCHREIBUNG DES BEVORZUGTEN AUSFÜHRUNGSBEI- SPIELS
  • Es wird nun ein Ausführungsbeispiel der Erfindung gemäß den Fig. 1 bis 8 beschrieben, in denen ein Herstellprozeßablauf für einen Isolator gemäß dem vorliegenden Ausführungsbeispiel schematisch veranschaulicht ist. Bei diesem Ausführungsbeispiel wird Elektronenstrahl-Lithographie verwendet. Selbstverständlich können für die Lithographie andere Technologien verwendet werden.
  • In Fig. 1 bezeichnet die Bezugszahl 2 ein Resistmuster, das durch Elektronenstrahl-Lithographie hergestellt wurde. Ein p-Siliziumsubstrat 1 wird durch ein RIE-Verfahren in vertikaler Richtung bearbeitet, wobei das Resistmuster 2 als Maske verwendet wird, so daß ein Graben 3 in das Substrat 1 eingeätzt wird. Anschließend werden unter Verwendung des Resistmusters 2 als Maske Borionen durch eine Ionenimplantationstechnologie schräg in den Graben 3 gestrahlt. Auf diese Weise werden p&spplus;-Bereiche 4 am Boden und den Seiten des Grabens 3 ausgebildet. Dieser Graben 3, der bei diesem Ausführungsbeispiel eine Breite von 0,4 µm und eine Tiefe von 0,6 µm aufweist, begrenzt den Isolator.
  • Danach wird, nach dem Entfernen des Resists, die Oberfläche des Substrats thermisch oxidiert, so daß eine Siliziumdioxidschicht 5 mit 10-50 nm an den Wänden des Grabens 3 aufwächst. Anschließend wird Siliziumnitrid durch ein CVD-Verfahren bei verringertem Druck abgeschieden, um eine Siliziumnitridschicht 6 in der Größenordnung von 30-50 nm herzustellen. Dann wird eine weitere Siliziumdioxidschicht 7 in der Größenordnung von 0,6-1,0 µm durch ein CVD-Verfahren auf der Siliziumnitridschicht 6 abgeschieden. Zum Auffüllen des Grabens 3 reicht eine dünnere Siliziumdioxidschicht aus, wobei ein breiter Graben eine Siliziumdioxidschicht mit einer Dicke erfordert, die größer als die Tiefe des Grabens ist, die die minimale Dicke darstellt. Um eine glattere Oberfläche zu erhalten, ist es bevorzugt, die Siliziumdioxidschicht 7 so dick wie möglich herzustellen.
  • Danach wird ein Resist (nicht dargestellt) durch ein Schleuderverfahren so auf die Siliziumdioxidschicht 7 aufgebracht, daß eine gleichmäßige Oberfläche erhalten wird. Danach werden der Resist und die Siliziumdioxidschicht 7 durch eine RIE-Technik mit derselben Geschwindigkeit geätzt, bis die Siliziumnitridschicht 6 freiliegt. Demgemäß ist die in Fig. 3 dargestellte Konfiguration erhalten. Danach wird der verbliebene dünne Siliziumdioxidfilm auf der Siliziumnitridschicht 6 in einer verdünnten Fluorwasserstoffsäure-Lösung entfernt. Dabei entsteht an der Oberfläche der Siliziumdioxidschicht 7 in der Mitte des Grabens 3 eine kleine Senke 8, wie in Fig. 4 dargestellt. Diese Senke 8 wird mit einer polykristallinen Siliziumschicht 9 aufgefüllt, die unter Verwendung eines CVD-Prozesses mit verringertem Druck in der Größenordnung von 1.000-3.000 Å (10 Å = 1 nm) abgeschieden wird, wie in Fig. 5 dargestellt. Anschließend wird ein Ätzvorgang ausgeführt, um die polykristalline Siliziumschicht 9 zu entfernen, bis die Siliziumnitridschicht 6 freiliegt, wie in Fig. 6 dargestellt. Im Ergebnis verbleibt das polykristalline Silizium 9 als Füllung in der engen Senke 8. Dann wird das polykristalline Silizium 9 an seiner Oberfläche thermisch oxidiert, damit eine Siliziumdioxidschicht 10 in der Größenordnung von 1.000-3.000 Å erhalten wird, wie in den Fig. 7a und 7b dargestellt. Dabei wird keine Quererstreckung des isolierenden Gebiets beobachtet, wie sie bei einem selektiven Oxidationsprozeß beobachtet würde, da die Oberfläche des Siliziumsubstrats 1 und die Wände des Grabens 3 mit der Siliziumnitridschicht 6 bedeckt sind. Einige Oxidationsbedingungen bewirken, daß das polykristalline Silizium 9 am Boden der kleinen Senke 8 zurückbleibt. Da jedoch das verbleibende polykristalline Silizium 9 durch die dicke Siliziumdioxidschicht 7 eingeschlossen ist, führt es zu keinem Kurzschluß oder arbeitet als potentialungebundenes Gate, wodurch die Eigenschaften peripherer Bauelemente nie beeinflußt werden.
  • Schließlich werden die Beseitigung der Siliziumnitridschicht 6 vom Siliziumsubstrat 1 unter Verwendung der RIE-Technik und dann die Beseitigung der Siliziumdioxidschicht 5 in verdünnter Fluorwasserstoffsäure-Lösung ausgeführt, wie in den Fig. 8a und 8b dargestellt. Auf diese Weise wird die Herstellung des Isolators abgeschlossen.
  • Anschließend werden in das Siliziumsubstrat 1 Bauelemente wie MOS-Transistoren eingebaut und die Herstellung einer integrierten Schaltung oder integrierter Schaltungen mit den durch die Isolatoren mit dem oben angegebenen Aufbau isolierten eingebauten Bauelemente wird abgeschlossen.
  • Tatsächlich wurden MOS-Transistoren (nicht dargestellt) mit einer Kanallänge von 0,5 µm hergestellt, die durch Isolatoren mit der geringen Breite von 0,4 µm, die gemäß den obigen Prozessen hergestellt wurden, isoliert waren. Es erfolgten Messungen an den Transistoren. Das Meßergebnis zeigte, daß die Transistoren bessere Eigenschaften hatten, d. h., daß z. B. die Leckströme im Vergleich mit denen bei Transistoren mit denselben Abmessungen, die jedoch über durch das selektive Oxidationsverfahren hergestellte isolierende Gebiete isoliert waren, kleiner waren. Außerdem war hinsichtlich eines Lecks zwischen Bauelementen, wie durch den parasitären MOS-Transistor-Effekt hervorgerufen, die Schwellenspannung für Lecks ausreichend hoch, konkurrierend mit dem Fall bei Transistoren, die über durch das selektive Oxidationsverfahren hergestellte isolierende Gebiete isoliert sind.
  • Zusätzlich zu den obigen Vorteilen hatten die Isolatoren beim vorliegenden Ausführungsbeispiel, bei denen eine in der Mitte des Grabens 5 auf der Siliziumoxidschicht 7 ausgebildete kleine Senke 8 mit Silizium 9 aufgefüllt war, das seinerseits zum Herstellen der Siliziumdioxidschicht 10 thermisch oxidiert war, die folgenden guten Wirkungen.
  • Erstens wurden keine weiteren kleinen Senken mittels Behandlungen durch verdünnte Fluorwasserstoffsäure nach der Fertigstellung der Isolatoren erzeugt. Im Ergebnis waren Unterbrechungen der Verdrahtung über den Isolatoren und Kurzschlüsse verhindert, wodurch die Ausbeute und die Zuverlässigkeit der integrierten Halbleiterschaltungen stark verbessert war.
  • Zweitens wurde, da die über dem Graben 3 ausgebildete Siliziumdioxidschicht 10 durch thermische Oxidation des Siliziums 9 in der Senke erhalten wurde, diese Siliziumdioxidschicht 10 nur sehr wenig reduziert und mit vergleichweise glatter Oberfläche selbst dann aufrechterhalten, wenn der Wafer den Herstellungsprozeß einer integrierten Halbleiterschaltung durchlief. Dies, da das thermisch oxidierte Silizium größere Beständigkeit gegen eine Fluorwasserstoffsäure- Lösung als durch das CVD-Verfahren abgeschiedenes Siliziumdioxid aufweist. Die Beibehaltung einer glatten Oberfläche des Isolators verhinderte eine Unterbrechung der Verdrahtung und ermöglichte einen schnellen Bauelemente-Herstellprozeß und verbesserte Produktivität.
  • Nachdem die Erfindung auf diese Weise beschrieben wurde, ist es ersichtlich, daß sie auf viele Arten variiert werden kann. Derartige Variationen sollen nicht als Abweichung vom Grundgedanken und Schutzbereich der Erfindung angesehen werden, und alle derartige Modifizierungen, die dem Fachmann ersichtlich sind, sollen im Schutzbereich des folgenden Anspruchs enthalten sein.

Claims (1)

1. Verfahren zum Herstellen eines Isolators zum Isolieren von Halbleiter-Bauelementen in einer integrierten Schaltung auf einem Halbleitersubstrat (1), mit den folgenden Schritten:
- Ätzen eines Grabens (3) mit vorgegebener Breite und Tiefe in die Oberfläche des Siliziumsubstrats, Abscheiden einer ersten CVD-Siliziumdioxidschicht (7) auf dem Siliziumsubstrat (1), um den Graben (3) aufzufüllen, und Ausführen eines ersten Ätzvorgangs an der ersten Siliziumdioxidschicht (7) in solcher Weise, daß nur ein Teil dieser ersten Siliziumdioxidschicht (7) innerhalb des Grabens (3) verbleibt;
- Ausführen eines zweiten Ätzvorgangs an der ersten Siliziumdioxidschicht (7), um eine Senke (8) in der Mitte der Oberfläche dieses Abschnitts aus Siliziumdioxid auszubilden;
- Abscheiden einer polykristallinen Siliziumschicht (9), um die Senke (8) aufzufüllen, und Ätzen der polykristallinen Siliziumschicht (8) in solcher Weise, daß diese polykristalline Siliziumschicht (8) nur in der Senke zurückbleibt; und
- thermisches Oxidieren der Oberfläche der polykristallinen Siliziumschicht (9) in solcher Weise, daß eine zweite Siliziumdioxidschicht (10) erhalten wird; gekennzeichnet durch
- Aufwachsen einer weiteren Siliziumdioxidschicht (5) auf den Oberflächen des Grabens und des Substrats und Abscheiden einer Siliziumnitridschicht (6) auf der weiteren Siliziumdioxidschicht (5) vor dem Schritt des Abscheidens der ersten Siliziumdioxidschicht (7); und
- Ätzen, während des Ätzvorgangs der ersten Siliziumdioxidschicht (7) und des Ätzens der polykristallinen Siliziumschicht (9), dieses Siliziumdioxids bzw. dieses polykristallinen Siliziums, bis die Siliziumnitridschicht (6) an der Substratoberfläche freiliegt.
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JP2007005767A (ja) * 2005-05-23 2007-01-11 Nec Electronics Corp 接合型電界効果トランジスタ及びその製造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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