DE68920464T2 - Taktgesteuerte Datenabtastschaltung. - Google Patents

Description

• Die Erfindung betrifft eine Schaltung zur Wiedergewinnung von Taktinformation aus einem ankommenden Datensignal. Derartige Schaltungen sind insbesondere zur Ausrichtung bzw. zur Synchronisation eines lokalen Takts in einer Datenempfängerschaltung auf ein ankommendes Datensignal zur Minimierung von Bitfehlerraten im empfangenen Datensignal von Nutzen.
• Datensignale werden heutzutage häufig über Lichtleitfaserkabel übertragen. Der größte Rauschanteil in derartigen Signalen zeigt sich als Phasenjitter, das durch Dispersion innerhalb der Fasern erzeugt wird, ferner durch differentielle oder unterschiedliche Anstiegsgeschwindigkeiten in den Flanken der Signale, verursacht durch LED- Umschaltung, und infolge von Rauschen in Transimpedanzverstärkern. Es wurde ein internationaler Standard FDDI festgesetzt, der erfordert, daß Daten mit einer festgelegten Rate typischerweise 125 MB/s im 4B/5B-Format (ein fünf Bit Codewort repräsentiert vier Datenbits) und in einer inversen Codierung ohne Rückkehr auf Null bzw. den Bezugspunkt (NRZI = non-return-to-zero-inverse coding) übertragen werden, wobei ein positiver oder negativer Übergang in einer Bitperiode eine "1" anzeigt und das Fehlen eines Übergangs in einer Bitperiode eine "O" anzeigt. Die Übergänge können jede Bitperiode mit einer maximalen Rate von Eins und jede 10 Bitperioden mit einer minimalen Rate von Eins (bekannt als Masterleitungsstatus) auftreten.
• Daher stellt ein Hauptproblem bei der Auslegung von Empfängerschaltungen für derartige Datensignale das Vorsehen eines lokalen oder örtlichen Taktes dar, der trotz Phasenjitter so exakt auf das ankommende Datensignal einrasten kann, daß das Datensignal mit minimalen Bitfehlerraten exakt decodiert werden kann.
• In unserer gleichzeitig anhängigen Anmeldung GB-A- 2187316 ist eine Empfängerschaltung offenbart, die eine modifizierte Costas-Phasenregelschleiffe umfaßt, die einen spannungsgesteuerten Oszillator (hier als VCO bezeichnet) und duale Integrations- und Halteschaltungen umfaßt, die auf ein ankommendes Manchester codiertes Zweiphasensignal ansprechen, um ein Fehlersignal an den VCO in Abhängigkeit von der Phasendifferenz zwischen dem ankommenden Signal und einem lokalen Taktsignal vorzusehen. Die dualen Integrations- und Halteschaltungen arbeiten so mit entgegengesetzter Phase, daß eine Schaltung während eines halben Zyklus integriert, während die andere Schaltung hält und dann zurückgesetzt wird. Diese Betriebsart ist dann geeignet, wenn in jeder Bitperiode ein Phaseninformation liefernder regelmäßiger Übergang vorliegt. Jedoch sind derartige Schaltungen nicht geeignet, wenn wie bei der NRZI- Codierung kein regulärer ubergang innerhalb der Bitperiode des ankommenden Datensignals vorliegt, da Übergänge nur auftreten, wenn ein "1"-Bit angezeigt wird.
• Im US-Patent Nr. 3,806,656 ist eine Taktwiedergewinnungsschaltung angegeben, in der zwei Paare von Integrations- und Halteschaltungen vorgesehen sind, die zyklisch angeordnet sind, um empfangene Signale zu integrieren und zu halten und Fehlersignale zur Steuerung eines spannungsgesteuerten Oszillators aus der Differenz zwischen integrierten Werten vorzusehen, die abwechselnd bzw. der Reihe nach von jedem Paar gehalten werden.
• Die vorliegende Erfindung liefert eine Schaltung zur Wiedergewinnung von Taktinformation aus ankommenden Datensignalen, die Übergänge zwischen oberen und unteren Spannungspegeln zeigen, wobei die Schaltung einen spannungsgesteuerten Oszillator umfaßt, der Taktsignale zu Integrations-/Halteeinrichtungen liefert, die die ankommenden Datensignale empfangen, wobei die Integrations/Halteeinrichtungen ein Fehlersignal an den spannungsgesteuerten Oszillator liefern zur Einstellung bzw. Abstimmung dessen Phase auf die der ankommenden Datensignale, dadurch gekennzeichnet, daß die Integrations/Halteeinrichtungen zumindest zwei Integrations/Halteschaltungen umfassen, die der Reihe nach bzw. abwechselnd zur Integration der ankommenden Datensignale betriebsfähig oder betriebsbereit sind, und daß eine Steuereinrichtung vorgesehen ist, die abhängig von einem Übergang in den ankommenden Datensignalen zwischen den Spannungspegeln während einer Periode der Taktsignale ist und auf einen solchen Übergang anspricht, um ein Haltesignal an eine betriebsbereite Integrations/Halteschaltung am Ende dieser Periode derart zu liefern, daß der integrierte Wert zumindest während der darauffolgenden Periode zur Lieferung dieses Fehlersignals gehalten wird.
• Vorzugsweise werden mehrere gleiche Integrations/Halteschaltungen verwendet, die jeweils während jeder Bitperiode eine Integrations/Halte/Resetfunktion ausführen. Um jeden Spannungsübergang im ankommenden Datensignal abzutasten, sind drei Schaltungen vorgesehen, so daß eine Schaltung sich bei einem Spannungsübergang in einem Zustand für eine Integration eines ankommenden Signals befindet, eine zweite Schaltung einen zuvor integrierten Wert halten kann und eine dritte Schaltung von einem Wert, der in der Schaltung aufgrund eines vorhergehenden Spannungsübergangs bzw. auf einen solchen Spannungsübergang hin gehalten wurde, zurückgesetzt werden kann. Um derartige Funktionen mit drei Integrations/Halteschaltungen zu erzielen, sind komplizierte blaufsteuer- oder Sequentialisierungsschaltungen zum Regulieren bzw. Regeln der Funktionsweise der drei Schaltungen erforderlich, derart, daß beispielsweise eine Schaltung stets bereit ist, ein Signal zur Integration zu empfangen, während die anderen Schaltungen ihre jeweiligen Funktionen ausführen.
• Gemäß der Erfindung wird bevorzugt, vier Integrations/Halteschaltungen zu verwenden, wobei zwei derartige Schaltungen für positive Übergangswechsel (zum Positiven verlaufende Übergänge) des ankommenden Datensignals und zwei Integrations/Halteschaltungen für negative Übergangswechsel des ankommenden Datensignals vorgesehen sind. Im Betrieb integriert eine Schaltung jedes Paares in jeder Bitperiode und die andere Schaltung liegt dann im Reset-Zustand. Falls kein Spannungsübergang auftritt, wird der integrierte Wert durch Zurücksetzen der Schaltung in der nächsten Bitperiode verworfen bzw. gelöscht, tritt jedoch beispielsweise ein positiver Spannungsübergang auf, wird der integrierte Wert über folgende Bitperioden gehalten, bis zu einem Zeitpunkt, wenn ein negativ verlaufender Übergang oder negativer Übergangswechsel auftritt, auf den folgend die erste Schaltung zurückgesetzt wird. Wenn der negative Übergangswechsel auftritt, integriert eine Schaltung des negativen Paares das Signal und hält es über folgende Bitperioden, bis ein positiver Übergangswechsel auftritt, folgend auf den sie zurückgesetzt wird. Während der Zeit, wenn eine Schaltung gehalten wird, wird die andere Schaltung des jeweils geeigneten Paares zurückgesetzt, um so im Bedarfsfall bei weiteren Spannungsübergängen im zur Integrations bereiten Zustand zu sein.
• Im Bedarfsfall können mehr als vier Schaltungen, beispielsweise sechs Schaltungen, verwendet werden, wodurch eine erhöhte Genauigkeit dadurch vorgesehen wird, daß zwei gehaltene Versionen des ankommenden Signals gemittelt werden können, um Probleme verschiedener Anstiegsraten bzw. Anstiegsgeschwindigkeiten (slew rates) zu vermeiden, die modifizierte Duty- oder Tastzyklen verursachen.
• Während im Prinzip jedwede Art von Integrations/Halteschaltung verwendbar ist, die innerhalb einer wohl definierten Zeitperiode zurücksetzbar ist, wird vorgezogen, eine Schaltung der Art zu verwenden, die in unserer mit anhängigen Anmeldung GB-A-2187316 offenbart und beansprucht ist.
• Ein bevorzugtes Ausführungsbeispiel der Erfindung wird nun beispielhalber unter Bezugnahme auf die beiliegenden Zeichnungen erläutert, in denen:
• FIG. 1 ein Blockschaltbild des bevorzugten Ausführungsbeispiels der vorliegenden Erfindung ist; und
• FIG. 2 ein Blockschaltbild einer sequentialisierenden Logik der Integrations/Halteschaltungen aus FIG. 1 ist;
• FIG. 3 ein Schaltungsdiagramm einer Integrations- Halteschaltung der FIG. 1 ist; und
• FIG. 4 ein Funktionsverlaufdiagremm typischer Betriebssequenzen der Schaltung der FIG. 1 ist.
• Gemäß dem Blockschaltbild der FIG. 1, auf das nun Bezug genommen wird, ist ein Empfänger gezeigt, der ankommende Daten RCVD empfängt, die über ein Lichtleitfaserkabel mit 125 Mbs&supmin;¹ in einem NRZI-Code übertragen werden, wobei ein "1" Bit durch einen Spannungspegelübergang (positiv oder negativ) in einer Bitperiode angezeigt wird und ein "0" Bit durch das Fehlen eines Übergangs angedeutet wird, wie in FIG. 4A gezeigt ist.
• Das Datensignal wird auf einen Integrations/Haltedetektor gekoppelt, der vier gleiche Schaltungen I&sub1;, I&sub2;, I&sub3;, I&sub4; und eine sequentialisierende Logik 10 umfaßt. Das Datensignal RCVD wird jeder der Schaltungen I&sub1; bis I&sub4; und der Logik 10 zugeführt.
• Das Datensignal RCVD wird auf einen NRZ1 auf NRZ- Umsetzer 12 gegeben, der die Daten in ein NRZ-Format zur weiteren Verarbeitung z.B. mit Serie auf Parallelumsetzung umsetzt. Das Ausgangssignal des Umsetzers 12 wird auf einen Zähler 14 gegeben, dessen Ausgang mit verbundenen Ausgängen von I&sub1; bis I&sub4; über eine Ladungspumpe und Filter 16 zusammen an einen spannungsgesteuerten Oszillator 18 aufgeschaltet ist, wobei der Ausgang des VCO 18 ein Taktsignal liefert, das an einen Zähler 14 die Integrations/Haltedetektoren I&sub1; bis I&sub4;, die sequentialisierende Logik 10 und den Umsetzer 12 gegeben wird. Der VCO 18 kann von irgendeiner geeigneten Form sein und beispielsweise in Form eines schmalbandigen VCO vorliegen, der eine klar definierte Mittenfrequenz aufweist, da normalerweise die Frequenz der Daten RCVD gleichermaßen wohl definiert sein wird.
• Eine Auslegung einer Integrations/Halteschaltung ist in FIG. 3 gezeigt und ist in unserer gleichzeitig anhängigen Anmeldung GB-A-2 187 316 vollständiger beschrieben. Ein Datensignal wird zwei Transistoren, die in der dargestellten Differenzverstärkerschaltung Q1, Q2 verbunden sind und Ausgangssignale an zwei Transistoren Q3, Q4 liefern, in differentieller Form zugeführt, bei denen ein Abtastkondensator C zwischen deren Emitter geschaltet ist, wobei die Ausgänge der Emitter der Transistoren Q3, Q4 an eine Halteschaltung Q5, Q6 gekoppelt sind, die Transistoren in Differenzverstärkerschaltung umfaßt. Es werden Stromquellen I1 bis I6 durch schematisch mit S1, S2 und S3 angedeutete Schalter selektiv mit den Transistorstufen Q1 bis Q6 verbunden. Diese Schalter werden durch geeignete logische Steuerimpulse von der Steuerlogik 10 gesteuert.
• Die Steuerlogik 10 ist detaillierter in FIG. 2 dargestellt und umfaßt D-Flipflops 20 zum Empfangen eines Datensignals RCVD und zum Vorsehen von Ausgangssignalen an vier weitere D-Flipflops 22 bis 28 über NOR-Schaltglieder oder Gatter 30 bis 36. Das Taktsignal CK wird ebenfalls auf die Flipflops 20 bis 28 getaktet und auf weitere Flipflops 38 bis 46. Die Q und Ausgänge vom Flipflop 20 sind an NOR-Glieder 30 bis 36 gekoppelt. Die Q, Ausgänge vom Flipflop 38 sind mit AND-Gliedern 48 bis 54 und X-OR-Gliedern 56, 58 verbunden. Die Ausgänge vom Flipflop 40 sind mit Schaltgliedern 48, 50, 56 verbunden. Die Ausgänge vom Flipflop 44 sind mit Gliedern 34, 36 verbunden, und die Ausgänge vom Flipflop 46 sind mit Gliedern 52, 54, 58 verbunden.
• Im Betrieb werden Daten RCVD dem Eingang der Integrations/Halteschaltungen I1 bis I4 zugeführt. Die Integrations/Halteschaltungen sind in zwei Paare I1, I2 und I3, I4 aufgeteilt, wobei die Schaltungen jedes Paares in entgegengesetzter Phase arbeiten, wobei eine Schaltung in jeder Bitperiode so wirkt, daß sie ein ankommendes Signal integriert, wozu der Schalter S1 geschlossen wird, während die andere Integrations/Halteschaltung so wirkt, daß sie durch Schließen des Schalters S2 bei Fehlen empfangener Daten ein integriertes Signal zurücksetzt. Wird ein Spannungsübergang empfangen und detektiert, wird die geeignete Integrations/Halteschaltung durch die Steuerschaltung 10 in einem Haltezustand gehalten. Die Steuerschaltung 10 wird durch das Taktsignal CK getaktet und arbeitet ansprechend auf Spannungsübergänge, die am Eingang zum Flipflop 20 empfangen werden. Ein positiver Übergang liefert ein hohes Signal an die Schaltglieder oder Gatter 30, 32, und ein negativer Übergang liefert ein hohes Signal an die Schaltglieder oder Gatter 34, 36. Die Glieder 30, 32 werden von Flipflops 40, 42 so sequentialisiert, daß bei Empfang eines positiven Spannungsübergangs ein Flipflop ein Integrationssignal IN1 an das Schaltglied S1 (FIG. 3) der Schaltung I1 liefert und das andere Flipflop ein Resetsignal an das Schaltglied S2 von Schaltung I2 liefert. Das geeignete Schaltglied 48, 50 liefert dann in der darauffolgenden Bitperiode ein Haltesignal HS1 oder HS2 an das Schaltglied S3.
• Eine ähnliche Betriebsweise läuft bei Auftreten eines negativen Übergangs für die Schaltglieder und Flipflops 26 Bis 54 ab, wobei geeignete Signale an die Schaltglieder S1 bis S3 der Integrationsschaltungen I3, I4 gegeben werden. Zusätzlich setzt ein negativer Übergang das Haltesignal HS1 oder HS2 der Schaltglieder 48, 50 zurück und setzt die geeignete Schaltung I1 oder I2 zurück, während die andere Schaltung in den integrationsbereiten Zustand versetzt wird.
• Die integrierten Werte, die durch die Schaltungen I1 bis I4 gehalten werden, werden als ein Fehlersignal an das Filter 16 und folglich an den VCO 18 geliefert. Die Form des Fehlersignals ist in FIG. 4D gezeigt.
• Wenn im in FIG. 4A durch die durchgezogene Linie angezeigten Zustand das ankommende Datensignal und das Taktsignal vollkommen mit Spannungsübergängen im RCVD in Phase sind, die im Zentrum der Bitperiode auftreten, dann werden die integrierten Werte in I1 bis I4 sämtlich dieselbe Größe aufweisen, wie in FIG. 4D gezeigt ist. Falls die Phase vom RCVD so voreilt, daß Spannungsübergänge im ersten Bereich der Bitperiode auftreten, dann nimmt das Phasenfehlersignal zu, da die integrierten Werte von I1 bis I4 sämtlich ansteigen. Eilt jedoch die Phase vom RCVD nach, dann nimmt das Phasenfehlersignal ab, da die integrierten Werte in I1 bis I4 sämtlich abnehmen.
• Natürlich werden derartige Anderungen im Phasenfehlersignal so wirken, daß sie die Phase von CK in einer geeigneten Richtung zur Reduzierung des Phasenfehlers verschieben.
• Bei einer ausgedehnten oder verlängerten Sequenz von nur 1en ist es möglich, daß die Schaltung in einem Zustand ist, der die ankommenden Daten nicht detektiert. Dies ist in FIG. 4E gezeigt, in der die Phase gedrifted ist und differentielle oder unterschiedliche Anstiegsgeschwindigkeiten in den Flankenübergängen vorliegen, so daß ein Tastzyklus (Duty-Zyklus) ungleich 50/50 derart erzeugt wird, daß positive und negative Übergänge innerhalb einer einzelnen Abtastperiode auftreten. In dieser Situation werden die Daten im Umsetzer 12 nicht detektiert, und es kann ein vollständig aus "O"en bestehender Zustand angezeigt werden. Es ist daher eine weitere Schaltung vorgesehen, die einen Zähler 14 umfaßt, der auf das Taktsignal CK anspricht, der bis auf 16 zählt und ein Übergangsfehlersignal in das Ladungspumpen- und Filter 16 bei Fehlen einer Datensignalausgabe von Schaltung 12 zwangsweise eingibt, die so wirkt, daß sie den Zähler zurücksetzt.
• Es wird eine cnaltung zur Taktwiedergewinnung in einer Information gezeigt und offenbart, wobei diese Schaltung für die Verwendung mit Daten in NRZI-Form geeignet ist. Sie ist für die Integrations geeignet, da die verschiedenen Integrations/Halteschaltungen auf einen einzigen Chip mit gleichen Widerstands/Kapazitätswerten (obgleich Absolutwerte nur approximativ sind) integrierbar sind.
• Obgleich die offenbarte Schaltung zum Empfang von Daten in NRZI-Form ausgelegt ist, ist die Erfindung nicht auf eine derartige Form der Codierung eingeschränkt und kann beispielsweise mit jedweder Form von NRZ-Codierung eingesetzt werden.

Claims (8)

1. Schaltung zur Wiedergewinnung von Taktinformation aus ankommenden Datensignalen, die Übergänge zwischen oberen und unteren Spannungspegeln zeigen, wobei die Schaltung einen gesteuerten Oszillator umfaßt, der Taktsignale an Integrations/Halteeinrichtungen (I1 bis I4) liefert, die die ankommenden Datensignale empfangen, wobei die Integrations/Halteeinrichtungen (I1 bis I4) ein Fehlersignal an den gesteuerten Oszillator zur Abstimmung dessen Phase an die der ankommenden Datensignale liefert, dadurch gekennzeichnet,

daß die Integrations/Halteeinrichtungen (I1 bis I4) zumindest zwei Integrations/Halteschaltungen (I1, I2) umfassen, die der Reihe nach zur Integration der ankommenden Datensisignale betriebsfähig sind, und daß eine Steuereinrichtung (10) vorgesehen ist, die auf einen Übergang in den ankommenden Datensignalen zwischen den Spannungspegeln während einer Periode der Taktsignale zur Lieferung eines Haltesignals an eine betriebsfähige Integrations/Halteschaltung (I1, I2) am Ende dieser Periode anspricht, derart, daß der intergrierte Wert zumindest während der nachfolgenden Periode gehalten wird, um das Fehlersignal bereitzustellen.

2. Schaltung nach Anspruch 1, in welcher der gesteuerte Oszillator einen spannungsgesteuerten Oszillator umfaßt.

3. Schaltung nach Anspruch 1, in welcher vier Integrations/Halteschaltungen (I1, I2, I3, I4) vorgesehen sind, und die Steuereinrichtung (10) auf die ankommenden Datensignale derart anspricht, daß ein Schaltungspaar (I1, I2) auf positive Übergangswechsel und das andere Schaltungspaar (I3, I4) auf negative Übergangswechsel anspricht.

4. Schaltung nach Anspruch 3, in welcher für jedes Paar die Steuereinrichtung (10) so wirkt, daß eine Schaltung (I1, I2) betriebsbereit ist, das ankommende Datensignal zu integrieren, während die andere Schaltung (I2, I1) zurückgesetzt ist, um so für eine Integrationsfunktion in einer darauffolgenden Periode bereit zu sein.

5. Schaltung nach Anspruch 4, in welcher die Steuereinrichtung (10) eine logische Schaltung umfaßt, die mehrere bistabile Schaltungen und Gatter enthält, die auf ein ankommendes Datensignal und die Taktsignale ansprechen, wodurch innerhalb jeder Taktperiode geeignete Integrations-, Halte- und Reset-Steuersignale an jede Integrations/Halteschaltung (I1 bis I4) geliefert werden.

6. Schaltung nach Anspruch 5, in welcher die Bistabilen Schaltungen D-Flipflops umfassen.

7. Schaltung nach einem vorhergehenden Anspruch, ferner aufweisend einen Zähler zum Zählen von Taktperioden, der dazu ausgelegt ist, abhängig von einem wiedergewonnenen Datenübergang zurückgesetzt zu werden, und so wirksam ist, daß er bei Erreichen eines vorbestimmten Zählwerts ein Phasenfehlersignal an den gesteuerten Oszillator liefert.

8. Schaltung nach einem vorhergehenden Anspruch, die Teil einer Datenempfängerschaltung für Daten in NRZI-Form bildet, in welcher in jedweder Bitperiode ein Spannungsübergang ein "1"-Bit repräsentiert und das Fehlen eines Übergangs ein "O"-Bit repräsentiert.