DE68920364T2 - SCSI-Konverter. - Google Patents

Description

• Die vorliegende Erfindung betrifft allgemein digitale Busstrukturen und betrifft genauer einen Konverter zum Konvertieren zwischen Eintakt- und Differentialbussignalen.
• Das Kleinrechner-Systemschnittstellen- (engl.: Small Computer System Interface = SCSI) Bus-Protokoll ist im vom American National Standards Institute, Inc., 1430 Broadway, New York, NY 10018 erhältlichen American National Standard ANSI X3. 131-1986 vollständig beschrieben. Allgemein können bis zu 8 Vorrichtungen einschließlich kleinen Computern und Peripheriegeräten an den Bus angeschlossen werden. Der Bus enthält Daten- und Steuerleitungen, wobei das Busprotokoll die Informationsübertragungen zwischen den Vorrichtungen auf dem Bus erleichtert. Ein besonders nützliches Merkmal dieses Busses ist, daß keine separate Bussteuerung verwendet wird. Das Busprotokoll ist durch die an den Bus angeschlossenen Vorrichtungen implementiert.
• Es folgt eine kurze Übersicht über einige Gesichtspunkte des Protokolls. Eine vollständige Beschreibung ist in dem oben erwähnten Standard bereitgestellt, wohingegen genauere Beispiele spezieller Gesichtspunkte des Protokolls nachfolgend angegeben sind.
• Informationsübertragungen werden durch einen Computer ausgelöst, wobei der aktuelle Computer, der eine gegebene Übertragung auslöst, als der Initiator bezeichnet wird. Der Initiator wählt ein Ziel, das die aktuelle Informationsübertragung steuert. In bestimmten Situationen kann eine Informationsübertragung unterbrochen werden, und zu einem späteren Zeitpunkt wird das Ziel den Initiator wieder anwählen, um die Übertragung fortzusetzen.
• Der physikalische Bus enthält einen Satz von leitenden Leitungen zum Übertragen elektrischer Bussignale und Abschlüsse an beiden Enden des Busses. An den Bus angeschlossene Vorrichtungen können nicht fern vom Bus liegen, ohne daß ein spezieller Konverter mit einer Seite an den Bus und an der anderen Seite über ein Kabel an die entfernt liegende Vorrichtung gekoppelt ist. Der Konverter arbeitet, um die elektrischen Anforderungen des Busstandards zu erfüllen, und enthält Empfänger/Treiber-Paare, um die erforderlichen Signale auf die entfernt liegende Vorrichtung abzustimmen.
• Eine besonders nützliche Art eines Konverters konvertiert zwischen auf einen internen Bus übertragenen Eintaktsignalen und auf einen externen Bus übertragenen Differentialsignalen. Diese Differentialsignale sind weniger empfindlich für Störungen und werden von einigen Datenspeichervorrichtungen benötigt. Idealerweise würde der Konverter für an jeden Bus gekoppelte Vorrichtungen durchläßig sein, und die Kombination beider Busse würde als ein einziger Bus funktionieren.
• Das SCSI-Protokoll erzeugt jedoch Situationen, in denen die Empfänger/Treiber-Paare, die zwischen Eintakt- und Differentialsignalen konvertieren, verriegelt werden und nicht durch die Vorrichtung gelöst werden können, die das Signal aktiviert. Entsprechend können Konverter nur für Konfigurationen verwendet werden, die nicht die volle Leistungsfähigkeit des SCSI-Protokolls nutzen. Somit besteht wegen der breiten Akzeptanz des Standards und der großen Anzahl von auf den SCSI-Bus abgestimmt hergestellten Vorrichtungen ein außerordentlicher Bedarf nach einem Konverter, der für eine vollständigere Nutzung dieser Leistungsfähigkeit sorgt.
• Der technische Hintergrund enthält zwei Beispiele eines Buskonverters. Das U.S.-Patent 4,726,525 für Gilanyi et al. offenbart eine Peripheriesteuerung zum Steuern von Datenübertragungen zwischen Peripherievorrichtungen, die an einer Art eines Datenbusses betreibbar sind, und Vorrichtungen, die an einem zweiten Datenbus betreibbar sind. Zusätzlich offenbart das japanische Patent 61-156455 (A) für Nagura ein System zum Erweitern einer Busverzweigung durch Betreiben und Steuern der Richtung der jeweiligen Busse.
• Die vorliegende Erfindung, wie sie durch die angefügten Ansprüche gekennzeichnet ist, ist eine Vorrichtung zum Konvertieren zwischen auf einen internen SCSI-Bus übertragenen Eintaktsignalen und auf einen externen SCSI-Bus übertragenen Differentialsignalen, die die Verwendung der ZUTEILUNG- (ARB; engl. : ARBITRATION), AUSWAHL- (SEL; engl.: SELECTION) und WIEDER- ANSTEUERUNG- (RES; engl.:RESELECTION) Phasen des SCSI-Protokolls vereinfacht.
• Die Erfindung betrlfft die in Figur 3 der angefügten Zeichnungen gezeigte bekannte Art eines Konverters zum wahlweisen Übertragen von Signalen zwischen einer Eintaktleitung eines internen Busses und einem Differentialleitungspaar eines externen Busses, wobei beide Busse das SCSI-Bus-Protokoll verwenden, das BUS-FREI- (BF; engl.:BUSFREE), ZUTEILUNG- (ARB; engl.: ARBITRATION) und AUSWAHL- (SEL; engl.: SELECTION) Phasen und DATEN-Leltungen zum Übertragen von BSY-, SEL- bzw. Vorrichtungs-ID-Signalen enthält, wobei der Initiator und Zielvorrichtungen an den internen Bus gekoppelt sein können, und wobei Zlelvorrichtungen an den externen Bus gekoppelt sein können, und wobei Vorrichtungen auf beiden Seiten, intern und extern, des Konverters während der ARB-Phase BSY- und ihre Vorrichtungs- ID-Signale aktivieren können, wobei ein Subsystem vorgesehen ist, um die Ubertragung eines BSY-Signals während der ARB-Phase von jeder Seite zur anderen und zum Freigeben der BSY-Leitung auf beiden Seiten während der SEL-Phase zu erleichtern, mit einem ersten Treiber, der einen zum Empfangen eines ersten Eingangssignals eingerichteten Elngangsport hat, um ein Differential-BSY-Signal auf dem externen Differential-BSY-Leitungspaar zu aktivieren, wenn das erste Eingangssignal aktiviert wird, und mit einem ersten Empfänger, der mit dem Differential-BSY-Leltungspaar gekoppelte Eingangsports und einen Ausgangsport hat, der an eine EXT.BSY-Signalleitung gekoppelt ist, die ein EXT.BSY-Signal überträgt, um das EXT.BSY-Signal zu aktivieren, wenn ein BSY-Signal auf dem Differential-BSY-Leitungspaar aktiviert wird.
• Gemäß der Erfindung enthält das Subsystem einen zweiten Empfänger, der ein Gate enthält, das erste und zweite Eingänge, die mit der internen BSY-Leitung des internen Busses bzw. einer ein FREE.ARB-Signal übertragenden FREE.ARB-Signalleitung gekoppelt sind, und einen Ausgang hat, der an den Eingangsport des ersten Treibers gekoppelt ist, um nur dann ein BSY-Signal von der internen BSY-Leitung zum Eingangsport des ersten Treibers zu übertragen, wenn das FREE.ARB-Signal gesetzt ist,
• einen zweiten Treiber, der ein zweites Gate enthält, das erste und zweite Eingänge, die an die EXT.BSY-Signalleitung bzw. eine ein PASS.EXT.BSY-Signal übertragende PASS.EXT.BSY-Signalleitung gekoppelt sind, und einen Ausgang hat, der an die interne BSY-Leitung des internen Busses gekoppelt ist, um nur dann ein BSY-Signal auf der EXT.BSY-Signalleitung zur internen BSY-Leitung zu übertragen, wenn das PASS.EXT.BSY-Signal gesetzt ist, eine Logikschaltung zum Setzen des FREE.ARB-Signals, wenn die Busse in der BUS-FREI-Phase sind,
• eine Logikschaltung, um das PASS.EXT.BSY-Signal während der BUS-FREI- oder ARB-Phase nur dann zu setzen, wenn eine an den externen Bus gekoppelte Vorrichtung ihre Vorrichtungs-ID während der ARB-Phase aktiviert und das FREE.ARB-Signal gesetzt ist, und
• eine Logikschaltung zum Rücksetzen des FREE.ARB-Signals und des PASS.EXT.BSY-Signals, wenn eine Vorrichtung entweder auf der internen oder der externen Seite das SEL-Signal aktiviert.
• Durch die Erfindung sind die BSY-Leitungen der internen und externen Busse zu einer einheitlichen SenderiEmpfänger-Konfiguration gekoppelt, die eine Verriegelungseinsteilung während der ARB- und SEL-Phasen des Protokolls verhindert. Ein BSY-Signal wird nur dann von der internen Seite zur externen Seite übertragen, wenn ein PASS.INT.BSY- (PIB) Signal eingestellt ist, und nur dann von der externen zur internen Seite, wenn ein PASS.EXT.BSY- (PEB) Signal eingestellt ist. Das PIB-Signal ist eingestellt, wenn der Bus in der BUS.FREI- oder ZUTEILUNG-Phase ist, und das PEB-Signal ist eingestellt oder gesetzt, wenn der Bus in der BUS.FREI- oder ZUTEILUNG-Phase ist und eine Vorrichtung auf der externen Seite ihre Vorrichtungs-ID aktiviert. Somit kann eine Vorrichtung auf jeder Seite des Konverters ihr BSY-Signal während der ARB-Phase zur anderen Seite übertragen.
• Nach einem weiteren Aspekt der Erfindung werden die PIB- und PEB-Signale zurückgesetzt, wenn eine Vorrichtung auf beiden Seiten SEL aktiviert, um die ARB-Phase zu beenden. Somit wird jegliche mögliche Verriegelungseinstellung beendet und die BSY-Leitung ist freigegeben.
• Während der WIEDERANSTEUERUNG- (engl.: RESELECTION) Phase hat eine Zielvorrichtung, die eine vorhergehende Datenübertragung wieder aufnehmen will, ZUTEILUNG (engl.: ARBITRATION) durchgesetzt und ihr SEL- Signal aktiviert. Während WIEDERANSTEUERUNG gibt das Ziei BSY frei, und der wiederangesteuerte Initiator aktiviert nach einer Verzögerung als Antwort BSY. Dann reaktiviert das Ziel BSY, und gibt nach einer Verzögerung SEL frei. Dann gibt der Initiator BSY frei.
• Somit ist es mögiich, daß eine Verriegelungseinsteiiung auftreten kann, wenn sowohi das Ziel als auch der Initiator BSY aktivieren. Bei der voriiegenden Erfindung wird, wenn das Ziei auf der externen Seite ist, das BSY-Signal von der externen zur internen Seite nur nach dem Freigeben von SEL übertragen, um eine Verriegelungseinstellung zu verhindern.
• Weitere Merkmale und Vorteile der Erfindung werden bei Betrachtung der zugehörigen Zeichnungen und der folgenden genauen Beschreibung deutlich.
• Fig. 1 ist das Blockdiagramm eines Konverters, der einen Eintakt- und einen Differential-SCSI-Bus koppelt,
• Fig. 2 ist ein Zeitsteuerdiagramm, das die SCSI-ZUTEILUNG- und -AUSWAHL-Phasen darstellt,
• Fig. 3 ist ein schematisches Diagramm einer Empfänger/Treiber-Paar-Konfiguration, die Leitungen der internen und externen Busse koppelt,
• Fig. 4 ist ein schematisches Diagramm einer Sender-Empfänger-Konfiguration, die bei einer bevorzugten Ausführungsform verwendet wird,
• Fig. 5 ist ein Zeitsteuerdiagramm, das die während der ARB-und SEL-Phasen verwendeten Steuersignale darstellt,
• Fig. 6 ist ein schematisches Diagramm, das ein System zum Einstellen und Rücksetzen des FAS-Steuersignals erläutert,
• Fig. 7 ist ein schematisches Diagramm, das ein System zum Einstellen und Rückstellen der CFAS*-, PASS.INT.SEL-, PASS.EXT.SEL-, FPIB- und FPEB-Steuersignale erläutert,
• Fig. 8 ist ein Zeitsteuerdiagramm, das die SCSI-RES-Phase darstellt,
• Fig. 9 ist ein Zeitsteuerdiagramm, das die während der RES-Phase verwendeten Steuersignale darstellt, und
• Fig. 10 ist ein schematisches Diagramm, das ein System zum Einstellen und Rückstellen der PIB (RIS)- und PEB (RES)-Steuersignale erläutert.
• Die vorliegende Erfindung ist ein Konverter zum Übertragen von Signalen zwischen einem internen Eintakt-SCSI-Bus und einem externen Differential- SCSI-Bus. Unter Bezugnahme nunmehr auf die Zeichnungen, in denen über die verschiedenen Asichten hinweg gleiche Bezugszeichen identische oder entsprechende Teiie bezeichnen, ist Fig. 1 ein Blockdiagramm, das die Verbindung des Konverters mit den Bussen darstellt.
• In Fig. 1 hat ein Konverter 10 eine interne Seite, die an einen internen Eintakt- SCSI-Bus 12 gekoppelt ist, und eine externe Seite, die an einen externen Differential-SCSI-Bus 14 gekoppelt Ist. Ein Eintaktsignal 16 wird auf einer Busleitung aktiviert, während sein entsprechendes Differentialsignal 18 auf einen Paar von Busleitungen aktiviert wird, wobei ein Signal entsprechend dem Eintaktsignai auf einer Leitung aktiviert und seinem Komplement auf der anderen aktiviert ist. Somit hat der externe Bus 14 zweimal so viele Busleitungen wie der interne Bus 12.
• Die innerhalb des Konverters 10 dargestellten Pfeile 20 zeigen an, in welchen Richtungen ein auf einer spezielien Busieitung aktiviertes Signal übertragen werden kann. Z. B. kann das BELEGT- (BSY; engl.: BUSY) Signal in jeder Richtung übertragen werden, wohingegen das ANFORDERUNG- (REQ; engl.: REQUEST) Signal nur von der externen Seite zur Internen Seite des Konverters 10 übertragen werden kann. Die Gründe für die Beschränkung der Übertragungsrichtung für bestimmte Signale wird unten beschrieben.
• In der folgenden Beschreibung enthalten Signale, die auf den aktuellen Busleitungen aktiviert werden, die Kennzeichnung SCSI, während intern an den Konverter 10 gegebene Signale diese Kennzeichnung nicht enthaiten. Zusätzlich sind Signale mit EXT und INT gekennzeichnet, um die Seite des Konverters 10 anzudeuten, auf der sie tätig sind.
• Fig. 2 ist ein Zeitsteuerdiagramm, das den Betrieb des SCSI-Bus-Protokolls während der BUS.FREI- (BF), ZUTEILUNG- (ARB) und AUSWAHL-Phasen darstellt. Jeder Vorrichtung ist eine eindeutige Vorrichtungs-ID-Datenleitung entsprechend der Vorrichtungs-ID zugewiesen. Die Zustände der BSY-, SEL-, I/O- und DATENBUS- (DB) Signale sind in Fig. 2 erläutert. (Zu beachten ist, daß die aktuellen Bussignale auf den internen Bus niedrig wahr sind). Die BUS.FREI-Phase ist definiert, wenn die Signale BSY und SEL falsch sind. Während dieser Phase kann jede Vorrichtung durch Aktivieren eines Signals auf der BSY-Leitung und ihrer Vorrichtungs-ID-Leitung die Steuerung des Busses anfordern. Wenn einmal eine bestimmte Vorrlchtung BSY und ihre Vorrichtungs-ID aktiviert, gibt es ein Zeitfenster, In dem andere Vorrlchtungen ebenfalls BSY und ihre Vorrlchtungs-IDs aktivieren können. Dementsprechend können verschiedene Vorrichtungen Signale auf der BSY-Leitung und ihren entsprechenden eindeutigen ID-Daten-Leitungen aktivieren. Die BSY-Leitung ist an die verschiedenen Vorrichtungen durch ODER angebunden, um es verschiedenen Vorrichtungen zu erleichtern, gleichzeitig BSY zu aktivieren.
• Unter Bezugnahme wieder auf Fig. 1 ist es mögiich, daß eine Vorrichtung auf jeder Seite des Konverters 10 BSY aktiviert, oder daß Vorrichtungen auf beiden Seiten des Konverters 10 gieichzeitig BSY aktivieren können. Entsprechend muß der Konverter in der Lage sein, das BSY-Signal in beiden Richtungen zu ubertragen, wie durch den Pfeil 20 angezeigt ist.
• Wenn mehr als eine Vorrichtung die Steuerung des Busses anfordert, untersucht jede Vorrichtung die Datenleltungen, um festzustellen, weiche IDs aktiviert sind. Das SCSI-Protokoll weist den verschiedenen Leitungen Prioritäten zu, wobei die DB-Leitung 7 die höchste Priorität hat. Von den Vorrichtungen, die BSY aktivieren, erhäit die Vorrichtung mit der höchsten Priorität die Zuteilung und aktiviert SEL, um die ARB-Phase zu beenden. Wenn SEL aktiviert ist, geben alle anderen Vorrichtungen BSY und ihre ID-Leitungen frei, um die Auswahl- (SEL) Phase zu beginnen. Die die Zuteilung erhaltene Vorrichtung aktiviert ihre ID und die ID ihrer ausgewählten Zielvorrichtung, und gibt BSY (Punkt A) nach einer Verzögerung frei. Nach einer weiteren Verzögerung selektiert die ausgewählte Zielvorrichtung, daß SEL und ihre Vorrichtungs-ID wahr sind, daß BSY faisch ist, und aktiviert dann BSY (Punkt B).
• Fig. 3 ist ein schematisches Diagramm einer typischen Treiber-Konfiguration, die zum Koppeln einer Internen Eintakt-Busieitung 30 mit einem externen Differential-Busleitungspaar 32 verwendet wird. Ein intern-An-Extern-Empfänger/Treiber (IER) 34 hat seinen Eingang an die interne Busleitung 30 gekoppelt, seine Ausgänge an das externe Busleitungspaar 32 gekoppelt und ist freigegeben, wenn das Signal ENIE aufgesteilt oder gesetzt ist. Ähnlich hat ein Extern-An-Intern-Empfänger/Treiber (EIRD) 36 seine Eingänge an das externe Busieitungspaar 32 gekoppelt, seinen Ausgang an die interne Busleitung 30 gekoppelt und ist freigegeben, wenn das Signal ENEI aufgesteilt ist.
• Wenn die Busleitungen 30 und 32 in Fig. 3 die internen und externen BSY- Leitungen darsteilen, könnten, wie oben beschrieben wurde, beide Empfänger/Treiber-Paare 34 und 36 während des BUS.FREI-Zustandes freigegeben sein, um das BSY-Signal in jeder Richtung zu übertragen. Wenn jedoch beide Paare 34 und 36 freigegeben sind, wird ein auf jeder Seite aktiviertes Signal die Paare in eine Verrlegelungseinstellung bringen, da der Ausgang jedes Paars an den Eingang des anderen gekoppelt ist. Somit werden die verriegelten Paare fortfahren, die Busse zu steuern, ungeachtet dessen, ob die Vorrichtung, die ursprünglich das Signal aktiviert hat, es später freigibt.
• Somit könnte zum Beispiei unter Bezugnahme auf Fig. 2 und die AUSWAHL- Phase das BSY-Signal nicht durch die Vorrichtung entfernt werden, die die Zuteilung gewann, um die Auswahl des Ziels zuzulassen. Dementsprechend muß die Verwendung einer Treiberkonfiguration ähnlich der, die in Fig. 3 erläutert ist, auf Konfigurationen beschränkt sein, die die Möglichkeit einer Verriegelungseinstellung verhindern.
• Fig. 4 ist ein schematisches Diagramm einer Sender-Empfänger-Vorrichtung 37 und einer zum Übertragen von Signalen zwischen der internen BSY-Leitung und dem externen BSY-Leitungspaar 30 und 32 bei einer bevorzugten Ausführungsform der Erfindung verwendeten zugehörigen Logik. In Fig. 4 ist der Eingang eines IED 38 durch den DI-Port der Sender-Empfänger-Vorrichtung 37 auflogisch 1 gezogen und der Freigabeeingang ist durch den DE-Port der Sender-Empfänger-Vorrichtung 37 an die INT.BSY-Leitung 60 gekoppelt. Die Ausgänge von IED 38 und die Eingänge eines EIR 39 sind an die DO/RI-Ports und DO*/RI*-Ports der Sender-Empfänger-Vorrichtung 37 gekoppelt. Der Ausgang von EIR 39 ist an den RO-Port gekoppelt.
• Der RO-Port ist über ein NAND-Gate 40, das als ein Treiber für die INT.SCSI.BSY*-Leitung 30 fungiert, an die INT.SCSI.BSY*- Leitung 30 gekoppelt. Das NAND-Gate 40 hat einen ersten durch eine EXT.BSY-Signalleitung 41 an den RO-Port gekoppelten Eingang und einen zweiten durch eine PASS.EXT.BSY- (PEB) Signalieitung 43 an den Ausgang eines ersten ODER- Gates 42 gekoppelten zweiten Eingang. Die Eingänge des ersten ODER-Gates 42 sind an eine PEB(RES)-Leitung 44 und den Ausgang eines zweiten UND- Gates 46 gekoppelt. Die Eingänge des zweiten UND-Gates 46 sind an eine FAS-Signalleitung 48 und den Ausgang eines zweiten ODER-Gates 50 gekoppelt. Die Eingänge des zweiten ODER-Gates 50 sind an EXT.DB4- und EXT.DB5-Signalleitungen 52 und 54 gekoppelt.
• Die INT.SCSI.BSY*-Leitung 30 ist durch einen Inverter 55, der als ein Empfänger für die INT.SCSI.BSY*-Leitung fungiert, und ein UND-Gate 56 an den DI-Port gekoppelt. Die Eingänge des UND-Gates 56 sind an den inverter 55 und durch eine PASS.INT.BSY- (PIB) Signalleitung 59 an den Ausgang eines drltten ODER-Gates 58 gekoppelt, während sein Ausgang an eine INT.BSY- Leitung 60 gekoppelt ist. Die Eingänge des drltten ODER-Gates 58 sind an die FAS-Leitung 40 und an eine PIB(RES)-Signalleitung 60 gekoppelt.
• Der Betrieb der in Fig. 4 erläuterten Schaltung während der ARB- und AUSWAHL-Phasen wird nun unter Bezugnahme auf die Zeitsteuerdiagramme der Fig. 2 und 5 beschrieben. Beim vorliegenden Beispiei sind nur Vorrichtungen, die ihre Vorrichtungsieitungen auf INT.SCSI.ID-Leitungen 4 und 5 aktivieren, auf der externen Seite des Konverters 10 angeordnet. Zusätzlich sind die PEB(RES)- und die PIB(RES)-Signale während diesen Phasen nicht aufgestellt. Der IED 38 wird die EXT.SCSI.BSY-Signale aktivieren, wenn das INT.BSY-Signal von einer internen Vorrlchtung aktiviert ist. Das INT.BSY-Signal ist das durch das UND-Gate 56 torgesteuerte, invertierte INT.SCSI.BSY*- Signal. Das Torsteuersignal für das UND-Gate 56 ist das PIB-Signal, das aufgesteilt wird, wenn das FREE.ARB.STATE- (FAS; FREI.ARB.-Zustand) Signal aufgestellt ist. Somit wird das INT.SCSI.BSY*-Signal zum EXT.SCSI.BSY-Leitungspaar 32 übertragen, wenn das FAS-Signal aufgesteilt ist.
• Der EIR 39 aktiviert ein EXT.BSY-Signal auf Leitung 41, wenn das EXT.SCSI.BSY-Signal von einer externen Vorrlchtung aktiviert wird. Das EXT.BSY-Signal wird invertiert und zur INT.SCSI.BSY-Leitung 30 übertragen, wenn das NAND-Gate 40 freigegeben ist. Das Torsteuersignal für das NAND- Gate 40 ist das PEB-Signal, das aufgestellt wird, wenn FAS aufgestellt und entweder EXT.DB5 oder 4 aktiviert ist. Somit wird das EXT.SCSI.BSY-Signal zur INT.SCSI.BSY*-Leitung 30 übertragen, wenn FAS aufgestellt und entweder EXT.DB5 oder 4 aktiviert ist.
• Unter Bezugnahme nun auf die Fig. 2 und 5 sind, wenn weder INT.BSY oder INT.SEL aktiviert sind, die Busse in der BUS.FREI-Phase, und das FAS-Signal ist aufgestellt. Somit ist das UND-Gate 56 freigegeben und das BSY-Signal kann von der internen zur externen Seite übertragen werden. Ferner ist, wenn entweder EXT.ID4 oder 5 aktiviert ist, das UND-Gate 40 freigegeben, und das BSY-Signal kann von der externen zur internen Seite übertragen werden. Von Fig. 2 wird eine externe Vorrlchtung, die BSY aktiviert, auch ihre ID aktivieren, so daß die Vorrichtungs-ID-Slgnale als das PIB-Signal fungieren, wenn FAS aufgestellt ist.
• Wenn das BSY-Signal auf beiden Seiten aktiviert ist, sind die Eingänge von EIR 39 an die Ausgänge von ID 38 gekoppelt, und der Eingang von IED 38 ist an den Ausgang von EIR 39 gekoppelt, so daß sich die Sender-Empfänger- Vorrichtung 37 verriegelt. In diesem Fall werden die Treiber fortfahren, das BSY-Signal zu aktivieren, selbst wenn die Vorrichtungen, die ursprünglich BSY aktiviert haben, die BSY-Leitung freigegeben haben. Um dieses Problem zu lösen, wird ein CLEAR.FREE.ARB- (CFA) Signal aufgestellt, wenn eine Vorrichtung auf einer Seite SEL aktiviert. Das Aufstellen dieses Signals bewirkt ein Rücksteiien von FAS und sperrt entweder Gate 40 oder 56, so daß das BSY- Signal nur von der Seite, auf der die SEL aktivierende Vorrichtung liegt, zur anderen Seite übertragen wird. Somit sind die Verriegelungseinstellungsbedingungen beendet, und die BSY-Leitungen sind am Punkt A der AUSWAHL- Phase freigegeben.
• Ein Vorteil der Verwendung der Externvorrichtungs-IDs zur Torsteuerung des NAND-Gates 40 ist, daß, wenn die Vorrichtung ausgeht, z. B. ihre Leistung verliert, ihr ID-Signal zurückgesetzt und die Verriegelungsbedlngung beendet wird.
• Fig. 6 ist ein schematisches Diagramm einer Schaltung zum Aufstellen und Zurücknehmen des FREE.ARB.STATE- (FAS) Signals. Ein drlttes UND-Gate 70 hat seine invertierenden Eingänge an die INT.SEL-Signalleitung 72 und an die INT.BSY-Signalleitung 60 gekoppelt. INT.SEL und INT.BSY sind hohe, wahre Signale, die direkt von den entsprechenden SCSI-Bussignalen erhalten wurden. Der Ausgang des dritten UND-Gates 70 ist an ein Verzögerungselement 76 gekoppelt. Der Ausgang des Verzögerungselements 76 ist an den Vorwahl- (PS) Eingang eines ersten Flip-Flop (FF) 78 gekoppelt, und der invertierte Ausgang des ersten FF 78 ist durch einen Inverter 80 an die FAS- Leitung 48 gekoppelt. Der Lösch- (CLR) Eingang des ersten FF 78 ist an eine Lösch-FAS*- (CFAS*) Leitung 82 gekoppelt (zu beachten ist, daß in Fig. 5 das CFAS-Signal zur Deutlichkeit als ein hohes, wahres Signal gezeigt ist).
• Fig. 7 ist ein schematisches Diagramm einer Schaltung zum Aufstellen und Zurücknehmen des CFAS*-Signals. Der Ausgang eines vierten UND-Gates 90 ist an den PS-Eingang eines zweiten FF 92 gekoppelt, und der Ausgang eines fünften UND-Gates 94 ist an den PS-Eingang eines dritten FF 96 gekoppelt. Die Eingänge des vierten UND-Gates 90 sind an die FAS-Leitung 44, die INT.SEL-Leitung 72 und den invertierten Ausgang des dritten FF 96 gekoppelt. Die Eingänge des fünften UND-Gates 94 sind an die FAS-Signalleitung 44, den Ausgang eines sechsten UND-Gates 100 und den invertierten Ausgang des zweiten FF 92 gekoppelt. Die Eingänge des sechsten UND-Gates 100 sind an eine EXT.SEL-Signalleitung 102 und die EXT.BSY-Leitung 41 gekoppelt. Die EXT.SEL- und EXT.BSY-Signale sind hohe, wahre Signale, die direkt von den entsprechenden SCSI-Bussignalen erhalten wurden. Der invertierte Ausgang des zweiten FF 92 ist ebenfalls an den CLR-Eingang des dritten FF 96 gekoppelt. Die Falsch-Ausgänge der zweiten und dritten FFs 92 und 96 sind durch das NAND-Gate 104 an das Verzögerungselement 102 gekoppelt. Die invertierte Ausgabe des Verzögerungselements 102 ist das CFAS*-Signal.
• Der Wahr-Ausgang des zweiten FF 92 ist an eine PASS.INT.SEL-Signalleitung 106 und über ein Verzögerungselement 110 an eine FPIB-Signalleitung 108 gekoppelt, und der Wahr-Ausgang des dritten FF 96 ist über einen inverter 114 an eine PASS.EXT.SEL-Signalleitung 112 und über einen Inverter 114 und ein Verzögerungselement 118 an ein ODER-Gate 116 gekoppelt. Der zweite Eingang des ODER-Gates 116 ist an die EXT.SEL-Leitung 102 und über ein NOR-Gate 117 an den Falsch-Ausgang des dritten FF 96 gekoppelt. Der Ausgang des ODER-Gates 116 ist an eine FPEB-Signalleitung 118 gekoppelt. Die Verwendung dieser Signale ist nachstehend beschrieben.
• Die WIEDERANSTEUERUNG-Phase wird nun unter Bezugnahme auf das Zeitsteuerdiagramm von Fig. 8 beschrieben. Während der WIEDERANSTEUERUNG beschließt eine Zielvorrichtung eine Informationsübertragung fortzusetzen, die früher von einem Initiator begonnen wurde. Unter Bezugnahme auf Fig. 8 ist die ARB-Phase abgeschlossen und BSY wurde am Punkt A durch die wiederansteuernde Zielvorrichtung freigegeben, die die Zuteilung gewonnen hat. Die Ziel- und Initiator-IDs sind auf dem DBUS aktiviert, SEL ist aktiviert und I/O ist aktiviert. Der Zustand des I/O-Signals differenziert die AUSWAHL- und WIEDERANSTEUERUNG-Phasen. An Punkt B selektiert der Initiator, daß seine ID und SEL wahr sind, und daß BSY falsch ist, und aktiviert BSY. Das Ziel aktiviert am Punkt C vor dem Freigeben von SEL ebenfalls BSY. Am Punkt D gibt der lnitiator BSY frei. Diese Zeitsteuerung verhindert das Auftreten eines BUS.FREI-Zustands, der es anderen Vorrichtungen gestatten könnte, die Steuerung des Busses zu gewinnen und die WIEDERANSTEUERUNG-Phase zu unterbrechen.
• Zu beachten ist, daß das BSY-Signal am Punkt C in beiden Richtungen übertragen werden könnte, wodurch eine Verrlegelungseinstellung der Sender- Empfänger-Vorrichtung verursacht würde. Jedoch ist bei der Konfiguration von Fig. 4 eine Verriegelungseinstellung während der RES-Phase durch Steuern der PEB(RES)- und PIB(RES)-Signale verhindert, wie in dem Zeitsteuerdiagramm von Fig. 9 erläutert ist. Bei diesem Beispiel kann ein initiator nur an die interne Seite des Konverters 10 gekoppelt sein.
• Unter Bezugnahme wieder auf Fig. 4 wird FAS während der WIEDERANSTEUERUNG-Phase nicht aufgestellt, so daß die Gates 40 und 46 durch die PEB(RES)- bzw. PIB(RES)-Signale gesteuert werden. Unter Bezugnahme nun auf Fig. 9 ist der Fall dargestellt, in dem der Initiator auf der internen Seite und das Ziel auf der externen Seite ist. Am Punkt B ist das INT.BSY-Signal durch den initiator aktiviert, und PIB(RES) ist aufgestellt, so daß das BSY-Signal von der internen Seite zur externen Seite übertragen wird. Am Punkt C aktiviert das Ziel ebenfalls BSY, aber das Signal PEB(RES) ist nicht aufgestellt. Somit ist nur das UND-Gate 56 freigegeben und der Initiator aktiviert das BSY-Signal auf der internen Seite.
• Wie angegeben wurde, ist das Ziei auf der externen Seite, so daß es zwingend ist, dem Ziel die Steuerung der BSY-Leitung auf sowohi der externen als auch der internen Seite zu geben. Dies wird durch Aufsteilen eines FORCE.PASS.EXT.BSY- (FPEB) Signals erreicht, wenn EXT.SEL zurückgestellt ist, was bewirkt, daß PIB(RES) zurückgesteilt und PEB(RES) aufgestellt wird. Nun ist das NAND-Gate 40 freigegeben und das UND-Gate 56 ist gesperrt, so daß das Ziel die Steuerung der BSY-Leitung hat und jegliche Verriegelungsprobleme verhindert sind. Da das Ziel die Zuteilung gewonnen hat, hat es das SEL-Signal aktiviert, um die ARB-Phase zu beenden und die RES- Phase zu beginnen. Die Zustände der FPIB-und FPEB-Signale sind dadurch bestimmt, auf welcher Seite die Zielvorrichtung, die SEL aktiviert, angeordnet ist.
• Ein System zum Erzeugen dieser Signale ist in Fig. 7 erläutert. Unter Bezugnahme wieder auf Fig. 7 ist das zweite FF 92 eingestellt, wenn SEL von einer Vorrichtung auf der internen Seite aktiviert ist, und das drltte FF 96 ist eingestellt, wenn SEL von einer Vorrichtung auf der externen Seite aktiviert ist. Somit ist die Information bezüglich der Seite, auf der SEL aktiviert ist, gespeichert und durch den Zustand der PASS.INT.SEL- und PASS.EXT.SEL-Signale angegeben, wobei die Zustände dieser Signale notwendigerweise komplementär sind.
• Das FPIB-Signal wird nach einer ersten vorbestimmten Verzögerung aufgesteilt, wenn INT.SEL aktiviert wird, und das FPEB-Signal ist nach einer zweiten vorbestimmten Verzögerung aufgesteilt, wenn das EXT.SEL-Signal zurückgesetzt wird.
• Eine Schaltung zum Einstellen und Rücksteilen der PIB(RES)- und PEB(RES)- Signale ist in Fig. 10 erläutert. Die PIB(RES)-Leitung 44 ist an den Wahr- Ausgang eines vierten FF 150 gekoppelt. Der PR-Eingang des vierten FF 150 ist durch ein NAND-Gate 152 mit invertierten Eingängen, ein NOR-Gate 154 mit invertierenden Eingängen und ein NAND-Gate 156 an die INT.BSY-Leitung 60, durch Gates 154 und 152 an die FPIB-Leitung 108 und durch das Gate 152 an die FPEB*-Leitung 116 gekoppelt. Der CLR-Eingang des vierten FF 150 ist durch einen Inverter 156, ein Verzögerungselement 157 und ein NOR-Gate 158 an die INT.BSY-Leitung 60 und durch das NOR-Gate 158 an die FPEB-Leitung 116 gekoppelt.
• Die PEB(RES)-Leitung 60 ist an den Wahr-Ausgang eines fünften FF 160 gekoppelt. Der PR-Eingang des fünften FF 160 ist über ein UND-Gate 162 und ein NOR-Gate 164 an den Faisch-Ausgang des vierten FF 160, durch Gates 162 und 164 an die EXT.BSY-Leitung 41 und durch das Gate 164 an die FPEB-Leitung 116 gekoppelt. Der CLR-Eingang des fünften FF 160 ist durch ein NOR-Gate 166 mit invertierenden Eingängen an den Falsch-Ausgang des vierten FF 150 und durch ein Verzögerungselement 168 und das Gate 166 an die EXT.BSY-Leitung 41 gekoppelt.
• Der Betrieb des Systems zum Steuern der Signale in Fig. 9 wird nun unter Bezugnahme auf die Fig. 7 und 10 beschrieben. Während der ARB-Phase wird das dritte FF 96 eingestellt, wenn das Ziel EXT.BSY aktiviert. Entsprechend wird PASS.EXT.SEL aufgestellt, jedoch ist zu Beginn der RES-Phase FPEB wegen der durch das Verzögerungselement 118 aufgesteilte Verzögerung nicht aufgestellt. Wenn der Initiator bei B INT.BSY aktiviert, wird das vierte FF eingestellt, um PIB(RES) aufzusteiien und das BSY-Signal zur externen Seite zu übertragen. Das Signal EXT.BSY wird am Punkt C aufgestellt, stellt aber das fünfte FF 160 nicht ein, da das UND-Gate 162 durch den Falsch-Ausgang des vierten FF 150 gesperrt ist. Nachfoigend bewirkt das verzögerte PASS.EXT.SEL-Signal, daß FPEB zur Zeit C aufgestellt wird, das das fünfte FF 160 einstellt, um PEB(RES) aufzustellen, und das vierte FF 150 zurücksetzt, um das vierte FF 150 zurückzusetzen und PIB(RES) zurückzusetzen.
• Die SEL-Leitungstreiber sind wie in Fig. 4 gezeigt konfigurlert, mit der Ausnahme, daß die PASS.INT.SEL- und PASS. EXT.SEL-Signale, die durch die Konfiguration von Fig. 7 gesteuert werden, anstelle von PIB und PEB verwendet werden.
• Nunmehr wurde ein Eintakt/Differential-Konverter zur Verwendung bei dem SCSI-Bus-Protokoll beschrieben. Dieses System erleichtert die Verwendung der AUSWAHI- und WIEDERANSTEUERUNG-Phasen des Protokolls, wenn Initiatorvorrichtungen nur an die interne Seite des Konverters gekoppelt sind. Die Erfindung wurde unter Bezugnahme auf eine bevorzugte Ausführungsform beschrieben. Jedoch sind nun Abänderungen und Ersetzungen für den Durchschnittsfachmann deutlich. Insbesondere könnten unterschiedliche Hardwarekonfigurationen oder kombinierte Hardware-Softwarekonfigurationen gestaltet werden, um die beschriebene Steuerung auszuführen. Entsprechend soll die Erfindung außer durch die angefügten Ansprüche nicht beschränkt sein.

Claims (3)

1. Konverter (10) zum wahiweisen Übertragen von Signalen zwischen einer Eintaktleitung eines internen Busses und einem Differentiaileitungspaar eines externen Busses, wobei beide Busse das SCSI-Bus-Protokoll verwenden, das BUS-FREI- (BF), ZUTEILUNG- (ARB) und AUSWAHL- (SEL) Phasen und DATEN-Leitungen zum Übertragen von BSY-, SEL- bzw. Vorrichtungs-ID-Signalen enthält, wobei der Initiator und Zielvorrichtungen an den internen Bus gekoppelt sein können und wobei Zielvorrichtungen an den externen Bus gekoppelt sein können und wobei Vorrichtungen auf beiden Seiten, intern und extern, des Konverters BSY- und ihre Vorrichtungs-ID-Signale während der ARB-Phase aktivieren können,

wobei der Konverter enthält

ein Subsystem, um die Übertragung eines BSY-Signals während der ARB- Phase von jeder Seite zur anderen und zum Freigeben der BSY-Leitung auf beiden Seiten während der SEL-Phase zu erleichtern, mit einem ersten Treiber (38), der einen zum Empfangen eines ersten Eingangssignals eingerichteten Eingangsport hat, um eine Differentiai-BSY-Signal auf dem externen Differential-BSY-Leitungspaar (32) zu aktivieren, wenn das erste Eingangssignal aktiviert wird, und mit einem ersten Empfänger (39), der mit dem Differential-BSY-Leitungspaar gekoppelte Eingangsports und einen Ausgangsport hat, der an eine EXT.BSY-Signalleitung gekoppelt ist, die ein EXT.BSY-Signal überträgt, um das EXT.BSY-Signal zu aktivieren, wenn ein BSY-Signal auf dem Differential-BSY-Leitungspaar (32) aktiviert wird, wobei das Subsystem einen zweiten Empfänger (56) enthält, der ein Gate enthäit, das erste und zweite Eingänge, die mit der internen BSY-Leitung des internen Busses bzw. einer ein FREE.ARB-Signal übertragenden FREE.ARB-Signalleitung gekoppelt sind, und einen Ausgang hat, der an den Eingangsport des ersten Treibers (38) gekoppelt ist, um nur dann ein BSY- Signal von der internen BSY-Leitung zum Eingangsport des ersten Treibers zu übertragen, wenn das FREE.ARB-Signal gesetzt ist,

einen zweiten Treiber (40), der ein zweites Gate enthält, das erste und zwetie Eingängel die an die EXT.BSY-Signalleitung bzw. eine ein PASS.EXT.BSY- Signal übertragende PASS. EXT.BSY-Signalleitung gekoppelt sind, und einen Ausgang hat, der an die interne BSY-Leitung des Internen Busses gekoppelt ist, um nur dann ein BSY-Signal auf der EXT.BSY-Signalleitung zur Internen BSY-Leitung zu übertragen, wenn das PASS.EXT.BSY-Signal gesetzt ist,

eine Logikschaltung (70, 78) zum Setzen des FREE.ARB-Signals, wenn die Busse in der BUS-FREI-Phase sind,

eine Logikschaltung (40, 42, 46, 50). um das PASS.EXT.BSY-Signal während der BUS-FREI- oder ARB-Phasen nur dann zu setzen, wenn eine an den externen Bus gekoppelte Vorrichtung ihre Vorrichtungs-ID während der ARB-Phase aktiviert und das FREE.ARB-Signal gesetzt ist, und eine Logikschaitung (70, 76, 7880) zum Rücksetzen des FREE.ARB-Signals und des PASS. EXT.BSY-Signals, wenn eine Vorrichtung entweder auf der internen oder der externen Seite das SEL-Signal aktiviert.

2. Konverter nach Anspruch 1, ferner gekennzeichnet durch:

eine Logikschaltung (55, 56, 58), die zum Empfangen eines ersten PASS- Signals eingerichtet ist, um nur dann ein auf der internen BSY-Leitung aktiviertes BSY-Signal zum externen Differential-BSY-Leitungspaar zu übertragen, wenn das erste PASS-Signal gesetzt ist,

eine Logikschaltung (40, 42, 46, 50), die zum Empfangen eines zweiten PASS-Signals eingerichtet ist, um nur dann ein auf dem externen Differential-BSY-Leitungspaar aktiviertes BSY-Signal zur internen BSY-Leitung zu übertragen, wenn das zweite PASS-Signal gesetzt ist,

eine Logikschaltung zum Setzen des ersten PASS-Signals, wenn die Busse in der BF-Phase sind,

eine Logikschaltung (94, 96,100) zum Setzen des zweiten PASS-Signals, wenn die Busse in der BF- oder ARB-Phase sind und eine Vorrichtung auf der externen Seite BSY aktiviert,

eine Logikschaltung zum Rücksetzen der ersten und zweiten PASS-Signale als Antwort auf eine das SEL-Signal aktivierende Vorrichtung entweder auf der internen oder externen Seite.

3. Konverter nach Anspruch 1, ferner gekennzeichnet durch:

eine Logikschaltung (55, 56, 58), die zum Empfangen eines ersten PASS- Signals eingerichtet ist, um nur dann ein auf der Internen BSY-Leitung aktiviertes BSY-Signal zum externen Differentiai-BSY-Leitungspaar zu übertragen, wenn das erste PASS-Signal gesetzt ist,

eine Logikschaltung (40, 42, 46, 50), die zum Empfangen eines zweiten PASS-Signals eingerichtet ist, um nur dann ein auf dem externen Differentiai-BSY-Leltungspaar aktiviertes BSY-Slgnal zur internen BSY-Leitung zu übertragen, wenn das zweite PASS-Signal gesetzt ist,

eine Logikschaltung (92, 96) zum Speichern einer Meldung darüber, ob eine Zielvorrichtung, die das SEL-Signal während der ARB-Phase aktiviert, auf der Internen Seite oder der externen Seite angeordnet ist,

eine Logikschaitung zum Setzen des ersten PASS-Signals während der RES-Phase, wenn eine Innere Vorrichtung das BSY-Signal aktiviert, und eine auf die Meldung ansprechende Logikschaltung zum Rücksetzen des ersten, während der RES-Phase gesetzten PASS-Signals und Setzen des zweiten PASS-Signals, wenn eine Zielvorrichtung BSY aktiviert, nur dann, wenn eine Zielvorrichtung auf der externen Seite SEL während der AUS- WAHL-Phase aktivierte.