JPH02110649A - Ｓｃｓｉ変換器 - Google Patents
Ｓｃｓｉ変換器Info
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- JPH02110649A JPH02110649A JP1159386A JP15938689A JPH02110649A JP H02110649 A JPH02110649 A JP H02110649A JP 1159386 A JP1159386 A JP 1159386A JP 15938689 A JP15938689 A JP 15938689A JP H02110649 A JPH02110649 A JP H02110649A
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- 239000003999 initiator Substances 0.000 claims description 18
- 238000010586 diagram Methods 0.000 description 20
- MEZOEZSKPXUIJA-UHFFFAOYSA-N 3-fluoro-5-(2-pyridin-2-ylethynyl)benzonitrile Chemical group FC1=CC(C#N)=CC(C#CC=2N=CC=CC=2)=C1 MEZOEZSKPXUIJA-UHFFFAOYSA-N 0.000 description 6
- 230000006870 function Effects 0.000 description 4
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/4226—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with asynchronous protocol
-
- G—PHYSICS
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
- H04L12/407—Bus networks with decentralised control
- H04L12/413—Bus networks with decentralised control with random access, e.g. carrier-sense multiple-access with collision detection [CSMA-CD]
- H04L12/4135—Bus networks with decentralised control with random access, e.g. carrier-sense multiple-access with collision detection [CSMA-CD] using bit-wise arbitration
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Computer Hardware Design (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は一般的にはディジタルバス構造に関し、そして
更に詳細にはシングルエンデツド（Ｓｉｎｇｌｅｅｎｄ
ｅｄ）バス信号と差動（ｄｉｆｆｅｒｅｎｔｉａｌ）バ
ス信号との間の変換を行なうための変換器（ｃｏｎｖｅ
ｒ ｔｅｒ）に関する。
更に詳細にはシングルエンデツド（Ｓｉｎｇｌｅｅｎｄ
ｅｄ）バス信号と差動（ｄｉｆｆｅｒｅｎｔｉａｌ）バ
ス信号との間の変換を行なうための変換器（ｃｏｎｖｅ
ｒ ｔｅｒ）に関する。
（従来の技術及び発明が解決しようとする課題）スモー
ルコンピューターシステムインターフェース（ＳＣＳＩ
）のバスプロトコルは、ニューヨーク州ＮＹ１００１８
．１４３０ブロードウエイ、米国規格協会から入手でき
る米国規格ＡＮＳＩ Ｘ３．１３１−１９８６に詳細に
記載されている。−殻内に、スモールコンピューター及
び周辺機器を含んでいる８つのデバイスまでがバスに結
合される。
ルコンピューターシステムインターフェース（ＳＣＳＩ
）のバスプロトコルは、ニューヨーク州ＮＹ１００１８
．１４３０ブロードウエイ、米国規格協会から入手でき
る米国規格ＡＮＳＩ Ｘ３．１３１−１９８６に詳細に
記載されている。−殻内に、スモールコンピューター及
び周辺機器を含んでいる８つのデバイスまでがバスに結
合される。
このバスは、バス上のデバイス間の情報転送を容易にす
るバスプロトコルを有するデータ及び制御ラインを含む
。このバスの特に有用な特徴は、別個のバスコントロー
ラーを利用しないことである。
るバスプロトコルを有するデータ及び制御ラインを含む
。このバスの特に有用な特徴は、別個のバスコントロー
ラーを利用しないことである。
バスプロトコルは、バスに結合したデバイスによって作
成される。
成される。
いくつかの見地から見たプロトコルの簡単な概要を次に
述べる。プロトコルの完全な記載が上記に引用した規格
になされているのでプロトコルの特定の見地からの更に
詳細な実施例を以下に提供する。
述べる。プロトコルの完全な記載が上記に引用した規格
になされているのでプロトコルの特定の見地からの更に
詳細な実施例を以下に提供する。
情報転送はコンピューターによって初期化され、与えら
れた転送を初期化する実際のコンピューターはイニシェ
イター（ｉｎｉｔｉａｔｏｒ）で示される。このイニシ
ェイターが、実際の情報転送を制御するターゲットを選
択する。ある状態において、情報転送が妨げられること
があり、そして後でターゲットがイニシェイターを再選
択して転送を続ける。
れた転送を初期化する実際のコンピューターはイニシェ
イター（ｉｎｉｔｉａｔｏｒ）で示される。このイニシ
ェイターが、実際の情報転送を制御するターゲットを選
択する。ある状態において、情報転送が妨げられること
があり、そして後でターゲットがイニシェイターを再選
択して転送を続ける。
フィジカル（ｐｈｙｓｉｃａｌ）バスは、電気的バス信
号を搬送する１セツトの伝導ラインと、バスの両端の成
端装置（ｔｅｒｍｉｎａｔｏｒ）とを含む。バスに結合
したデバイスは、特殊な変換器が一方においてバスに結
合され、そして他方においてケーブルがリモートデバイ
スに結合されなければバスから離すことはできない。変
換器は、バス標準の電気的必要要件を満足するように機
能し、且つリモートデバイスに必要な信号をインターフ
ェースするために受信器／ドライバ一対を含んでいる。
号を搬送する１セツトの伝導ラインと、バスの両端の成
端装置（ｔｅｒｍｉｎａｔｏｒ）とを含む。バスに結合
したデバイスは、特殊な変換器が一方においてバスに結
合され、そして他方においてケーブルがリモートデバイ
スに結合されなければバスから離すことはできない。変
換器は、バス標準の電気的必要要件を満足するように機
能し、且つリモートデバイスに必要な信号をインターフ
ェースするために受信器／ドライバ一対を含んでいる。
特に有用なタイプの変換器が、内側バスに送信したシン
グルエンデツド信号と外側バスに送信した差動信号との
間を変換する。これ等の差動信号は、ノイズに対して敏
感でなく、且ついくつかのデータ記憶デバイスによって
要求される。理想的には、変換器がいづれかのバスに結
合したデバイスに対してトランスバレントであり、そし
て両バスの組合せがシングルパスとして機能する。
グルエンデツド信号と外側バスに送信した差動信号との
間を変換する。これ等の差動信号は、ノイズに対して敏
感でなく、且ついくつかのデータ記憶デバイスによって
要求される。理想的には、変換器がいづれかのバスに結
合したデバイスに対してトランスバレントであり、そし
て両バスの組合せがシングルパスとして機能する。
しかし、５Ｃ３Ｉプロトコルは、シングルエンデツド信
号と差動信号との間を変換する受信器／ドライバ一対が
ラッチされて、そして信号をアサートするデバイスによ
って開放できない状態を生ずる。従って、変換器は、Ｓ
ＣＳ Ｉプロトコルの全能力を利用しない構成に対して
のみ利用される。
号と差動信号との間を変換する受信器／ドライバ一対が
ラッチされて、そして信号をアサートするデバイスによ
って開放できない状態を生ずる。従って、変換器は、Ｓ
ＣＳ Ｉプロトコルの全能力を利用しない構成に対して
のみ利用される。
従って、この能力のより完全な使用を提供する変換器が
、広い標準の受入れ及び５Ｃ３Ｉバスとインターフェー
スするように製造される多数のデバイスのために非常に
必要である。
、広い標準の受入れ及び５Ｃ３Ｉバスとインターフェー
スするように製造される多数のデバイスのために非常に
必要である。
（課題を解決するための手段）
本発明は、内側５ｃｓｒバス上に送信したシングルエン
デツド信号と、外側ＳＣＳＩバス上に送信した差動信号
との間を変換するデバイスであり、それが、ＳＣＳＩプ
ロトコルのアービトレーション（ＡＲＢ）、セレクショ
ン（ＳＥＬ）及びリセクション（ＲＥＳ）フェーズの使
用を容易にする。
デツド信号と、外側ＳＣＳＩバス上に送信した差動信号
との間を変換するデバイスであり、それが、ＳＣＳＩプ
ロトコルのアービトレーション（ＡＲＢ）、セレクショ
ン（ＳＥＬ）及びリセクション（ＲＥＳ）フェーズの使
用を容易にする。
本発明の１見地によれば、内側及び外側バスのＢＳＹラ
インは、プロトコルのＡＲＢ及びＳＥＬフェーズ中、ラ
ッチ・アップ（ｌａｔｃｈ−ｕｐ）を防止するユニーク
なトランシーバ−構成に結合される。
インは、プロトコルのＡＲＢ及びＳＥＬフェーズ中、ラ
ッチ・アップ（ｌａｔｃｈ−ｕｐ）を防止するユニーク
なトランシーバ−構成に結合される。
ＢＳＹイ言号は、ＰＡＳＳ、Ｉ ＮＴ、 Ｂ Ｓ Ｙ（
ＰｆＢ）信号がセットしているときのみ内側から外側に
送信され、そしてＰＡＳＳ、ＥＸＴ、ＢＳＹ（ＰＥＢ）
信号がセットしているときのみ、外側から内側に送信さ
れる。ＰＩＢ信号は、バスがバス、フリー（Ｂｕｓ Ｆ
ＲＥＥ）又はアービトレーションフェーズにあるときセ
ットされ、そしてＦＥＢ信号は、バスがバスフリー又は
アービトレーションフェーズにあって、そして外側のデ
バイスがそのデバイスＩＤをアサートするときセットさ
れる。従って、変換器のいづれかの側のデバイスが、そ
のＢＳＹ信号をＡＲＢフェーズ中に他方の側に送信する
。
ＰｆＢ）信号がセットしているときのみ内側から外側に
送信され、そしてＰＡＳＳ、ＥＸＴ、ＢＳＹ（ＰＥＢ）
信号がセットしているときのみ、外側から内側に送信さ
れる。ＰＩＢ信号は、バスがバス、フリー（Ｂｕｓ Ｆ
ＲＥＥ）又はアービトレーションフェーズにあるときセ
ットされ、そしてＦＥＢ信号は、バスがバスフリー又は
アービトレーションフェーズにあって、そして外側のデ
バイスがそのデバイスＩＤをアサートするときセットさ
れる。従って、変換器のいづれかの側のデバイスが、そ
のＢＳＹ信号をＡＲＢフェーズ中に他方の側に送信する
。
本発明の更に他の見地によれば、ＰｆＢ及びＰＥＢ信号
は、いづれかの側のデバイスがＡＲＢフェーズを終結す
るためにＳＥＬをアサートするときリセットされる。従
って、いかなる可能なランチ・アップも終結されて、Ｂ
ＳＹラインが開放される。
は、いづれかの側のデバイスがＡＲＢフェーズを終結す
るためにＳＥＬをアサートするときリセットされる。従
って、いかなる可能なランチ・アップも終結されて、Ｂ
ＳＹラインが開放される。
リセレクション（ＲＥＳＥＬＥＣＴＩＯＮ）フェーズ中
、前のデータ転送を再開しようと望んでいるターゲット
デバイスがアービトレーションを得て、そしてそのＳＥ
Ｌ信号をアサートする。リセレクション中、ターゲット
がＢＳＹを開放し、そして、遅延後、リセレクトしたイ
ニシェイターが応答してＢＳＹをアサートする。それか
らターゲットがＢＳＹをリアサート（ｒｅａｓｓｅｒｔ
） Ｌ／、そして、遅延後、ＳＥＬを解放する。それか
らイニシェイターがＢＳＹを開放する。
、前のデータ転送を再開しようと望んでいるターゲット
デバイスがアービトレーションを得て、そしてそのＳＥ
Ｌ信号をアサートする。リセレクション中、ターゲット
がＢＳＹを開放し、そして、遅延後、リセレクトしたイ
ニシェイターが応答してＢＳＹをアサートする。それか
らターゲットがＢＳＹをリアサート（ｒｅａｓｓｅｒｔ
） Ｌ／、そして、遅延後、ＳＥＬを解放する。それか
らイニシェイターがＢＳＹを開放する。
従って、ターゲット及びイニシェイターの双方がＢＳＹ
をアサートしているとき、ラッチ・アップが起る可能性
がある。本発明では、ターゲットが外側にあるとき、Ｂ
ＳＹ信号は、ラッチ−アップを防止するためにＳＥＬの
開放に続いて外側から内側にのみ転送される。
をアサートしているとき、ラッチ・アップが起る可能性
がある。本発明では、ターゲットが外側にあるとき、Ｂ
ＳＹ信号は、ラッチ−アップを防止するためにＳＥＬの
開放に続いて外側から内側にのみ転送される。
本発明の他の特徴及び利点は、添付図面及び以下の詳細
な説明から見て明らかとなるであろう。
な説明から見て明らかとなるであろう。
実施例
本発明は、内側シングルエンデツド５Ｃ３Ｉバスと、外
側差動ｓｃｓ ｒバスとの間に信号を転送する変換器で
ある。第１図を参照すると、この場合同様な参照番号は
いくつかの図のすべてに亘り同じ又は対応する部分を示
している、第１図はバスへの変換器の接続を図示してい
るブロック線図である。
側差動ｓｃｓ ｒバスとの間に信号を転送する変換器で
ある。第１図を参照すると、この場合同様な参照番号は
いくつかの図のすべてに亘り同じ又は対応する部分を示
している、第１図はバスへの変換器の接続を図示してい
るブロック線図である。
第１図において、変換器１０は、内側、シングルエンデ
ツドＳＣ５Ｉバス１２に結合した内側と、外側、差動Ｓ
ＣＳＩバス１４に結合した外側とを有している。シング
ルエンデツド信号１６は１つのパスライン上にアサート
（ａｓｓｅｒｔ） され、一方その対応する差動信号１
８は、１つのライン上にアサートしたシングルエンデツ
ド信号及び他方のライン上にアサートしたその補数に対
応する信号を１対のパスライン上にアサートされる。従
って外側バス１４は、内側バス１２の２倍のパスライン
を有している。
ツドＳＣ５Ｉバス１２に結合した内側と、外側、差動Ｓ
ＣＳＩバス１４に結合した外側とを有している。シング
ルエンデツド信号１６は１つのパスライン上にアサート
（ａｓｓｅｒｔ） され、一方その対応する差動信号１
８は、１つのライン上にアサートしたシングルエンデツ
ド信号及び他方のライン上にアサートしたその補数に対
応する信号を１対のパスライン上にアサートされる。従
って外側バス１４は、内側バス１２の２倍のパスライン
を有している。
変換器１０内に示した矢印２０は、特定のパスライン上
にアサートした信号がどの方向に送信されかを示してい
る。例えば、ＢＵＳＹ （ＢＳＹ）信号はいづれの方向
にも送信されるが、一方すクエス） （ＲＥＱ）信号は
変換器１０の外側から内側のみに送信される。ある信号
に対する転送方向制限の理由を以下に説明する。
にアサートした信号がどの方向に送信されかを示してい
る。例えば、ＢＵＳＹ （ＢＳＹ）信号はいづれの方向
にも送信されるが、一方すクエス） （ＲＥＱ）信号は
変換器１０の外側から内側のみに送信される。ある信号
に対する転送方向制限の理由を以下に説明する。
下記の説明において、実際のパスライン上にアサートし
た信号は、ラベルｓｃｓ ｒを含み、−力変換器１０へ
の内側信号はそのラベルを含まない。
た信号は、ラベルｓｃｓ ｒを含み、−力変換器１０へ
の内側信号はそのラベルを含まない。
更に、信号はそれ等が機能する変換器１０の側を表わす
ためにＥＸＴ及びＴＮＴのラベルが付けられる。
ためにＥＸＴ及びＴＮＴのラベルが付けられる。
第２図は、バス・フリー（ＢＦ）、アービトレーション
（ＡＲＢ）及びセレクションフェーズ（ｐｈａｓｅ）中
の５Ｃ３Ｉバスプロトコルの動作を図示しているタイミ
ング線図である。各々のデバイスは、デバイスＩＤに対
応するユニークなデバイスＩＤデータラインに割当てら
れる。ＢＳＹ。
（ＡＲＢ）及びセレクションフェーズ（ｐｈａｓｅ）中
の５Ｃ３Ｉバスプロトコルの動作を図示しているタイミ
ング線図である。各々のデバイスは、デバイスＩＤに対
応するユニークなデバイスＩＤデータラインに割当てら
れる。ＢＳＹ。
５ＥＬＳ Ｉｌｏ、及びデータバス（Ｄ Ｂ）信号の状
態が第２図に示されている（内側バス上の実際のバス信
号はロートルー（ｌｏｗ ｔｒｕｅ）であることに注意
）バスフリーフェーズは信号ＢＳＹ及びＳＥＬが偽（ｆ
ａｌｓｅ）であるとき限定される。このフェーズ中、い
かなるデバイスもＢＳＹライン及びそのデバイス■Ｄラ
イン上に信号をアサートすることによってバスの制御を
リクエストできる。
態が第２図に示されている（内側バス上の実際のバス信
号はロートルー（ｌｏｗ ｔｒｕｅ）であることに注意
）バスフリーフェーズは信号ＢＳＹ及びＳＥＬが偽（ｆ
ａｌｓｅ）であるとき限定される。このフェーズ中、い
かなるデバイスもＢＳＹライン及びそのデバイス■Ｄラ
イン上に信号をアサートすることによってバスの制御を
リクエストできる。
−旦特定のデバイスがＢＳＹ及びそのデバイスＩＤライ
ンをアサートすると、他のデバイスもまたＢＳＹ及びそ
れ等のデバイスＩＤにアサートできるタイムウィンドー
がある。従って、いくつかのデバイスがＢＳＹライン及
びその等の対応するユニークなＩＤデータライン上に信
号をアサートできる。ＢＳＹラインは種々のデバイスに
ＯＲ連絡されていて、同時にＢＳＹにアサートするいく
つかのデバイスを助ける。
ンをアサートすると、他のデバイスもまたＢＳＹ及びそ
れ等のデバイスＩＤにアサートできるタイムウィンドー
がある。従って、いくつかのデバイスがＢＳＹライン及
びその等の対応するユニークなＩＤデータライン上に信
号をアサートできる。ＢＳＹラインは種々のデバイスに
ＯＲ連絡されていて、同時にＢＳＹにアサートするいく
つかのデバイスを助ける。
再び第１図を参照すると、変換器１ｏのいづれかの側の
デバイスがＢＳＹをアサートするが、又は変換器ｌＯの
両側のデバイスが同時にＢＳＹをアサートすることが可
能である。従って変換器は、矢印２０によって示された
ように両方向にＢＳＹ信号を送信できなければならない
。
デバイスがＢＳＹをアサートするが、又は変換器ｌＯの
両側のデバイスが同時にＢＳＹをアサートすることが可
能である。従って変換器は、矢印２０によって示された
ように両方向にＢＳＹ信号を送信できなければならない
。
１つ以上のデバイスがバスの制御をリクエストしていれ
ば、各々のデバイスが、どのＩＤがアサートされるかを
調べるためにデータラインを調査する。ＳＣＳＩプロト
コルが、最高優先権を有するＤＢライン７を備えた種々
のラインに優先権を割り当てる。ＢＳＹをアサートする
デバイスの中、最高優先権を有するデバイスがアービト
レーションを得て、そしてＡＲＢフェーズを終るため５
ＩＥＬをアサートする。ＳＥＬがアサートされると、す
べての他のデバイスがＢＳＹ及びそれ等のＩＤラインを
開放して、セレクト（ＳＥＬ）フェーズを開始する。ア
ービトレーション獲得（ｗｉｎｎｉｎｇ）デバイスがそ
のＩＤ及びその選択したターゲットデバイスのＩＤをア
サートし、そして遅延後、ＢＳＹ（ポイン１−Ａ）を開
放する。他の遅延後、選択したターゲットデバイスが、
ＳＥＬ及びそのデバイスＩＤが真であり、ＢＳＹが偽（
ｆａｌｓｅ）であることを検出し、それからＢＳＹ （
ポイントＢ）をアサートする。
ば、各々のデバイスが、どのＩＤがアサートされるかを
調べるためにデータラインを調査する。ＳＣＳＩプロト
コルが、最高優先権を有するＤＢライン７を備えた種々
のラインに優先権を割り当てる。ＢＳＹをアサートする
デバイスの中、最高優先権を有するデバイスがアービト
レーションを得て、そしてＡＲＢフェーズを終るため５
ＩＥＬをアサートする。ＳＥＬがアサートされると、す
べての他のデバイスがＢＳＹ及びそれ等のＩＤラインを
開放して、セレクト（ＳＥＬ）フェーズを開始する。ア
ービトレーション獲得（ｗｉｎｎｉｎｇ）デバイスがそ
のＩＤ及びその選択したターゲットデバイスのＩＤをア
サートし、そして遅延後、ＢＳＹ（ポイン１−Ａ）を開
放する。他の遅延後、選択したターゲットデバイスが、
ＳＥＬ及びそのデバイスＩＤが真であり、ＢＳＹが偽（
ｆａｌｓｅ）であることを検出し、それからＢＳＹ （
ポイントＢ）をアサートする。
第３図は、シングルエンデツド内側パスライン３０を差
動外側パスライン対３２に結合するのに利用された典型
的ドライバー構成の概略的線図である。内側対外側受信
器／ドライバー（ＩＥＲ）３４は、内側パスライン３０
に結合したその入力を有しており、その出力が外側パス
ライン対３２に結合されていて、且つ信号ＥＮＩＥがセ
ットされるときイネーブルである。同様に、外側対内側
受信器／ドライバー（ＥＩＲＤ）３６が、外側パスライ
ン対３２に結合したその入力と、内側パスライン３０に
結合したその出力とを有しており、且つ信号ＥＮＥ Ｉ
がセットされるときイネーブルである。
動外側パスライン対３２に結合するのに利用された典型
的ドライバー構成の概略的線図である。内側対外側受信
器／ドライバー（ＩＥＲ）３４は、内側パスライン３０
に結合したその入力を有しており、その出力が外側パス
ライン対３２に結合されていて、且つ信号ＥＮＩＥがセ
ットされるときイネーブルである。同様に、外側対内側
受信器／ドライバー（ＥＩＲＤ）３６が、外側パスライ
ン対３２に結合したその入力と、内側パスライン３０に
結合したその出力とを有しており、且つ信号ＥＮＥ Ｉ
がセットされるときイネーブルである。
第３図のパスライン３０及び３２が内側及び外側ＢＳＹ
ラインを表わしていれば、上記のように、受信器／ドラ
イバ一対３４及び３６は、バスフリー状態中にイネーブ
ルであって、ＢＳＹ信号をいづれかの方向に送信する。
ラインを表わしていれば、上記のように、受信器／ドラ
イバ一対３４及び３６は、バスフリー状態中にイネーブ
ルであって、ＢＳＹ信号をいづれかの方向に送信する。
しかし、双方の対３４及び３６がイネーブルであれば、
いづれかの側にアサートした信号は、各々の対の出力が
他方の入力に結合されるので、それ等の対をラッチ−ラ
ップ（ｌａｔｃｈ−ｕｐ）せしめる。従ってランチ・ア
ップした対は、デバイスが初めに信号をアサートし、後
でそれを開放するかどうかに関係なくバスをドライブし
続ける。
いづれかの側にアサートした信号は、各々の対の出力が
他方の入力に結合されるので、それ等の対をラッチ−ラ
ップ（ｌａｔｃｈ−ｕｐ）せしめる。従ってランチ・ア
ップした対は、デバイスが初めに信号をアサートし、後
でそれを開放するかどうかに関係なくバスをドライブし
続ける。
従って、例えば第２図及びセレクションフェーズを参照
すると、ＢＳＹ信号は、ターゲットの選択を可能にする
ためにアービトレーションを得る装置によって除去でき
ない。従って、第３図に示したと類似のドライバー構成
の使用は、ラッチ・アップの可能性を避ける構成に限定
されなければならない。
すると、ＢＳＹ信号は、ターゲットの選択を可能にする
ためにアービトレーションを得る装置によって除去でき
ない。従って、第３図に示したと類似のドライバー構成
の使用は、ラッチ・アップの可能性を避ける構成に限定
されなければならない。
第４図は、本発明の好ましい実施態様における内側ＢＳ
Ｙライン及び外側ＢＳＹライン対、３０及び３２間に信
号を送信するのに利用したトランシーバ−３７及び関連
した論理の概略的線図である。第４図において、ＩＥＤ
３８の入力はトランシーバ−３７のＤＩポートを通り論
理１に連結されており、そしてイネーブル入力がトラン
シーバ−３７のＤＥポートを通り［ＮＴ、ＢＳＹライン
６０に結合されている。ＩＥＤ３８の出力及び１１Ｒ３
９の入力はｌ・ランシーバー３７のＤＯ／Ｐ Ｉポート
及びＤｏ”／ＲＴ”ポートに結合されている。ＥＩＲ３
９の出力はＲＯポートに結合している。
Ｙライン及び外側ＢＳＹライン対、３０及び３２間に信
号を送信するのに利用したトランシーバ−３７及び関連
した論理の概略的線図である。第４図において、ＩＥＤ
３８の入力はトランシーバ−３７のＤＩポートを通り論
理１に連結されており、そしてイネーブル入力がトラン
シーバ−３７のＤＥポートを通り［ＮＴ、ＢＳＹライン
６０に結合されている。ＩＥＤ３８の出力及び１１Ｒ３
９の入力はｌ・ランシーバー３７のＤＯ／Ｐ Ｉポート
及びＤｏ”／ＲＴ”ポートに結合されている。ＥＩＲ３
９の出力はＲＯポートに結合している。
ＲＯポートはＩＮＴ、、ＳＣＳＩ、ＢＳＹ“ライン３０
のためのドライバーとして機能するＮＡＮＤゲート４０
を経てＩＮＴ、、ＳＣ３１，、ＢＳＹ”ライン３０に結
合される。ＮＡＮＤゲート４０は、ＥＸＴ、ＢＳＹ信号
ライン４１によってＲＯポートに結合した第１の入力と
、ＰＡＳＳ、 ＥＸＴ、 ＢＳＹ （ＰＥ１３）信号ラ
イン４３によって第１のＯＲゲート４２の出力に結合し
た第２の入力とを有している。第１のＯＲゲート４２の
入力は、ＦＥＢ （Ｐｕｓ）ライン４４及び第２のＡＮ
Ｄゲート４６の出力に結合される。
のためのドライバーとして機能するＮＡＮＤゲート４０
を経てＩＮＴ、、ＳＣ３１，、ＢＳＹ”ライン３０に結
合される。ＮＡＮＤゲート４０は、ＥＸＴ、ＢＳＹ信号
ライン４１によってＲＯポートに結合した第１の入力と
、ＰＡＳＳ、 ＥＸＴ、 ＢＳＹ （ＰＥ１３）信号ラ
イン４３によって第１のＯＲゲート４２の出力に結合し
た第２の入力とを有している。第１のＯＲゲート４２の
入力は、ＦＥＢ （Ｐｕｓ）ライン４４及び第２のＡＮ
Ｄゲート４６の出力に結合される。
第２のＡＮＤゲート４６の入力は、ＦＡＳ信号ライン４
８及び第２のＯＲゲート５０の出力に結合されている。
８及び第２のＯＲゲート５０の出力に結合されている。
第２のＯＲゲート５０の入力は、ＥＸＴ、ＤＢ４及びＥ
ＸＴ、ＤＢ５信号ライン５２及び５４に結合されている
。
ＸＴ、ＤＢ５信号ライン５２及び５４に結合されている
。
ＩＮ、ＳＣＳ Ｉ、ＢＳＹ”ライン３０は、ＩＮＴ、５
Ｃ３Ｉ、ＢＳＹ”ラインのための受信器として機能する
インバーター５５及びＡＮＤゲート５６を経てＤＥポー
トに結合されている。
Ｃ３Ｉ、ＢＳＹ”ラインのための受信器として機能する
インバーター５５及びＡＮＤゲート５６を経てＤＥポー
トに結合されている。
ＡＮＤゲート５６の入力は、インバーター５５及びＰＡ
ＳＳ、ＩＮＴ、ＢＳＹ （ＰＩＢ）信号ライン５９によ
って第３のＯＲゲート５８の出力に結合されており、一
方その出力はＴＮＴ、、ＢＳＹライン６０に結合されて
いる。第３のＯＲゲート５８の入力は、ＦＡＳライン４
４及びＰＩＢ（ＲＥＳ）信号ライン６０に結合されてい
る。
ＳＳ、ＩＮＴ、ＢＳＹ （ＰＩＢ）信号ライン５９によ
って第３のＯＲゲート５８の出力に結合されており、一
方その出力はＴＮＴ、、ＢＳＹライン６０に結合されて
いる。第３のＯＲゲート５８の入力は、ＦＡＳライン４
４及びＰＩＢ（ＲＥＳ）信号ライン６０に結合されてい
る。
ＡＲＢ及びセレクションフェーズ中の第４図に示した回
路の動作を第２図及び第５図のタイミング線図を参照し
て説明する。本実施例において、ＴＮＴ、５Ｃ３Ｉ、Ｉ
Ｄライン４及び５−トのそれ等のデバイスラインにアサ
ートするデバイスのみが、変換器１０の外側に配置され
ている。更に、１）ＥＢ（ＲＥＳ）及びＰＩＢ （ＲＥ
Ｓ）信号はこれ等のフェーズ中セットされない。ＩＥＤ
３８は、ＩＮＴ、ＢＳＹ信号が内側デバイスによりアサ
ートされ・るとき、ＥＸＴ、ＳＣＳＩ、ＢＳＹ信号をア
サートする。ＴＮＴ、ＢＳＹ信号は、ＡＮＤゲート５６
によりゲートした反転ＩＮＴ、５Ｃ３Ｉ。
路の動作を第２図及び第５図のタイミング線図を参照し
て説明する。本実施例において、ＴＮＴ、５Ｃ３Ｉ、Ｉ
Ｄライン４及び５−トのそれ等のデバイスラインにアサ
ートするデバイスのみが、変換器１０の外側に配置され
ている。更に、１）ＥＢ（ＲＥＳ）及びＰＩＢ （ＲＥ
Ｓ）信号はこれ等のフェーズ中セットされない。ＩＥＤ
３８は、ＩＮＴ、ＢＳＹ信号が内側デバイスによりアサ
ートされ・るとき、ＥＸＴ、ＳＣＳＩ、ＢＳＹ信号をア
サートする。ＴＮＴ、ＢＳＹ信号は、ＡＮＤゲート５６
によりゲートした反転ＩＮＴ、５Ｃ３Ｉ。
ＢＳＹ”信号である。ＡＮＤゲート５６に対するゲート
信号はＰＩＢであり、これはＦＲＥＥ、八ＲＢ、５ＴＡ
ＴＥ （ＦＡＳ）信号がセットするとき、セットされる
。
信号はＰＩＢであり、これはＦＲＥＥ、八ＲＢ、５ＴＡ
ＴＥ （ＦＡＳ）信号がセットするとき、セットされる
。
従って、■ＮＴ、ＳＣＳＩ、ＢＳＹ”信号は、ＦＡＳが
セットすると、ＥＸＴ、ＳＣ３１，ＢＳＹライン対３２
に送信される。
セットすると、ＥＸＴ、ＳＣ３１，ＢＳＹライン対３２
に送信される。
ＥＩＲ３９は、ＥＸＴ、ＳＣ５１，、ＢＳＹ信号が外側
デバイスによりアサートされるとき、ライン４１上にＥ
ＸＴ、、ＢＳＹ信号をアサートする。
デバイスによりアサートされるとき、ライン４１上にＥ
ＸＴ、、ＢＳＹ信号をアサートする。
ＥＸＴ、ＢＳＹ信号は、ＮＡＮＤゲート４０がイネーブ
ルであるとき、ＩＮＴ、５ＣＳＩ、ＢＳＹライン３０に
反転されて、送信される。ＮＡＮＤゲート４０に対する
ゲート信号はＦＥＢ信号であり、これはＦＡＢがセット
され、そしてＥＸＴ。
ルであるとき、ＩＮＴ、５ＣＳＩ、ＢＳＹライン３０に
反転されて、送信される。ＮＡＮＤゲート４０に対する
ゲート信号はＦＥＢ信号であり、これはＦＡＢがセット
され、そしてＥＸＴ。
ＤＢ５又は４のいづれかがアサートされるときセットす
る。従って、ＥＸＴ、ＳＣＳＩ、ＢＳＹ信号は、ＦＡＳ
がセットされ、そしてＥＸＴ、ＤＢ５又は４のいづれか
がアサートされるとき、ＩＮＴ、５Ｃ３Ｉ、ＢＳＹ”に
送信される。
る。従って、ＥＸＴ、ＳＣＳＩ、ＢＳＹ信号は、ＦＡＳ
がセットされ、そしてＥＸＴ、ＤＢ５又は４のいづれか
がアサートされるとき、ＩＮＴ、５Ｃ３Ｉ、ＢＳＹ”に
送信される。
第２図及び第５図を参照すると、ＩＮＴ 、 ＢＳＹ又
はＩＮＴ、ＳＥＬのいづれもアサートされないとき、バ
スはＢｕｓ、 ＦＲＥＥフェーズにあり、そしてＦＡＳ
信号がセットされる。従って、ＡＮＤゲート５６はイネ
ーブルであり、そしてＢＳＹ信号が内側から外側に送信
できる。更に、ＥＸＴ、ＩＤ４又は５のいづれかがアサ
ートされると、ＡＮＤゲート４０がイネーブルであり、
そしてＢＳＹ信号が外側から内側に送信できる。第２図
から、外側デバイスアサートＢＳＹはまたそのＩＤをア
サ−卜する、従ってデバイスＩＤ信号は、ＦＡＳがセッ
トするときＰＩＢ信号として機能する。
はＩＮＴ、ＳＥＬのいづれもアサートされないとき、バ
スはＢｕｓ、 ＦＲＥＥフェーズにあり、そしてＦＡＳ
信号がセットされる。従って、ＡＮＤゲート５６はイネ
ーブルであり、そしてＢＳＹ信号が内側から外側に送信
できる。更に、ＥＸＴ、ＩＤ４又は５のいづれかがアサ
ートされると、ＡＮＤゲート４０がイネーブルであり、
そしてＢＳＹ信号が外側から内側に送信できる。第２図
から、外側デバイスアサートＢＳＹはまたそのＩＤをア
サ−卜する、従ってデバイスＩＤ信号は、ＦＡＳがセッ
トするときＰＩＢ信号として機能する。
ＢＳＹ信号が両側にアサートされると、ＥＩＲ３９の入
力はＩＥＤ３８の出力に結合され、そしてＩＥ０３８の
入力がＥＩＲ３９の出力に結合されるので、トランシー
バ−３７はラフチーアフブされる。この場合に、ドライ
バーは、最初にＢＳＹをアサートしているデバイスがＢ
ＳＹラインを開放（ｒｅｌｅａｓｅ） Ｌ／ても、ＢＳ
Ｙ信号をアサでトし続ける。この問題を解決するために
、いづれかの側のデバイスがＳＥＬをアサートするとき
、ＣＬＥＡＲ。
力はＩＥＤ３８の出力に結合され、そしてＩＥ０３８の
入力がＥＩＲ３９の出力に結合されるので、トランシー
バ−３７はラフチーアフブされる。この場合に、ドライ
バーは、最初にＢＳＹをアサートしているデバイスがＢ
ＳＹラインを開放（ｒｅｌｅａｓｅ） Ｌ／ても、ＢＳ
Ｙ信号をアサでトし続ける。この問題を解決するために
、いづれかの側のデバイスがＳＥＬをアサートするとき
、ＣＬＥＡＲ。
ＦＲＥＥ、 ＡＲＢ（ＣＦＡ）信号がセットされる。こ
の信号のセツティングがＦＡＳをリセットせしめ、そし
てゲート４０又は５０のいづれかをディスエーブルにす
るので、ＢＳＹ信号は、ＳＥＬアサートデバイスが他の
側にある場合、その側からのみ送信される。従って、ラ
ッチ・アップ状態が終結し、そしてＢＳＹラインは、セ
レクションフェーズの点Ａにおいて開放される。
の信号のセツティングがＦＡＳをリセットせしめ、そし
てゲート４０又は５０のいづれかをディスエーブルにす
るので、ＢＳＹ信号は、ＳＥＬアサートデバイスが他の
側にある場合、その側からのみ送信される。従って、ラ
ッチ・アップ状態が終結し、そしてＢＳＹラインは、セ
レクションフェーズの点Ａにおいて開放される。
ＮＡＮＤゲー）４０をゲートするため外側デバイスＩＤ
、を利用する利点は、デバイスが死ねば、例えば、電力
を解放すれば（１ｏｏｓｅ）、そのＩＤ信号はリセット
し、そしてラッチ・アップ状態が終る。
、を利用する利点は、デバイスが死ねば、例えば、電力
を解放すれば（１ｏｏｓｅ）、そのＩＤ信号はリセット
し、そしてラッチ・アップ状態が終る。
第６図はＦＲＥＥ 、 ＡＲＢ 、 ５ＴＡＴＥ（ＦＡ
Ｓ）信号をセツティング及びリセッティングのための回
路の概略的線図である。第３のＡＮＤゲート７０は、Ｔ
ＮＴ 。
Ｓ）信号をセツティング及びリセッティングのための回
路の概略的線図である。第３のＡＮＤゲート７０は、Ｔ
ＮＴ 。
ＳＥＬ信号信号ライタフ２ＩＮＴ、ＢＳＹ信号ライン６
０に結合したその反転入力を有している。
０に結合したその反転入力を有している。
ＴＮＴ、ＳＥＬ及びＩＮＴ、ＢＳＹは対応する５Ｃ３Ｉ
バス信号から直接得られるハイトルー（ｈｉｇｈ ｔｒ
ｕｅ）信号である。第３のＡＮＤゲート７０の出力は遅
延素子７６に結合される。遅延素子７６の出力は第１の
フリップ−フロップ（ＦＦ）７８のプリセラ） （ＰＳ
）入力に結合されており、そして第１のＦＦ７８の反転
出力がインバーター８０によってＦＡＳライン４８に結
合される。第１のＦＦ７８のクリア（ＣＬ Ｒ）入力は
クリアＦＡＳ” （ＣＦＡＳ” ） ライン８２に結合
される（第５図において、ＣＦＡＳ信号は明確のためハ
イトルー信号として示されていることに注意）。
バス信号から直接得られるハイトルー（ｈｉｇｈ ｔｒ
ｕｅ）信号である。第３のＡＮＤゲート７０の出力は遅
延素子７６に結合される。遅延素子７６の出力は第１の
フリップ−フロップ（ＦＦ）７８のプリセラ） （ＰＳ
）入力に結合されており、そして第１のＦＦ７８の反転
出力がインバーター８０によってＦＡＳライン４８に結
合される。第１のＦＦ７８のクリア（ＣＬ Ｒ）入力は
クリアＦＡＳ” （ＣＦＡＳ” ） ライン８２に結合
される（第５図において、ＣＦＡＳ信号は明確のためハ
イトルー信号として示されていることに注意）。
第７図はＣＦＡＳ”信号をセツティング及びリセッティ
ングする回路の概略的線図である。第４のＡＮＤゲート
９０の出力は第２のＦＦ９２のＰＳ入力に結合されてお
り、そして第５のＡＮＤゲート９４の出力が第３のＦＦ
９６のＰＳ入力に結合されている。第４のＡＮＤゲート
９０の入力は、ＦＡＳライン４４と、ＩＮＴ、ＳＥＬラ
イン７２と、第３ＯＦＦ９６の反転出力とに結合されて
いる。第５のＡＮＤゲート９４の入力は、ＦＡＳ信号ラ
イン４４と、第６のＡＮＤゲート１００の出力と、第３
のＦＦ９６の反転出力とに結合されている。第６のＡＮ
Ｄゲート１００の入力は、ＥＸＴ、ＳＥＬ信号ライン１
０２及びＥＸＴ。
ングする回路の概略的線図である。第４のＡＮＤゲート
９０の出力は第２のＦＦ９２のＰＳ入力に結合されてお
り、そして第５のＡＮＤゲート９４の出力が第３のＦＦ
９６のＰＳ入力に結合されている。第４のＡＮＤゲート
９０の入力は、ＦＡＳライン４４と、ＩＮＴ、ＳＥＬラ
イン７２と、第３ＯＦＦ９６の反転出力とに結合されて
いる。第５のＡＮＤゲート９４の入力は、ＦＡＳ信号ラ
イン４４と、第６のＡＮＤゲート１００の出力と、第３
のＦＦ９６の反転出力とに結合されている。第６のＡＮ
Ｄゲート１００の入力は、ＥＸＴ、ＳＥＬ信号ライン１
０２及びＥＸＴ。
ＢＳＹライン４１に結合される。ＥＸＴ、、ＳＥＬ及び
ＥＸＴ、ＢＳＹ信号は、対応するＳＣＳＩバス信号から
直接得られるハイトルー信号である。
ＥＸＴ、ＢＳＹ信号は、対応するＳＣＳＩバス信号から
直接得られるハイトルー信号である。
第２のＦＦ９２の反転出力はまた第３のＦＦ９６のＣＬ
Ｒ入力に結合される。第２及び第３のＦＦ９２及び９６
の偽出力はＮＡＮＤゲート１０４によって遅延素子１０
２に結合される。遅延素子１０２の反転出力はＣＦＡＳ
”信号である。
Ｒ入力に結合される。第２及び第３のＦＦ９２及び９６
の偽出力はＮＡＮＤゲート１０４によって遅延素子１０
２に結合される。遅延素子１０２の反転出力はＣＦＡＳ
”信号である。
第２のＦＦ９２の真出力は遅延素子１１０を経て、Ｐ
ＡＳ Ｓ、ＩＮＴ、、ＳＥＬ信号ライン１０６及びＦＰ
ＩＢ信号ライン１０８に結合されており、そして第３の
ＦＦ９６の真出力は、インバーター１１４を経てＰＡＳ
Ｓ、ＥＸＴ、ＳＥＬ信号ライン１１２と、インバーター
１１４及び遅延素子１１８を経てＯＲゲート１１６とに
結合される。
ＡＳ Ｓ、ＩＮＴ、、ＳＥＬ信号ライン１０６及びＦＰ
ＩＢ信号ライン１０８に結合されており、そして第３の
ＦＦ９６の真出力は、インバーター１１４を経てＰＡＳ
Ｓ、ＥＸＴ、ＳＥＬ信号ライン１１２と、インバーター
１１４及び遅延素子１１８を経てＯＲゲート１１６とに
結合される。
ＯＲゲート１１６の第２の入力はＮＯＲゲート１１７を
経てＥＸＴ、ＳＥＬライン１０２と、第３のＦＦ９６の
偽（ｆａｌｓｅ）出力に結合される。
経てＥＸＴ、ＳＥＬライン１０２と、第３のＦＦ９６の
偽（ｆａｌｓｅ）出力に結合される。
ＯＲゲート１１６の出力はＦＰＥＢ信号ライン１１Ｂに
結合される。これ等の信号の利用を以下に説明する。
結合される。これ等の信号の利用を以下に説明する。
リセレクション（ＲＥＳＥＬＥＣＴ ｌ０Ｎ）フェーズ
を第８図のタイミング線図を参照して説明する。リセレ
クション中、ターゲットデバイスはイニシェイタ（ｉｎ
ｉｔｉａｔｏｒ）によって前取て初期化した情報転送を
しつづけることを要求する。第８図を参照すると、ＡＲ
Ｂフェーズが終り、そしてＢＳＹが、アービトレーショ
ンを得たリセレクティングターゲソトデバイス（ｒｅｓ
ｅｌｅｃｔｉｎｇ ｔａｒｇｅｔ ｄｅｖｉｃｅ）によ
ってＡ点で開放された。ターゲット及びイニシェイタ−
ＩＤ、がＤＢｕｓにアサートされ、ＳＥＬがアサートさ
れ、そしてＩｌｏがアサートされる。
を第８図のタイミング線図を参照して説明する。リセレ
クション中、ターゲットデバイスはイニシェイタ（ｉｎ
ｉｔｉａｔｏｒ）によって前取て初期化した情報転送を
しつづけることを要求する。第８図を参照すると、ＡＲ
Ｂフェーズが終り、そしてＢＳＹが、アービトレーショ
ンを得たリセレクティングターゲソトデバイス（ｒｅｓ
ｅｌｅｃｔｉｎｇ ｔａｒｇｅｔ ｄｅｖｉｃｅ）によ
ってＡ点で開放された。ターゲット及びイニシェイタ−
ＩＤ、がＤＢｕｓにアサートされ、ＳＥＬがアサートさ
れ、そしてＩｌｏがアサートされる。
Ｉ１０１００状態がセレクション及びリセレクションフ
ェーズを弁別する。点Ｂにおいてイニシェイターは、そ
のＩＤおよびＳ Ｅ Ｉ−が真（ｔｒｕｅ）であり、そ
してＢＳＹが偽（ｆａｌｓｅ）であるのを検出し、そし
てＢＳＹにアサートする。ターゲットはまたＳＥＬ開放
前に点ＣにおいてＢＳＹにアサートする。Ｄ点において
イニシェイターはＢＳＹを開放する。このタイミングは
、他のデバイスにバスの利得制御を許し、且つリセレク
ションフェーズを妨げるバス・フリー（ＢＵＳ ＦＲＥ
Ｅ）状態の発生を防止する。
ェーズを弁別する。点Ｂにおいてイニシェイターは、そ
のＩＤおよびＳ Ｅ Ｉ−が真（ｔｒｕｅ）であり、そ
してＢＳＹが偽（ｆａｌｓｅ）であるのを検出し、そし
てＢＳＹにアサートする。ターゲットはまたＳＥＬ開放
前に点ＣにおいてＢＳＹにアサートする。Ｄ点において
イニシェイターはＢＳＹを開放する。このタイミングは
、他のデバイスにバスの利得制御を許し、且つリセレク
ションフェーズを妨げるバス・フリー（ＢＵＳ ＦＲＥ
Ｅ）状態の発生を防止する。
０点において、ＢＳＹ信号が両方向に送信でき、これに
よってトランシーバ−をランチ・アップすることに注目
。しかし第４図の構成では、第９図のタイミング線図に
示されたようにＰ Ｉ Ｂ （ＲＥＳ）及びＦＥＢ （
ＲＥＳ）信号を制御することによってＲＥＳフェーズ中
にラッチ・アップは回避される。この実施例では、イニ
シェイターは変換器１０の内側のみに結合される。
よってトランシーバ−をランチ・アップすることに注目
。しかし第４図の構成では、第９図のタイミング線図に
示されたようにＰ Ｉ Ｂ （ＲＥＳ）及びＦＥＢ （
ＲＥＳ）信号を制御することによってＲＥＳフェーズ中
にラッチ・アップは回避される。この実施例では、イニ
シェイターは変換器１０の内側のみに結合される。
再び第４図を参照すると、ＦＡＳはリセレクションフェ
ーズ中セットしないので、ゲート４０及び５６は、それ
ぞれＰＥＢ （ＲＥＳ）及びＰＩＢ（ＲＥＳ、、）によ
って制御される。第９図を参照すると、イニシェイター
が内側にあり、そしてターゲットが外側にある場合が図
示されている。Ｂ点において、ＩＮＴ、ＢＳＹ信号がイ
ニシェイターによってアサートされ、そしてＰＣＢ（Ｒ
ＥＳ）は、ＢＳＹ信号が内側から外側に送信されるよう
にセットされる。０点において、ターゲットがまたＢＳ
Ｙにアサートするが、信号ＦＥＢ （ＲＥＳ）はセット
していない。従って、ＡＮＤゲート５６のみがイネーブ
ルであり、そしてイニシェイターはＢＳＹ信号を内側に
アサートしている。
ーズ中セットしないので、ゲート４０及び５６は、それ
ぞれＰＥＢ （ＲＥＳ）及びＰＩＢ（ＲＥＳ、、）によ
って制御される。第９図を参照すると、イニシェイター
が内側にあり、そしてターゲットが外側にある場合が図
示されている。Ｂ点において、ＩＮＴ、ＢＳＹ信号がイ
ニシェイターによってアサートされ、そしてＰＣＢ（Ｒ
ＥＳ）は、ＢＳＹ信号が内側から外側に送信されるよう
にセットされる。０点において、ターゲットがまたＢＳ
Ｙにアサートするが、信号ＦＥＢ （ＲＥＳ）はセット
していない。従って、ＡＮＤゲート５６のみがイネーブ
ルであり、そしてイニシェイターはＢＳＹ信号を内側に
アサートしている。
上記のように、ターゲットは外側にあり、従って外側及
び内側の双方にＢＳＹラインのターゲット制御を与える
ことが絶対必要である。これはＥＸＴ、ＳＥＬがリセッ
トしているとき、ＰＩＢ（ＲＥＳ）をリセットせしめ、
そしてＰ Ｅ Ｂ （ＲＩＥＳ）をセットせしめるＦＯ
ＲＣＥ、、ＰＡＳＳ、ＥＸＴ。
び内側の双方にＢＳＹラインのターゲット制御を与える
ことが絶対必要である。これはＥＸＴ、ＳＥＬがリセッ
トしているとき、ＰＩＢ（ＲＥＳ）をリセットせしめ、
そしてＰ Ｅ Ｂ （ＲＩＥＳ）をセットせしめるＦＯ
ＲＣＥ、、ＰＡＳＳ、ＥＸＴ。
ＢＳＹ（ＦＰＥＢ）をセラ１−することによって達成さ
れる。そのときＮＡＮＤゲート４０がイネーブルになり
、そしてＡＮＤゲート５６がディスエーブルになるので
、ターゲットはＢＳＹラインの制御を有しており、そし
ていかなるランチ・アップ問題も取り除かれる。
れる。そのときＮＡＮＤゲート４０がイネーブルになり
、そしてＡＮＤゲート５６がディスエーブルになるので
、ターゲットはＢＳＹラインの制御を有しており、そし
ていかなるランチ・アップ問題も取り除かれる。
ターゲットがアービトレーションを得るので、それがＡ
ＲＢフェーズを終るためにＳＥＬ信号をアサートし、そ
してＲＥＳフェーズを開始する。
ＲＢフェーズを終るためにＳＥＬ信号をアサートし、そ
してＲＥＳフェーズを開始する。
ＦＰＩＢ及びＦＰＥＢ信号の状態は、どちらの側にＳ
Ｅ Ｌをアサートするターゲットデバイスが置かれてい
るかによって決定される。
Ｅ Ｌをアサートするターゲットデバイスが置かれてい
るかによって決定される。
これ等の信号を発生するシステムが第７図に示されてい
る。再び第７図を参照すると、第２のＦＦ９２は、ＳＥ
Ｌが内側のデバイスによってアサートされるときセット
され、そして第３ＯＦＦ９６は、ＳＥＬが外側のデバイ
スによってアサートされるときセットされる。従って、
ＳＥＬをアサートする側に関する情報しま、ＰＡＳＳ、
ＩＮＴ、ＳＥＬ及びＰＡＳＳ、ＥＸＴ、ＳＥＬ信号の状
態によって記憶され、且つ表示されるが、これ等の信号
の状態はもちろん相補的である。
る。再び第７図を参照すると、第２のＦＦ９２は、ＳＥ
Ｌが内側のデバイスによってアサートされるときセット
され、そして第３ＯＦＦ９６は、ＳＥＬが外側のデバイ
スによってアサートされるときセットされる。従って、
ＳＥＬをアサートする側に関する情報しま、ＰＡＳＳ、
ＩＮＴ、ＳＥＬ及びＰＡＳＳ、ＥＸＴ、ＳＥＬ信号の状
態によって記憶され、且つ表示されるが、これ等の信号
の状態はもちろん相補的である。
第１の所定の遅延後、ＩＮＴ、ＳＥＬがアサートされる
と、ＦＰＩＢ信号がセットされる、そして第２の所定の
遅延後、ＥＸＴ、ＳＥＬ信号かりセットすると、ＦＰＥ
Ｂ信号がセットされる。
と、ＦＰＩＢ信号がセットされる、そして第２の所定の
遅延後、ＥＸＴ、ＳＥＬ信号かりセットすると、ＦＰＥ
Ｂ信号がセットされる。
ＰＩＢ （ＲＥＳ）及びＦＥＢ （ＲＥＳ）信号をセラ
ｌ−及びリセットする回路が第１０図に示されている。
ｌ−及びリセットする回路が第１０図に示されている。
ＰＩＢ（ＲＥＳ）ライン４４はＦＦ１５０の真出力に結
合されている。第４のＦＦ１５０のＰＲ大入力、反転入
力１５２を有するＮＡＮＤゲートと、反転入力１５４を
有するＮＯＲゲートと、ＮＡＮＤゲート１５６とによっ
てＩＮＴＸＢＳＹラインに結合されており、ゲート１５
４及び１５２によってＦＰＩＢライン１０８に結合され
ていて、そしてゲート１５２によりＦＰＥＢ”ライン１
１６に結合されている。第４のＦＦ１５０のＣＬＲ入力
はインバーター１５６と、遅延素子１５７と、ＮＯＲゲ
ート１５８とによってＩＮＴ、ＢＳＹライン６０に結合
されており、且つＮＯＲゲート１５８によりＥＰＥＢラ
イン１１６に結合されている。
合されている。第４のＦＦ１５０のＰＲ大入力、反転入
力１５２を有するＮＡＮＤゲートと、反転入力１５４を
有するＮＯＲゲートと、ＮＡＮＤゲート１５６とによっ
てＩＮＴＸＢＳＹラインに結合されており、ゲート１５
４及び１５２によってＦＰＩＢライン１０８に結合され
ていて、そしてゲート１５２によりＦＰＥＢ”ライン１
１６に結合されている。第４のＦＦ１５０のＣＬＲ入力
はインバーター１５６と、遅延素子１５７と、ＮＯＲゲ
ート１５８とによってＩＮＴ、ＢＳＹライン６０に結合
されており、且つＮＯＲゲート１５８によりＥＰＥＢラ
イン１１６に結合されている。
ＦＥＢ （ＲＥＳ）ライン６０は第５のＦＦ１６０の真
（ｔｒｕｅ）出力に結合されている。第５ＯＦＦ１６０
のＰＲ大入力ＡＮＤＮＯゲート１６４ＮＯＲゲート１６
４により第５のＦＦ１６０の偽り（ｆａｌｓｅ）出力に
結合れれており、ゲート１６２及び１６４によりＥＸＴ
、ＢＳＹライン４１に結合されていて、且つゲート１６
４によりＦＰＥＢライン１１６に結合されている。第５
のＦＦ１６０のＣＬＲ入力は反転入力を有するＮＯＲゲ
ート１６６により第４のＦＦ１５０の偽出力に結合され
ており、且つ遅延素子１６８及びゲート１６６によりＥ
ＸＴ、ＢＳＹライン４１に結合されている。
（ｔｒｕｅ）出力に結合されている。第５ＯＦＦ１６０
のＰＲ大入力ＡＮＤＮＯゲート１６４ＮＯＲゲート１６
４により第５のＦＦ１６０の偽り（ｆａｌｓｅ）出力に
結合れれており、ゲート１６２及び１６４によりＥＸＴ
、ＢＳＹライン４１に結合されていて、且つゲート１６
４によりＦＰＥＢライン１１６に結合されている。第５
のＦＦ１６０のＣＬＲ入力は反転入力を有するＮＯＲゲ
ート１６６により第４のＦＦ１５０の偽出力に結合され
ており、且つ遅延素子１６８及びゲート１６６によりＥ
ＸＴ、ＢＳＹライン４１に結合されている。
第９図の信号制御システムの動作を第７図及び第１０図
を参照して説明する。ＡＲＢフェーズ中、第３のＦＦ９
６は、ターゲットがＥＸＴ、、ＢＳＹにアサートすると
きセットされる。従って、ＰＡＳＳ、ＥＸＴ、ＳＥＬが
セットされる、しかし、ＲＥＳフェーズの初めにおいて
、ＦＰＥＰは、遅延素子１１Ｂにより導入した遅延のた
めセットしない。
を参照して説明する。ＡＲＢフェーズ中、第３のＦＦ９
６は、ターゲットがＥＸＴ、、ＢＳＹにアサートすると
きセットされる。従って、ＰＡＳＳ、ＥＸＴ、ＳＥＬが
セットされる、しかし、ＲＥＳフェーズの初めにおいて
、ＦＰＥＰは、遅延素子１１Ｂにより導入した遅延のた
めセットしない。
インバーターがＢにおいてＩＮＴ、ＢＳＹにアサートす
るとき、第４ＯＦＦがＰＩＢ（ＲＥＳ）をセットするた
めにセットされ、そしてＢＳＹ信号を外側に送信する。
るとき、第４ＯＦＦがＰＩＢ（ＲＥＳ）をセットするた
めにセットされ、そしてＢＳＹ信号を外側に送信する。
信号ＥＸＴ、ＢＳＹは０点でセットされるが、ＡＮＤゲ
ート１６２が第４のＦＦ１５０の偽出力によりディスエ
ーブルであるので、第５のＦＦ１６０をセットしない。
ート１６２が第４のＦＦ１５０の偽出力によりディスエ
ーブルであるので、第５のＦＦ１６０をセットしない。
次に遅延したＰＡＳＳ、ＥＸＴ、ＳＥＬ信号がＥＰＥＢ
をタイムＣにおいてセットせしめ、これがＰＥＢ（ＲＥ
Ｓ）をセットするために第５のＦ １” １６０をセッ
トし、そして第４のＦＥ１５０及びＰＩＢ（ＲＥＳ）を
リセットするために第４のＦＦ１５０をリセットする。
をタイムＣにおいてセットせしめ、これがＰＥＢ（ＲＥ
Ｓ）をセットするために第５のＦ １” １６０をセッ
トし、そして第４のＦＥ１５０及びＰＩＢ（ＲＥＳ）を
リセットするために第４のＦＦ１５０をリセットする。
ＳＥＬラインドライバーは、第７図の構成により制御さ
れるＰＡＳＳ、ＩＮＴ、ＳＥＬ及びＰＡＳＳ、ＥＸＴ、
ＳＥＬ信号がＰＩＢ及びＰＥＢの代りに利用されている
ことを除き、第４図に示されたように構成される。
れるＰＡＳＳ、ＩＮＴ、ＳＥＬ及びＰＡＳＳ、ＥＸＴ、
ＳＥＬ信号がＰＩＢ及びＰＥＢの代りに利用されている
ことを除き、第４図に示されたように構成される。
ＳＣＳＩバスプロトコルに使用するシングル−エンデッ
ド（ｓｉｎｇｌｅ−ｅｎｄｅｄ） ／差動変換器につい
て説明した。このシステムは、イニシェイターデバイス
が変換器の内側にのみ結合されるとき、プロトコルのセ
レクション及びリセレクションフェーズの使用を容易に
する。本発明は好ましい実施態様に関して説明した。し
かし代りのもの及び代用物は当業者において明らかであ
ろう。詳細には、異なるハードウェアの構成及び組合せ
たハードウェア／ソフトウェアの構成が上記の制御を作
成するのに立案できる。従って、本発明は、添付の請求
の範囲により提供したのを除き限定する意図を有してい
ない。
ド（ｓｉｎｇｌｅ−ｅｎｄｅｄ） ／差動変換器につい
て説明した。このシステムは、イニシェイターデバイス
が変換器の内側にのみ結合されるとき、プロトコルのセ
レクション及びリセレクションフェーズの使用を容易に
する。本発明は好ましい実施態様に関して説明した。し
かし代りのもの及び代用物は当業者において明らかであ
ろう。詳細には、異なるハードウェアの構成及び組合せ
たハードウェア／ソフトウェアの構成が上記の制御を作
成するのに立案できる。従って、本発明は、添付の請求
の範囲により提供したのを除き限定する意図を有してい
ない。
第１図はシングルエンデツドＳＣＳＩバス及び差動ＳＣ
ＳＩバスを結合している変換器のブロック線図である； 第２図は５Ｃ３Ｉアービトレーシヨン及びセレクション
フェーズを図示しているタイミング線図である： 第３図は内側及び外側バスの受信器／ドライバ一対構成
結合ラインの概略図である； 第４図は好ましい実施態様に利用したトランシーバ−構
成の概略的線図である； 第５図は、ＡＲＢ及びＳＥＬフェーズ中に利用した制御
信号を図示しているタイミング線図である； 第６図はＦＡＳ制御信号をセット及びリセットするシス
テムを示している概略的線図である；第７図はＣＦＡＳ
” 、ＰＡＳＳ、Ｉ ＮＴ、 ＳＥＬ 。 ＰＡＳＳ、ＥＸＴＳＳＥＬ、ＦＰ ＩＢ、及びＦＰＥＢ
制御信号をセット及びリセットするシステムを示してい
る概略的線図である； 第８図は５Ｃ３Ｉ ＲＥＳフェーズを図示しているタ
イミング線図である； 第９図はＲＥＳフェーズ中に利用した制御信号を図示し
ているタイミング線図である；第１０図はＰＩＢ（ＲＥ
Ｓ）及びＦ Ｅ Ｂ （ＲＥＳ）制御■信号をセットし
及びリセットするシステムを示している概略的線図であ
る。 １０・・・・・・変換器 １２・・・・・・シングルエッデソド５Ｃ５Ｉパス１４
・・・・・・差動５Ｃ３Ｉバス １８・・・・・・差動信号 ３０・・・・・・内側パスライン ３２・・・・・・外側パスライン対 ３４．３６・・・・・・受信器／ドライバ一対３７・・
・・・・トランシーバ− ５５・・・・・・インバーター 誠 ＦＩＧ、ＪＯ。 Ｑ ロコ 手 続 補 正 書 （方式） ％式％ ２、発明の名称 ＳＣ５Ｉ変換器 ３、補正をする者 事件との関係 出 願 人 名 称 タンデム コンピューターズ インコーホレーテッド ４、代 理 人
ＳＩバスを結合している変換器のブロック線図である； 第２図は５Ｃ３Ｉアービトレーシヨン及びセレクション
フェーズを図示しているタイミング線図である： 第３図は内側及び外側バスの受信器／ドライバ一対構成
結合ラインの概略図である； 第４図は好ましい実施態様に利用したトランシーバ−構
成の概略的線図である； 第５図は、ＡＲＢ及びＳＥＬフェーズ中に利用した制御
信号を図示しているタイミング線図である； 第６図はＦＡＳ制御信号をセット及びリセットするシス
テムを示している概略的線図である；第７図はＣＦＡＳ
” 、ＰＡＳＳ、Ｉ ＮＴ、 ＳＥＬ 。 ＰＡＳＳ、ＥＸＴＳＳＥＬ、ＦＰ ＩＢ、及びＦＰＥＢ
制御信号をセット及びリセットするシステムを示してい
る概略的線図である； 第８図は５Ｃ３Ｉ ＲＥＳフェーズを図示しているタ
イミング線図である； 第９図はＲＥＳフェーズ中に利用した制御信号を図示し
ているタイミング線図である；第１０図はＰＩＢ（ＲＥ
Ｓ）及びＦ Ｅ Ｂ （ＲＥＳ）制御■信号をセットし
及びリセットするシステムを示している概略的線図であ
る。 １０・・・・・・変換器 １２・・・・・・シングルエッデソド５Ｃ５Ｉパス１４
・・・・・・差動５Ｃ３Ｉバス １８・・・・・・差動信号 ３０・・・・・・内側パスライン ３２・・・・・・外側パスライン対 ３４．３６・・・・・・受信器／ドライバ一対３７・・
・・・・トランシーバ− ５５・・・・・・インバーター 誠 ＦＩＧ、ＪＯ。 Ｑ ロコ 手 続 補 正 書 （方式） ％式％ ２、発明の名称 ＳＣ５Ｉ変換器 ３、補正をする者 事件との関係 出 願 人 名 称 タンデム コンピューターズ インコーホレーテッド ４、代 理 人
Claims (1)
- 【特許請求の範囲】 １、内側バスのシングルエンデッドラインと、外側バス
の差動ライン対との間に信号を選択的に転送する変換器
であって、双方のバスがバスフリー（ＢＦ）、アービト
レーション（ＡＲＢ）、及びセレクションフェーズを含
むＳＣＳＩバスプロトコルを利用しており、そして双方
のバスが、それぞれＢＳＹ、ＳＥＬ及びデバイスＩＤ信
号を送信するためにＢＵＳＹ（ＢＳＹ）、セレクト（Ｓ
ＥＬ）及びデータラインを含んでおり、イニシェイター
及びターゲットデバイスが内側バスに結合されていて、
そしてターゲットデバイスが外側バスに結合されており
、そして変換器の、内側及び外側、両側のデバイスがＡ
ＲＢフェーズ中、ＢＳＹ及びそれ等のデバイスＩＤ信号
をアサートしており、いづれかの側から他方の側にＡＲ
Ｂフェーズ中、ＢＳＹ信号の転送を容易にし、且つＳＥ
Ｌフェーズ中、両側のＢＳＹラインを開放するサブシス
テムを含む変換器において、前記サブシステムが： 第１の入力信号を受信するようになっている入力ポート
を有しており、前記第１の入力信号がアサートされると
き、外側差動ＢＳＹライン対上に差動ＢＳＹ信号をアサ
ートするための第１のドライバーと； 前記内側バスの内側ＢＳＹラインに結合した第１の入力
と、ＦＲＥＥ、ＡＲＢ信号を送信するＦＲＥＥＮＡＲＢ
信号ラインに結合した第２の入力と、前記第１のドライ
バーの第１ポートに結合した出力とを有するゲートを具
備しており、前記ＦＲＥＥ、ＡＲＢ信号がセットすると
きのみＢＳＹ信号を内側ＢＳＹラインから前記第１のド
ライバーの入力ポートに送信するための第１の受信器と
； 差動ＢＳＹライン対に結合した入力ポートと、ＥＸＴ、
ＢＳＹ信号を送信するＥＸＴ、ＢＳＹ信号に結合した出
力ポートとを有しており、ＢＳＹ信号が前記差動外側Ｂ
ＳＹライン対にアサートされるとき、前記ＥＸＴ、ＢＳ
Ｙ信号をアサートするための第２の受信器と、 前記ＥＸＴ、ＢＳＹ信号ラインに結合した第１の入力と
ＰＡＳＳ、ＥＸＴ、ＢＳＹ信号を送信するＰＡＳＳ、Ｅ
ＸＴ、ＢＳＹ信号ラインに結合した第２の入力と、前記
内側バスの内側ＢＳＹラインに結合した出力とを有する
第２のゲートを具備しており、前記ＰＡＳＳ、ＥＸＴ、
ＢＳＹ信号がセットするときのみ、前記ＥＸＴ、ＢＳＹ
信号ライン上のＢＳＹ信号を内側ＢＳＹラインに転送す
るための第２のドライバーと；バスが前記バスフリーフ
ェーズにあるとき前記ＦＲＥＥ、ＡＲＢ信号をセットす
る手段と；外側バスに結合したデバイスがＡＲＢフェー
ズ中、そのデバイスＩＤをアサートし、且つ前記ＦＲＥ
Ｅ、ＡＲＢ信号がセットしているときのみ、前記バスフ
リー又はＡＲＢフェーズ中、前記ＰＡＳＳ、ＥＸＴ、Ｂ
ＳＹ信号をセットする手段と； 内側又は外側のいづれかのデバイスがＳＥＬ信号をアサ
ートするとき、前記ＦＲＥＥ、ＡＲＢ信号及び前記ＰＡ
ＳＳ、ＥＸＴ、ＢＳＹ信号をリセットする手段と を具備することを特徴とする変換器。 ２、内側バスのシングルエンデッドラインと、外側バス
の差動ライン対との間に信号を選択的に転送する変換器
であって、双方のバスがバスフリー（ＢＦ）、アービト
レーション（ＡＲＢ）、及びセレクションフェーズを含
むＳＣＳＩバスプロトコルを利用しており、そして双方
のバスが、それぞれＢＳＹ、ＳＥＬ及びデバイスＩＤ信
号を送信するためにＢＵＳＹ（ＢＳＹ）、セレクト（Ｓ
ＥＬ）及びデータラインを含んでおり、変換器の内側及
び外側、両側のデバイスがＡＲＢフェーズ中、ＢＳＹ及
びそれ等のデバイスＩＤ信号をアサートしており、いづ
れかの側から他方の側にＡＲＢフェーズ中、ＢＳＹ信号
の転送を容易にし、且つＳＥＬフェーズ中、両側のＢＳ
Ｙラインを開放するサブシステムを含む変換器において
、前記サブシステムが、 第１のＰＡＳＳ信号を受信するようになっており、前記
第１のＰＡＳＳ信号がセットするときのみ、内側ＢＳＹ
ライン上にアサートしたＢＳＹ信号を外側差動ＢＳＹラ
イン対に転送する手段と； 第２のＰＡＳＳ信号を受信するようになっており、前記
第２のＰＡＳＳ信号がセットするときのみ、外側差動Ｂ
ＳＹライン対上にアサートしたＢＳＹ信号を内側ＢＳＹ
に転送する手段と、バスがＢＦフェーズにあるとき、前
記第１のＰＡＳＳ信号をセットする手段と； バスがＢＦ及びＡＲＢフェーズにあり、且つ外側のデバ
イスがＢＳＹにアサートしているとき、前記第２のＰＡ
ＳＳ信号をセットする手段と；ＳＥＬ信号をアサートし
ている内側又は外側のいづれかのデバイスに応答して前
記第１及び第２のＰＡＳＳ信号をリセットする手段と；
を具備することを特徴とする変換器。 ３、内側バスのシングルエンデッドラインと、外側バス
の差動ライン対との間に信号を選択的に転送する変換器
であって、双方のバスがバスフリー（ＢＦ）、アービト
レーション（ＡＲＢ）、及びセレクション又はリセレク
ションフェーズを含むＳＣＳＩバスプロトコルを利用し
ており、そして双方のバスが、それぞれＢＳＹ、ＳＥＬ
及びデバイスＩＤ信号を送信するためにＢＵＳＹ（ＢＳ
Ｙ）、セレクト（ＳＥＬ）及びデータラインを含んでお
り、イニシェイター及びターゲットデバイスが内側バス
に結合されていて、そしてターゲットデバイスが外側バ
スに結合されており、そして変換器の、内側及び外側、
両側のデバイスがＡＲＢフェーズ中、ＢＳＹ及びそれ等
のデバイスＩＤ信号をアサートしており、りセクション
フェーズ中、ＢＳＹ信号の転送を容易にするサブシステ
ムを含む変換器において、前記サブシステムが、 第１のＰＡＳＳ信号を受信するようになっており、前記
第１のＰＡＳＳ信号がセットしているときのみ、内側Ｂ
ＳＹライン上にアサートしたＢＳＹ信号を外側差動ＢＳ
Ｙライン対に転送する手段と、 第２のＰＡＳＳ信号を受信するようになっており、前記
第２のＰＡＳＳ信号がセットしているときのみ、外側の
差動ＢＳＹライン対上にアサートしたＢＳＹ信号を内側
ＢＳＹラインに転送する手段と； ＡＲＢフェーズ中にＳＥＬ信号をアサートするターゲッ
トデバイスが内側にあるか、又は外側にあるかの表示を
記憶する手段と； イニシェイターデバイスがＢＳＹ信号をアサートすると
き、ＲＥＳフェーズ中、前記第１のＰＡＳＳ信号をセッ
トする手段と； 前記表示に応答して、前記第１のＰＡＳＳ信号をリセッ
トする手段であって、ＲＥＳフェーズ中にセットし、且
つターゲットデバイスがＢＳＹをアサートするとき、前
記外側のターゲットデバイスが、セレクションフェーズ
中に、ＳＥＬをアサートしたときのみ、前記第２のＰＡ
ＳＳ信号をセットする手段と を具備することを特徴とする変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US209672 | 1988-06-21 | ||
| US07/209,672 US4864291A (en) | 1988-06-21 | 1988-06-21 | SCSI converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02110649A true JPH02110649A (ja) | 1990-04-23 |
| JP2672657B2 JP2672657B2 (ja) | 1997-11-05 |
Family
ID=22779765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1159386A Expired - Fee Related JP2672657B2 (ja) | 1988-06-21 | 1989-06-21 | Ｓｃｓｉ変換器 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4864291A (ja) |
| EP (1) | EP0348148B1 (ja) |
| JP (1) | JP2672657B2 (ja) |
| AU (1) | AU624387B2 (ja) |
| CA (1) | CA1321657C (ja) |
| DE (1) | DE68920364T2 (ja) |
Families Citing this family (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1320767C (en) * | 1988-05-11 | 1993-07-27 | Robert C. Frame | Atomic sequence for phase transitions |
| JPH0264834A (ja) * | 1988-08-31 | 1990-03-05 | Midori Denshi Kk | 小型コンピュータシステムにおけるデータ転送装置 |
| US5257393A (en) * | 1989-04-19 | 1993-10-26 | Jrm Consultants, Inc. | Serially controlled programmable test network |
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| US9270002B2 (en) | 2013-07-22 | 2016-02-23 | Raytheon Company | Differential-to-single-ended transmission line interface |
Family Cites Families (6)
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-
1988
- 1988-06-21 US US07/209,672 patent/US4864291A/en not_active Expired - Lifetime
-
1989
- 1989-06-19 AU AU36583/89A patent/AU624387B2/en not_active Ceased
- 1989-06-20 CA CA000603299A patent/CA1321657C/en not_active Expired - Fee Related
- 1989-06-20 DE DE68920364T patent/DE68920364T2/de not_active Expired - Fee Related
- 1989-06-20 EP EP89306217A patent/EP0348148B1/en not_active Expired - Lifetime
- 1989-06-21 JP JP1159386A patent/JP2672657B2/ja not_active Expired - Fee Related
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