JP2672657B2 - Ｓｃｓｉ変換器 - Google Patents
Ｓｃｓｉ変換器Info
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- bus
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/4226—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with asynchronous protocol
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
- H04L12/407—Bus networks with decentralised control
- H04L12/413—Bus networks with decentralised control with random access, e.g. carrier-sense multiple-access with collision detection (CSMA-CD)
- H04L12/4135—Bus networks with decentralised control with random access, e.g. carrier-sense multiple-access with collision detection (CSMA-CD) using bit-wise arbitration
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は一般的にはディジタルバス構造に関し、そし
て更に詳細にはシグナルエンデッド（Single−ended）
バス信号と差動（differential）バス信号との間の変換
を行なうための変換器（converter）に関する。
て更に詳細にはシグナルエンデッド（Single−ended）
バス信号と差動（differential）バス信号との間の変換
を行なうための変換器（converter）に関する。
（従来の技術及び発明が解決しようとする課題） スモールコンピューターシステムインターフェース
（SCSI）のバスプロトコルは、ニューヨーク州NY1001
8、1430ブロードウェイ、米国規格協会から入手できる
米国規格ANSI X3、131−1986に詳細に記載されている。
一般的に、スモールコンピューター及び周辺機器を含ん
でいる８つのテバイスまでがバスに結合される。このバ
スは、バス上のデバイス間の情報転送を容易にするバス
プロトコルを有するデータ及び制御ラインを含む。この
バスの特に有用な特徴は、別個のバスコントローラーを
利用しないことである。バスプロトコルは、バスに結合
したデバイスによって作成される。
（SCSI）のバスプロトコルは、ニューヨーク州NY1001
8、1430ブロードウェイ、米国規格協会から入手できる
米国規格ANSI X3、131−1986に詳細に記載されている。
一般的に、スモールコンピューター及び周辺機器を含ん
でいる８つのテバイスまでがバスに結合される。このバ
スは、バス上のデバイス間の情報転送を容易にするバス
プロトコルを有するデータ及び制御ラインを含む。この
バスの特に有用な特徴は、別個のバスコントローラーを
利用しないことである。バスプロトコルは、バスに結合
したデバイスによって作成される。
いくつかの見地から見たプロトコルの簡単な概要を次
に述べる。プロトコルの完全な記載が上記に引用した規
格になされているのでプロトコルの特定の見地からの更
に詳細な実施例を以下に提供する。
に述べる。プロトコルの完全な記載が上記に引用した規
格になされているのでプロトコルの特定の見地からの更
に詳細な実施例を以下に提供する。
情報転送はコンピューターによって初期化され、与え
られた転送を初期化する実際のコンピューターはイニシ
ェイター（initiator）で示される。このイニシェイタ
ーが、実際の情報転送を制御するターゲットを選択す
る。ある状態において、情報転送が妨げられることがあ
り、そして後でターゲットがイニシェイターを再選択し
て転送を続ける。
られた転送を初期化する実際のコンピューターはイニシ
ェイター（initiator）で示される。このイニシェイタ
ーが、実際の情報転送を制御するターゲットを選択す
る。ある状態において、情報転送が妨げられることがあ
り、そして後でターゲットがイニシェイターを再選択し
て転送を続ける。
フィジカル（physical）バスは、電気的バス信号を搬
送する１セットの伝導ラインと、バスの両端の成端装置
（terminator）とを含む。バスに結合したデバイスは、
特殊な変換器が一方においてバスに結合され、そして他
方においてケーブルがリモートデバイスに結合されなけ
ればバスから離すことはできない。変換器は、バス標準
の電気的必要要件を満足するように機能し、且つリモー
トデバイスに必要な信号をインターフェースするために
受信器／ドライバー対を含んでいる。
送する１セットの伝導ラインと、バスの両端の成端装置
（terminator）とを含む。バスに結合したデバイスは、
特殊な変換器が一方においてバスに結合され、そして他
方においてケーブルがリモートデバイスに結合されなけ
ればバスから離すことはできない。変換器は、バス標準
の電気的必要要件を満足するように機能し、且つリモー
トデバイスに必要な信号をインターフェースするために
受信器／ドライバー対を含んでいる。
特に有用なタイプの変換器が、内側バスに送信したシ
グナルエンデッド信号と外側バスに送信した差動信号と
の間を変換する。これ等の差動信号は、ノイズに対して
敏感でなく、且ついくつかのデータ記憶デバイスによっ
て要求される。理想的には、変換器がいづれかのバスに
結合したデバイスに対してトランスパレントであり、そ
して両バスの組合せがシングルバスとして機能する。
グナルエンデッド信号と外側バスに送信した差動信号と
の間を変換する。これ等の差動信号は、ノイズに対して
敏感でなく、且ついくつかのデータ記憶デバイスによっ
て要求される。理想的には、変換器がいづれかのバスに
結合したデバイスに対してトランスパレントであり、そ
して両バスの組合せがシングルバスとして機能する。
しかし、SCSIプロトコルは、シグナルエンデッド信号
と差動信号との間を変換する受信器／ドライバー対がラ
ッチされて、そして信号をアサートするデバイスによっ
て開放できない状態を生ずる。従って、変換器は、SCSI
プロトコルの全能力を利用しない構成に対してのみ利用
される。従って、この能力のより完全な使用を提供する
変換器が、広い標準の受入れ及びSCSIバスとインターフ
ェースするように製造される多数のデバイスのために非
常に必要である。
と差動信号との間を変換する受信器／ドライバー対がラ
ッチされて、そして信号をアサートするデバイスによっ
て開放できない状態を生ずる。従って、変換器は、SCSI
プロトコルの全能力を利用しない構成に対してのみ利用
される。従って、この能力のより完全な使用を提供する
変換器が、広い標準の受入れ及びSCSIバスとインターフ
ェースするように製造される多数のデバイスのために非
常に必要である。
（課題を解決するための手段） 本発明は、内側SCSIバス上に送信したシングルエンデ
ッド信号と、外側SCSIバス上に送信した差動信号との間
を変換するデバイスであり、それが、SCSIプロトコルの
アービトレーション（ARB）、セレクション（SEL）及び
リセクション（RES）フェーズの使用を容易にする。
ッド信号と、外側SCSIバス上に送信した差動信号との間
を変換するデバイスであり、それが、SCSIプロトコルの
アービトレーション（ARB）、セレクション（SEL）及び
リセクション（RES）フェーズの使用を容易にする。
本発明の１見地によれば、内側及び外側バスのBSYラ
インは、プロトコルのARB及びSELフェーズ中、ラッチ・
アップ（latch−up）を防止するユニークなトランシー
バー構成に結合される。BSY信号は、PASS、INT、BSY（P
IB）信号がセットしているときのみ内側から外側に送信
され、そしてPASS、EXT、BSY（PEB）信号がセットして
いるときのみ、外側から内側に送信される。PIB信号
は、バスがバス、フリー（Bus FREE）又はアービトレー
ションフェーズにあるときセットされ、そしてPEB信号
は、バスがバスフリー又はアービトレーションフェーズ
にあって、そして外側のデバイスがそのデバイスIDをア
サートするときセットされる。従って、変換器のいづれ
かの側のデバイスが、そのBSY信号をARBフェーズ中に他
方の側に送信する。
インは、プロトコルのARB及びSELフェーズ中、ラッチ・
アップ（latch−up）を防止するユニークなトランシー
バー構成に結合される。BSY信号は、PASS、INT、BSY（P
IB）信号がセットしているときのみ内側から外側に送信
され、そしてPASS、EXT、BSY（PEB）信号がセットして
いるときのみ、外側から内側に送信される。PIB信号
は、バスがバス、フリー（Bus FREE）又はアービトレー
ションフェーズにあるときセットされ、そしてPEB信号
は、バスがバスフリー又はアービトレーションフェーズ
にあって、そして外側のデバイスがそのデバイスIDをア
サートするときセットされる。従って、変換器のいづれ
かの側のデバイスが、そのBSY信号をARBフェーズ中に他
方の側に送信する。
本発明の更に他の見地によれば、PIB及びPEB信号は、
いづれかの側のデバイスがARBフェーズを終結するため
にSELをアサートするときリセットされる。従って、い
かなる可能なラッチ・アップも終結されて、BSYライン
が開放される。
いづれかの側のデバイスがARBフェーズを終結するため
にSELをアサートするときリセットされる。従って、い
かなる可能なラッチ・アップも終結されて、BSYライン
が開放される。
リセレクション（RESELECTION）フェーズ中、前のデ
ータ転送を再開しようと望んでいるターゲットデバイス
がアービトレーションを得て、そしてそのSEL信号をア
サートする。リセレクション中、ターゲットがBSYを開
放し、そして、遅延後、リセレクトしたイニシェイター
が応答してBSYをアサートする。それからターゲットがB
SYをリアサート（reassert）し、そして、遅延後、SEL
を開放する。それからイニシェイターがBSYを開放す
る。
ータ転送を再開しようと望んでいるターゲットデバイス
がアービトレーションを得て、そしてそのSEL信号をア
サートする。リセレクション中、ターゲットがBSYを開
放し、そして、遅延後、リセレクトしたイニシェイター
が応答してBSYをアサートする。それからターゲットがB
SYをリアサート（reassert）し、そして、遅延後、SEL
を開放する。それからイニシェイターがBSYを開放す
る。
従って、ターゲット及びイニシェイターの双方がBSY
をアサートしているとき、ラッチ・アップが起る可能性
がある。本発明では、ターゲットが外側にあるとき、BS
Y信号は、ラッチ−アップを防止するためにSELの開放に
続いて外側から内側にのみ転送される。
をアサートしているとき、ラッチ・アップが起る可能性
がある。本発明では、ターゲットが外側にあるとき、BS
Y信号は、ラッチ−アップを防止するためにSELの開放に
続いて外側から内側にのみ転送される。
本発明の他の特徴及び利点は、添付図面及び以下の詳
細な説明から見て明らかとなるであろう。
細な説明から見て明らかとなるであろう。
実施例 本発明は、内側シグナルエンデッドSCSIバスと、外側
差動SCSIバスとの間に信号を転送する変換器である。第
１図を参照すると、この場合同様な参照番号はいくつか
の図のすべてに亘り同じ又は対応する部分を示してい
る、第１図はバスへの変換器の接続を図示しているブロ
ック線図である。
差動SCSIバスとの間に信号を転送する変換器である。第
１図を参照すると、この場合同様な参照番号はいくつか
の図のすべてに亘り同じ又は対応する部分を示してい
る、第１図はバスへの変換器の接続を図示しているブロ
ック線図である。
第１図において、変換器10は、内側、シングルエンデ
ッドSCSIバス12に結合した内側と、外側、差動SCSIバス
14に結合した外側とを有している。シグナルエンデッド
信号16は１つのバスライン上にアサート（assert）さ
れ、一方その対応する差動信号18は、１つのライン上に
アサートしたシングルエンデッド信号及び他方のライン
上にアサートしたその補数に対応する信号を１対のバス
ライン上にアサートされる。従って外側バス14は、内側
バス12の２倍のバスラインを有している。
ッドSCSIバス12に結合した内側と、外側、差動SCSIバス
14に結合した外側とを有している。シグナルエンデッド
信号16は１つのバスライン上にアサート（assert）さ
れ、一方その対応する差動信号18は、１つのライン上に
アサートしたシングルエンデッド信号及び他方のライン
上にアサートしたその補数に対応する信号を１対のバス
ライン上にアサートされる。従って外側バス14は、内側
バス12の２倍のバスラインを有している。
変換器10内に示した矢印20は、特定のバスライン上に
アサートした信号がどの方向に送信されかを示してい
る。例えば、BUSY（BSY）信号はいづれの方向にも送信
されるが、一方リクエスト（REQ）信号は変換器10の外
側から内側のみに送信される。ある信号に対する転送方
向制限の理由を以下に説明する。
アサートした信号がどの方向に送信されかを示してい
る。例えば、BUSY（BSY）信号はいづれの方向にも送信
されるが、一方リクエスト（REQ）信号は変換器10の外
側から内側のみに送信される。ある信号に対する転送方
向制限の理由を以下に説明する。
下記の説明において、実際のバスライン上にアサート
した信号は、ラベルSCSIを含み、一方変換器10への内側
信号はそのラベルを含まない。更に、信号はそれ等が機
能する変換器10の側を表わすためにEXT及びINTのラベル
が付けられる。
した信号は、ラベルSCSIを含み、一方変換器10への内側
信号はそのラベルを含まない。更に、信号はそれ等が機
能する変換器10の側を表わすためにEXT及びINTのラベル
が付けられる。
第２図は、バス・フリー（BF）、アービトレーション
（ARB）及びセレクションフェーズ（phase）中のSCSIバ
スプロトコルの動作を図示しているタイミング線図であ
る。各々のデバイスは、デバイスIDに対応するユニーク
なデバイスIDデータラインに割当てられる。BSY、SEL、
I/O、及びデータバス（DB）信号の状態が第２図に示さ
れている（内側バス上の実際のバス信号はロートルー
（low true）であることに注意）バスフリーフェーズは
信号BSY及びSELが偽（false）であるとき限定される。
このフェーズ中、いかなるデバイスもBSYライン及びそ
のデバイスIDライン上に信号をアサートすることによっ
てバスの制御をリクエストできる。一旦特定のデバイス
がBSY及びそのデバイスIDラインをアサートすると、他
のデバイスもまたBSY及びそれ等のデバイスIDにアサー
トできるタイムウインドーがある。従って、いくつかの
デバイスがBSYライン及びその等の対応するユニークなI
Dデータライン上に信号をアサートできる。BSYラインは
種々のデバイスにOR−連絡されていて、同時にBSYにア
サートするいくつかのデバイスを助ける。
（ARB）及びセレクションフェーズ（phase）中のSCSIバ
スプロトコルの動作を図示しているタイミング線図であ
る。各々のデバイスは、デバイスIDに対応するユニーク
なデバイスIDデータラインに割当てられる。BSY、SEL、
I/O、及びデータバス（DB）信号の状態が第２図に示さ
れている（内側バス上の実際のバス信号はロートルー
（low true）であることに注意）バスフリーフェーズは
信号BSY及びSELが偽（false）であるとき限定される。
このフェーズ中、いかなるデバイスもBSYライン及びそ
のデバイスIDライン上に信号をアサートすることによっ
てバスの制御をリクエストできる。一旦特定のデバイス
がBSY及びそのデバイスIDラインをアサートすると、他
のデバイスもまたBSY及びそれ等のデバイスIDにアサー
トできるタイムウインドーがある。従って、いくつかの
デバイスがBSYライン及びその等の対応するユニークなI
Dデータライン上に信号をアサートできる。BSYラインは
種々のデバイスにOR−連絡されていて、同時にBSYにア
サートするいくつかのデバイスを助ける。
再び第１図を参照すると、変換器10のいづれかの側の
デバイスがBSYをアサートするか、又は変換器10の両側
のデバイスが同時にBSYをアサートすることが可能であ
る。従って変換器は、矢印20によって示されたように両
方向にBSY信号を送信できなければならない。
デバイスがBSYをアサートするか、又は変換器10の両側
のデバイスが同時にBSYをアサートすることが可能であ
る。従って変換器は、矢印20によって示されたように両
方向にBSY信号を送信できなければならない。
１つ以上のデバイスがバスの制御をリクエストしてい
れば、各々のデバイスが、どのIDがアサートされるかを
調べるためにデータラインを調査する。SCSIプロトコル
が、最高優先権を有するDBライン７を備えた種々のライ
ンに優先権を割り当てる。BSYをアサートするデバイス
の中、最高優先権を有するデバイスがアービトレーショ
ンを得て、そしてARBフェーズを終るためSELをアサート
する。SELがアサートされると、すべての他のテバイス
がBSY及びそれ等のIDラインを開放して、セレクト（SE
L）フェーズを開始する。アービトレーション獲得（win
ning）デバイスがそのID及びその選択したターゲットデ
バイスのIDをアサートし、そして遅延後、BSY（ポイン
トＡ）を開放する。他の遅延後、選択したターゲットデ
バイスが、SEL及びそのデバイスIDが真であり、BSYが偽
（false）であることを検出し、それからBSY（ポイント
Ｂ）をアサートする。
れば、各々のデバイスが、どのIDがアサートされるかを
調べるためにデータラインを調査する。SCSIプロトコル
が、最高優先権を有するDBライン７を備えた種々のライ
ンに優先権を割り当てる。BSYをアサートするデバイス
の中、最高優先権を有するデバイスがアービトレーショ
ンを得て、そしてARBフェーズを終るためSELをアサート
する。SELがアサートされると、すべての他のテバイス
がBSY及びそれ等のIDラインを開放して、セレクト（SE
L）フェーズを開始する。アービトレーション獲得（win
ning）デバイスがそのID及びその選択したターゲットデ
バイスのIDをアサートし、そして遅延後、BSY（ポイン
トＡ）を開放する。他の遅延後、選択したターゲットデ
バイスが、SEL及びそのデバイスIDが真であり、BSYが偽
（false）であることを検出し、それからBSY（ポイント
Ｂ）をアサートする。
第３図は、シングルエンデッド内側バスライン30を差
動外側バスライン対32に結合するのに利用された典型的
ドライバー構成の概略的線図である。内側対外側受信器
／ドライバー（IER）34は、内側バスライン30に結合し
たその入力を有しており、その出力が外側バスライン対
32に結合されていて、且つ信号ENIEがセットされるとき
イネーブルである。同様に、外側対内側受信器／ドライ
バー（EIRD）36が、外側バスライン対32に結合したその
入力と、内側バスライン30に結合したその出力とを有し
ており、且つ信号ENEIがセットされるときイネーブルで
ある。
動外側バスライン対32に結合するのに利用された典型的
ドライバー構成の概略的線図である。内側対外側受信器
／ドライバー（IER）34は、内側バスライン30に結合し
たその入力を有しており、その出力が外側バスライン対
32に結合されていて、且つ信号ENIEがセットされるとき
イネーブルである。同様に、外側対内側受信器／ドライ
バー（EIRD）36が、外側バスライン対32に結合したその
入力と、内側バスライン30に結合したその出力とを有し
ており、且つ信号ENEIがセットされるときイネーブルで
ある。
第３図はバスライン30及び32が内側及び外側BSYライ
ンを表わしていれば、上記のように、受信器／ドライバ
ー対34及び36は、バスフリー状態中にイネーブルであっ
て、BSY信号をいづれかの方向に送信する。しかし、双
方の対34及び36がイネーブルであれば、いづれかの側に
アサートした信号は、各々の対の出力が他方の入力に結
合されるので、それ等の対をラッチ−ラップ（latch−u
p）せしめる。従ってラッチ・アップした対は、デバイ
スが初めに信号をアサートし、後でそれを開放するかど
うかに関係なくバスをドライブし続ける。
ンを表わしていれば、上記のように、受信器／ドライバ
ー対34及び36は、バスフリー状態中にイネーブルであっ
て、BSY信号をいづれかの方向に送信する。しかし、双
方の対34及び36がイネーブルであれば、いづれかの側に
アサートした信号は、各々の対の出力が他方の入力に結
合されるので、それ等の対をラッチ−ラップ（latch−u
p）せしめる。従ってラッチ・アップした対は、デバイ
スが初めに信号をアサートし、後でそれを開放するかど
うかに関係なくバスをドライブし続ける。
従って、例えば第２図及びセレクションフェーズを参
照すると、BSY信号は、ターゲットの選択を可能にする
ためにアービトレーションを得る装置によって除去でき
ない。従って、第３図に示したと類似のドライバー構成
の使用は、ラッチ・アップの可能性を避ける構成に限定
されなければならない。
照すると、BSY信号は、ターゲットの選択を可能にする
ためにアービトレーションを得る装置によって除去でき
ない。従って、第３図に示したと類似のドライバー構成
の使用は、ラッチ・アップの可能性を避ける構成に限定
されなければならない。
第４図は、本発明の好ましい実施態様における内側BS
Yライン及び外側BSYライン対、30及び32間に信号を送信
するのに利用したトランシーバー37及び関連した論理の
概略的線図である。第４図において、IED38の入力はト
ランシーバー37のDIポートを通り論理１に連結されてお
り、そしてイネーブル入力がトランシーバー37のDEポー
トを通りINT、BSYライン60に結合されている。IED38の
出力及びEIR39の入力はトランシーバー37のDO/PIポート
及びDO＊/RI＊ポートに結合されている。EIR39の出力は
ROポートに結合している。
Yライン及び外側BSYライン対、30及び32間に信号を送信
するのに利用したトランシーバー37及び関連した論理の
概略的線図である。第４図において、IED38の入力はト
ランシーバー37のDIポートを通り論理１に連結されてお
り、そしてイネーブル入力がトランシーバー37のDEポー
トを通りINT、BSYライン60に結合されている。IED38の
出力及びEIR39の入力はトランシーバー37のDO/PIポート
及びDO＊/RI＊ポートに結合されている。EIR39の出力は
ROポートに結合している。
ROポートはINT、SCSI、BSY＊ライン30のためのドライ
バーとして機能するNANDゲート40を経てINT、SCSI、BSY
＊ライン30に結合される。NANDゲート40は、EXT、BSY信
号ライン41によってROポートに結合した第１の入力と、
PASS、EXT、BSY（PEB）信号ライン43によって第１のOR
ゲート42の出力に結合した第２の入力とを有している。
第１のORゲート42の入力は、PEB（PES）ライン44及び第
２のANDゲート46の出力に結合される。第２のANDゲート
46の入力は、FAS信号ライン48及び第２のORゲート50の
出力に結合されている。第２のORゲート50の入力は、EX
T、DB4及びEXT、DB5信号ライン52及び54に結合されてい
る。
バーとして機能するNANDゲート40を経てINT、SCSI、BSY
＊ライン30に結合される。NANDゲート40は、EXT、BSY信
号ライン41によってROポートに結合した第１の入力と、
PASS、EXT、BSY（PEB）信号ライン43によって第１のOR
ゲート42の出力に結合した第２の入力とを有している。
第１のORゲート42の入力は、PEB（PES）ライン44及び第
２のANDゲート46の出力に結合される。第２のANDゲート
46の入力は、FAS信号ライン48及び第２のORゲート50の
出力に結合されている。第２のORゲート50の入力は、EX
T、DB4及びEXT、DB5信号ライン52及び54に結合されてい
る。
IN、SCSI、BSY＊ライン30は、INT、SCSI、BSY＊ライ
ンのための受信器として機能するインバーター55及びAN
Dゲート56を経てDEポートに結合されている。ANDゲート
56の入力は、インバーター55及びPASS、INT、BSY（PI
B）信号ライン59によって第３のORゲート58の出力に結
合されており、一方その出力はINT、BSYライン60に結合
されている。第３のORゲート58の入力は、FASライン44
及びPIB（RES）信号ライン60に結合されている。
ンのための受信器として機能するインバーター55及びAN
Dゲート56を経てDEポートに結合されている。ANDゲート
56の入力は、インバーター55及びPASS、INT、BSY（PI
B）信号ライン59によって第３のORゲート58の出力に結
合されており、一方その出力はINT、BSYライン60に結合
されている。第３のORゲート58の入力は、FASライン44
及びPIB（RES）信号ライン60に結合されている。
ARB及びセレクションフェーズ中の第４図に示した回
路の動作を第２図及び第５図のタイミング線図を参照し
て説明する。本実施例において、INT、SCSI、IDライン
４及び５上のそれ等のデバイスラインにアサートするデ
バイスのみが、変換器10の外側に配置されている。更
に、PEB（RES）及びRIB（RES）信号はこれ等のフェーズ
中セットされない。IED38は、INT、BSY信号が内側デバ
イスによりアサートされるとき、EXT、SCSI、BSY信号を
アサートする。INT、BSY信号は、ANDゲート56によりゲ
ートした反転INT、SCSI、BSY＊信号である。ANDゲート5
6に対するゲート信号はPIBであり、これはFREE、ARB、S
TATE（FAS）信号がセットするとき、セットされる。従
って、INT、SCSI、BSY＊信号は、FASがセットすると、E
XT、SCSI、BSYライン対32に送信される。
路の動作を第２図及び第５図のタイミング線図を参照し
て説明する。本実施例において、INT、SCSI、IDライン
４及び５上のそれ等のデバイスラインにアサートするデ
バイスのみが、変換器10の外側に配置されている。更
に、PEB（RES）及びRIB（RES）信号はこれ等のフェーズ
中セットされない。IED38は、INT、BSY信号が内側デバ
イスによりアサートされるとき、EXT、SCSI、BSY信号を
アサートする。INT、BSY信号は、ANDゲート56によりゲ
ートした反転INT、SCSI、BSY＊信号である。ANDゲート5
6に対するゲート信号はPIBであり、これはFREE、ARB、S
TATE（FAS）信号がセットするとき、セットされる。従
って、INT、SCSI、BSY＊信号は、FASがセットすると、E
XT、SCSI、BSYライン対32に送信される。
EIR39は、EXT、SCSI、BSY信号が外側デバイスにより
アサートされるとき、ライン41上にEXT、BSY信号をアサ
ートする。EXT、BSY信号は、NANDゲート40がイネーブル
であるとき、INT、SCSI、BSYライン30に反転されて、送
信される。NANDゲート40に対するゲート信号はPEB信号
であり、これはFABがセットされ、そしてEXT、DB5又は
４のいづれかがアサートされるときセットする。従っ
て、EXT、SCSI、BSY信号は、FASがセットされ、そしてE
XT、DB5又は４のいづれかがアサートされるとき、INT、
SCSI、BSY＊に送信される。
アサートされるとき、ライン41上にEXT、BSY信号をアサ
ートする。EXT、BSY信号は、NANDゲート40がイネーブル
であるとき、INT、SCSI、BSYライン30に反転されて、送
信される。NANDゲート40に対するゲート信号はPEB信号
であり、これはFABがセットされ、そしてEXT、DB5又は
４のいづれかがアサートされるときセットする。従っ
て、EXT、SCSI、BSY信号は、FASがセットされ、そしてE
XT、DB5又は４のいづれかがアサートされるとき、INT、
SCSI、BSY＊に送信される。
第２図及び第５図を参照すると、INT、BSY又はINT、S
ELのいづれもアサートされないとき、バスはBus、FREE
フェーズにあり、そしてFAS信号がセットされる。従っ
て、ANDゲート56はイネーブルであり、そしてBSY信号が
内側から外側に送信できる。更に、EXT、ID4又は５のい
づれかがアサートされると、ANDゲート40がイネーブル
であり、そしてBSY信号が外側から内側に送信できる。
第２図から、外側デバイスアサートBSYはまたそのIDを
アサートする、従ってデバイスID信号は、FASがセット
するときPIB信号として機能する。
ELのいづれもアサートされないとき、バスはBus、FREE
フェーズにあり、そしてFAS信号がセットされる。従っ
て、ANDゲート56はイネーブルであり、そしてBSY信号が
内側から外側に送信できる。更に、EXT、ID4又は５のい
づれかがアサートされると、ANDゲート40がイネーブル
であり、そしてBSY信号が外側から内側に送信できる。
第２図から、外側デバイスアサートBSYはまたそのIDを
アサートする、従ってデバイスID信号は、FASがセット
するときPIB信号として機能する。
BSY信号が両側にアサートされると、EIR39の入力はIE
D38の出力に結合され、そしてIED38の入力がEIR39の出
力に結合されるので、トランシーバー37はラッチ−アッ
プされる。この場合に、ドライバーは、最初にBSYをア
サートしているデバイスがBSYラインを開放（release）
しても、BSY信号をアサートし続ける。この問題を解決
するために、いづれかの側のデバイスがSELをアサート
するとき、CLEAR、FREE、ARB（CFA）信号がセットされ
る。この信号のセッティングがFASをリセットせしめ、
そしてゲート40又は50のいづれかをディスエーブルにす
るので、BSY信号は、SELアサートデバイスが他の側にあ
る場合、その側からのみ送信される。従って、ラッチ・
アップ状態が終結し、そしてBSYラインは、セレクショ
ンフェーズの点Ａにおいて開放される。
D38の出力に結合され、そしてIED38の入力がEIR39の出
力に結合されるので、トランシーバー37はラッチ−アッ
プされる。この場合に、ドライバーは、最初にBSYをア
サートしているデバイスがBSYラインを開放（release）
しても、BSY信号をアサートし続ける。この問題を解決
するために、いづれかの側のデバイスがSELをアサート
するとき、CLEAR、FREE、ARB（CFA）信号がセットされ
る。この信号のセッティングがFASをリセットせしめ、
そしてゲート40又は50のいづれかをディスエーブルにす
るので、BSY信号は、SELアサートデバイスが他の側にあ
る場合、その側からのみ送信される。従って、ラッチ・
アップ状態が終結し、そしてBSYラインは、セレクショ
ンフェーズの点Ａにおいて開放される。
NANDゲート40をゲートするため外側デバイスIDSを利
用する利点は、デバイスが死ねば、例えば、電力を解放
すれば（loose）、そのID信号はリセットし、そしてラ
ッチ・アップ状態が終る。
用する利点は、デバイスが死ねば、例えば、電力を解放
すれば（loose）、そのID信号はリセットし、そしてラ
ッチ・アップ状態が終る。
第６図はFREE、ARB、STATE（FAS）信号をセッティン
グ及びリセッティングのための回路の概略的線図であ
る。第３のANDゲート70は、INT、SEL信号ライン72及びI
NT、BSY信号ライン60に結合したその反転入力を有して
いる。INT、SEL及びINT、BSYは対応するSCSIバス信号か
ら直接得られるハイトルー（high true）信号である。
第３のANDゲート70の出力は遅延素子76に結合される。
遅延素子76の出力は第１のフリップ−フロップ（FF）78
のプリセット（PS）入力に結合されており、そして第１
のFF78の反転出力がインバーター80によってFASライン4
8に結合される。第１のFF78のクリア（CLR）入力はクリ
アFAS＊（CFAS＊）ライン82に結合される（第５図にお
いて、CFAS信号は明確のためハイトルー信号として示さ
れていることに注意）。
グ及びリセッティングのための回路の概略的線図であ
る。第３のANDゲート70は、INT、SEL信号ライン72及びI
NT、BSY信号ライン60に結合したその反転入力を有して
いる。INT、SEL及びINT、BSYは対応するSCSIバス信号か
ら直接得られるハイトルー（high true）信号である。
第３のANDゲート70の出力は遅延素子76に結合される。
遅延素子76の出力は第１のフリップ−フロップ（FF）78
のプリセット（PS）入力に結合されており、そして第１
のFF78の反転出力がインバーター80によってFASライン4
8に結合される。第１のFF78のクリア（CLR）入力はクリ
アFAS＊（CFAS＊）ライン82に結合される（第５図にお
いて、CFAS信号は明確のためハイトルー信号として示さ
れていることに注意）。
第７図はCFAS＊信号をセッティング及びリセッティン
グする回路の概略的線図である。第４のANDゲート90の
出力は第２のFF92のPS入力に結合されており、そして第
５のANDゲート94の出力が第３のFF96のPS入力に結合さ
れている。第４のANDゲート90の入力は、FASライン44
と、INT、SELライン72と、第３のFF96の反転出力とに結
合されている。第５のANDゲート94の入力は、FAS信号ラ
イン44と、第６のANDゲート100の出力と、第３のFF96の
反転出力とに結合されている。第６のANDゲート100の入
力は、EXT、SEL信号ライン102及びEXT、BSYライン41に
結合される。EXT、SEL及びEXT、BSY信号は、対応するSC
SIバス信号から直接得られるハイトルー信号である。第
２のFF92の反転出力はまた第３のFF96のCLR入力に結合
される。第２及び第３のFF92及び96の偽出力はNANDゲー
ト104によって遅延素子102に結合される。遅延素子102
の反転出力はCFAS＊信号である。
グする回路の概略的線図である。第４のANDゲート90の
出力は第２のFF92のPS入力に結合されており、そして第
５のANDゲート94の出力が第３のFF96のPS入力に結合さ
れている。第４のANDゲート90の入力は、FASライン44
と、INT、SELライン72と、第３のFF96の反転出力とに結
合されている。第５のANDゲート94の入力は、FAS信号ラ
イン44と、第６のANDゲート100の出力と、第３のFF96の
反転出力とに結合されている。第６のANDゲート100の入
力は、EXT、SEL信号ライン102及びEXT、BSYライン41に
結合される。EXT、SEL及びEXT、BSY信号は、対応するSC
SIバス信号から直接得られるハイトルー信号である。第
２のFF92の反転出力はまた第３のFF96のCLR入力に結合
される。第２及び第３のFF92及び96の偽出力はNANDゲー
ト104によって遅延素子102に結合される。遅延素子102
の反転出力はCFAS＊信号である。
第２のFF92の真出力は遅延素子110を経て、PASS、IN
T、SEL信号ライン106及びFPIB信号ライン108に結合され
ており、そして第３のFF96の真出力は、インバーター11
4を経てPASS、EXT、SEL信号ライン112と、インバーター
114及び遅延素子118を経てORゲート116とに結合され
る。ORゲート116の第２の入力はNORゲート117を経てEX
T、SELライン102と、第３のFF96の偽（false）出力に結
合される。ORゲート116の出力はFPEB信号ライン118に結
合される。これ等の信号の利用を以下に説明する。
T、SEL信号ライン106及びFPIB信号ライン108に結合され
ており、そして第３のFF96の真出力は、インバーター11
4を経てPASS、EXT、SEL信号ライン112と、インバーター
114及び遅延素子118を経てORゲート116とに結合され
る。ORゲート116の第２の入力はNORゲート117を経てEX
T、SELライン102と、第３のFF96の偽（false）出力に結
合される。ORゲート116の出力はFPEB信号ライン118に結
合される。これ等の信号の利用を以下に説明する。
リセレクション（RESELECTION）フェーズを第８図の
タイミング線図を参照して説明する。リセレクション
中、ターゲットデバイスはイニシェイター（initiato
r）によって前以て初期化した情報転送をしつづけるこ
とを要求する。第８図を参照すると、ARBフェーズが終
り、そしてBSYが、アービトレーションを得たりセレク
ティングターゲットデバイス（reselecting target dev
ice）によってＡ点で開放された。ターゲット及びイニ
シェイターIDSがDBusにアサートされ、SELがアサートさ
れ、そしてI/Oがアサートされる。I/O信号の状態がセレ
クション及びリセレクションフェーズを弁別する。点Ｂ
においてイニシェイターは、そのIDおよびSELが真（tru
e）であり、そしてBSYが偽（falae）であるのを検出
し、そしてBSYにアサートする。ターゲットはまたSEL開
放前に点ＣにおいてBSYにアサートする。Ｄ点において
イニシェイターはBSYを開放する。このタイミングは、
他のデバイスにバスの利得制御を許し、且つリセレクシ
ョンフェーズを妨げるバス・フリー（BUS FREE）状態の
発生を防止する。
タイミング線図を参照して説明する。リセレクション
中、ターゲットデバイスはイニシェイター（initiato
r）によって前以て初期化した情報転送をしつづけるこ
とを要求する。第８図を参照すると、ARBフェーズが終
り、そしてBSYが、アービトレーションを得たりセレク
ティングターゲットデバイス（reselecting target dev
ice）によってＡ点で開放された。ターゲット及びイニ
シェイターIDSがDBusにアサートされ、SELがアサートさ
れ、そしてI/Oがアサートされる。I/O信号の状態がセレ
クション及びリセレクションフェーズを弁別する。点Ｂ
においてイニシェイターは、そのIDおよびSELが真（tru
e）であり、そしてBSYが偽（falae）であるのを検出
し、そしてBSYにアサートする。ターゲットはまたSEL開
放前に点ＣにおいてBSYにアサートする。Ｄ点において
イニシェイターはBSYを開放する。このタイミングは、
他のデバイスにバスの利得制御を許し、且つリセレクシ
ョンフェーズを妨げるバス・フリー（BUS FREE）状態の
発生を防止する。
Ｃ点において、BSY信号が両方向に送信でき、これに
よってトランシーバーをラッチ・アップすることに注
目。しかし第４図の構成では、第９図のタイミング線図
に示されたようにPIB（RES）及びPEB（RES）信号を制御
することによってRESフェーズ中にラッチ・アップは回
避される。この実施例では、イニシェイターは変換器10
の内側のみに結合される。
よってトランシーバーをラッチ・アップすることに注
目。しかし第４図の構成では、第９図のタイミング線図
に示されたようにPIB（RES）及びPEB（RES）信号を制御
することによってRESフェーズ中にラッチ・アップは回
避される。この実施例では、イニシェイターは変換器10
の内側のみに結合される。
再び第４図を参照すると、FASはリセレクションフェ
ーズ中セットしないので、ゲート40及び56は、それぞれ
PEB（RES）及びPIB（RES）によって制御される。第９図
を参照すると、イニシェイターが内側にあり、そしてタ
ーゲットが外側にある場合が図示されている。Ｂ点にお
いて、INT、BSY信号がイニシェイターによってアサート
され、そしてPIB（RES）は、BSY信号が内側から外側に
送信されるようにセットされる。Ｃ点において、ターゲ
ットがまたBSYにアサートするが、信号PEB（RES）はセ
ットしていない。従って、ANDゲート56のみがイネーブ
ルであり、そしてイニシェイターはBSY信号を内側にア
サートしている。
ーズ中セットしないので、ゲート40及び56は、それぞれ
PEB（RES）及びPIB（RES）によって制御される。第９図
を参照すると、イニシェイターが内側にあり、そしてタ
ーゲットが外側にある場合が図示されている。Ｂ点にお
いて、INT、BSY信号がイニシェイターによってアサート
され、そしてPIB（RES）は、BSY信号が内側から外側に
送信されるようにセットされる。Ｃ点において、ターゲ
ットがまたBSYにアサートするが、信号PEB（RES）はセ
ットしていない。従って、ANDゲート56のみがイネーブ
ルであり、そしてイニシェイターはBSY信号を内側にア
サートしている。
上記のように、ターゲットは外側にあり、従って外側
及び内側の双方にBSYラインのターゲット制御を与える
ことが絶対必要である。これはEXT、SELがリセットして
いるとき、PIB（RES）をリセットせしめ、そしてPEB（R
ES）をセットせしめるFORCE、PASS、EXT、BSY（FPEB）
をセットすることによって達成される。そのときNANDゲ
ート40がイネーブルになり、そしてANDゲート56がデイ
スエーブルになるので、ターゲットはBSYラインの制御
を有しており、そしていかなるラッチ・アップ問題も取
り除かれる。
及び内側の双方にBSYラインのターゲット制御を与える
ことが絶対必要である。これはEXT、SELがリセットして
いるとき、PIB（RES）をリセットせしめ、そしてPEB（R
ES）をセットせしめるFORCE、PASS、EXT、BSY（FPEB）
をセットすることによって達成される。そのときNANDゲ
ート40がイネーブルになり、そしてANDゲート56がデイ
スエーブルになるので、ターゲットはBSYラインの制御
を有しており、そしていかなるラッチ・アップ問題も取
り除かれる。
ターゲントがアービトレーションを得るので、それが
ARBフェーズを終るためにSEL信号をアサートし、そして
RESフェーズを開始する。FPIB及びFPEB信号の状態は、
どちらの側にSELをアサートするターゲットデバイスが
置かれているかによって決定される。
ARBフェーズを終るためにSEL信号をアサートし、そして
RESフェーズを開始する。FPIB及びFPEB信号の状態は、
どちらの側にSELをアサートするターゲットデバイスが
置かれているかによって決定される。
これ等の信号を発生するシステムが第７図に示されて
いる。再び第７図を参照すると、第２のFF92は、SELが
内側のデバイスによってアサートされるときセットさ
れ、そして第３のFF96は、SELが外側のテバイスによっ
てアサートされるときセットされる。従って、SELをア
サートする側に関する情報は、PASS、INT、SEL及びPAS
S、EXT、SEL信号の状態によって記憶され、且つ表示さ
れるが、これ等の信号の状態はもちろん相補的である。
いる。再び第７図を参照すると、第２のFF92は、SELが
内側のデバイスによってアサートされるときセットさ
れ、そして第３のFF96は、SELが外側のテバイスによっ
てアサートされるときセットされる。従って、SELをア
サートする側に関する情報は、PASS、INT、SEL及びPAS
S、EXT、SEL信号の状態によって記憶され、且つ表示さ
れるが、これ等の信号の状態はもちろん相補的である。
第１の所定の遅延後、INT、SELがアサートされると、
FPIB信号がセットされる。そして第２の所定の遅延後、
EXT、SEL信号がリセットすると、FPEB信号がセットされ
る。
FPIB信号がセットされる。そして第２の所定の遅延後、
EXT、SEL信号がリセットすると、FPEB信号がセットされ
る。
PIB（RES）及びPEB（RES）信号をセット及びリセット
する回路が第０図に示されている。PIB（RES）ライン44
はFF150の真出力に結合されている。第４のFF150のPR入
力は、反転入力152を有するNANDゲートと、反転入力154
を有するNORゲートと、NANDゲート156とによってINT、B
SYラインに結合されており、ゲート154及び152によって
FPIBライン108に結合されていて、そしてゲート152によ
りFPEB＊ライン116に結合されている。第４のFF150のCL
R入力はインバーター156と、遅延素子157と、NORゲート
158とによってINT、BSYライン60に結合されており、且
つNORゲート158によりEPEBライン116に結合されてい
る。
する回路が第０図に示されている。PIB（RES）ライン44
はFF150の真出力に結合されている。第４のFF150のPR入
力は、反転入力152を有するNANDゲートと、反転入力154
を有するNORゲートと、NANDゲート156とによってINT、B
SYラインに結合されており、ゲート154及び152によって
FPIBライン108に結合されていて、そしてゲート152によ
りFPEB＊ライン116に結合されている。第４のFF150のCL
R入力はインバーター156と、遅延素子157と、NORゲート
158とによってINT、BSYライン60に結合されており、且
つNORゲート158によりEPEBライン116に結合されてい
る。
PEB（RES）ライン60は第５のFF160の真（true）出力
に結合されている。第５のFF160のPR入力はANDゲート16
2及びNORゲート164により第５のFF160の偽り（false）
出力に結合れれており、ゲート162及び164によりEXT、B
SYライン41に結合されていて、且つゲート164によりFPE
Bライン116に結合されている。第５のFF160のCLR入力は
反転入力を有するNORゲート166により第４のFF150の偽
出力に結合されており、且つ遅延素子168及びゲート166
によりEXT、BSYライン41に結合されている。
に結合されている。第５のFF160のPR入力はANDゲート16
2及びNORゲート164により第５のFF160の偽り（false）
出力に結合れれており、ゲート162及び164によりEXT、B
SYライン41に結合されていて、且つゲート164によりFPE
Bライン116に結合されている。第５のFF160のCLR入力は
反転入力を有するNORゲート166により第４のFF150の偽
出力に結合されており、且つ遅延素子168及びゲート166
によりEXT、BSYライン41に結合されている。
第９図の信号制御システムの動作を第７図及び第10図
を参照して説明する。ARBフェーズ中、第３のFF96は、
ターゲットがEXT、BSYにアサートするときセットされ
る。従って、PASS、EXT、SELがセットされる、しかし、
RESフェーズの初めにおいて、FPEPは、遅延素子118によ
り導入した遅延のためセットしない。イニシェイターが
ＢにおいてINT、BSYにアサートするとき、第４のFFがPI
B（RES）をセットするためにセットされ、そしてBSY信
号を外側に送信する。信号EXT、BSYはＣ点でセットされ
るが、ANDゲート162が第４のFF150の偽出力によりディ
スエーブルであるので、第５のFF160をセットしない。
次に遅延したPASS、EXT、SEL信号がEPEBをタイムＣにお
いてセットせしめ、これがPEB（RES）をセットするため
に第５のFF160をセットし、そして第４のFE150及びPIB
（RES）をリセットするために第４のFF150をリセットす
る。
を参照して説明する。ARBフェーズ中、第３のFF96は、
ターゲットがEXT、BSYにアサートするときセットされ
る。従って、PASS、EXT、SELがセットされる、しかし、
RESフェーズの初めにおいて、FPEPは、遅延素子118によ
り導入した遅延のためセットしない。イニシェイターが
ＢにおいてINT、BSYにアサートするとき、第４のFFがPI
B（RES）をセットするためにセットされ、そしてBSY信
号を外側に送信する。信号EXT、BSYはＣ点でセットされ
るが、ANDゲート162が第４のFF150の偽出力によりディ
スエーブルであるので、第５のFF160をセットしない。
次に遅延したPASS、EXT、SEL信号がEPEBをタイムＣにお
いてセットせしめ、これがPEB（RES）をセットするため
に第５のFF160をセットし、そして第４のFE150及びPIB
（RES）をリセットするために第４のFF150をリセットす
る。
SELラインドライバーは、第７図の構成により制御さ
れるPASS、INT、SEL及びPASS、EXT、SEL信号がPIB及びP
EBの代りに利用されていることを除き、第４図に示され
たように構成される。
れるPASS、INT、SEL及びPASS、EXT、SEL信号がPIB及びP
EBの代りに利用されていることを除き、第４図に示され
たように構成される。
SCSIバスプロトコルに使用するシングル−エンデッド
（single−ended）／差動変換器について説明した。こ
のシステムは、イニシェイターデバイスが変換器の内側
にのみ結合されるとき、プロトコルのセレクション及び
リセレクションフェーズの使用を容易にする。本発明は
好ましい実施態様に関して説明した。しかし代りのもの
及び代用物は当業者において明らかであろう。詳細に
は、異なるハードウェアの構成及び組合せたハードウェ
ア／ソフトウェアの構成が上記の制御を作成するのに立
案できる。従って、本発明は、添付の請求の範囲により
提供したのを除き限定する意図を有していない。
（single−ended）／差動変換器について説明した。こ
のシステムは、イニシェイターデバイスが変換器の内側
にのみ結合されるとき、プロトコルのセレクション及び
リセレクションフェーズの使用を容易にする。本発明は
好ましい実施態様に関して説明した。しかし代りのもの
及び代用物は当業者において明らかであろう。詳細に
は、異なるハードウェアの構成及び組合せたハードウェ
ア／ソフトウェアの構成が上記の制御を作成するのに立
案できる。従って、本発明は、添付の請求の範囲により
提供したのを除き限定する意図を有していない。
第１図はシングルエンデッドSCSIバス及び差動SCSIバス
を結合している変換器のブロック線図である； 第２図はSCSIアービトレーション及びセレクションフェ
ーズを図示しているタイミング線図である； 第３図は内側及び外側バスの受信器／ドライバー対構成
結合ラインの概略図である； 第４図は好ましい実施態様に利用したトランシーバー構
成の概略的線図である； 第５図は、ARB及びSELフェーズ中に利用した制御信号を
図示しているタイミング線図である； 第６図はFAS制御信号をセット及びリセットするシステ
ムを示している概略的線図である； 第７図はCFAS＊、PASS、INT、SEL、PASS、EXT、SEL、FP
IB、及びFPEB制御信号をセット及びリセットするシステ
ムを示している概略的線図である； 第８図はSCSI RESフェーズを図示しているタイミング
線図である； 第９図はRESフェーズ中に利用した制御信号を図示して
いるタイミング線図である； 第10図はPIB（RES）及びPEB（RES）制御信号をセットし
及びリセットするシステムを示している概略的線図であ
る。 10……変換器 12……シングルエッデッドSCSIバス 14……差動SCSIバス 18……差動信号 30……内側バスライン 32……外側バスライン対 34、36……受信器／ドライバー対 37……トランシーバー 55……インバーター
を結合している変換器のブロック線図である； 第２図はSCSIアービトレーション及びセレクションフェ
ーズを図示しているタイミング線図である； 第３図は内側及び外側バスの受信器／ドライバー対構成
結合ラインの概略図である； 第４図は好ましい実施態様に利用したトランシーバー構
成の概略的線図である； 第５図は、ARB及びSELフェーズ中に利用した制御信号を
図示しているタイミング線図である； 第６図はFAS制御信号をセット及びリセットするシステ
ムを示している概略的線図である； 第７図はCFAS＊、PASS、INT、SEL、PASS、EXT、SEL、FP
IB、及びFPEB制御信号をセット及びリセットするシステ
ムを示している概略的線図である； 第８図はSCSI RESフェーズを図示しているタイミング
線図である； 第９図はRESフェーズ中に利用した制御信号を図示して
いるタイミング線図である； 第10図はPIB（RES）及びPEB（RES）制御信号をセットし
及びリセットするシステムを示している概略的線図であ
る。 10……変換器 12……シングルエッデッドSCSIバス 14……差動SCSIバス 18……差動信号 30……内側バスライン 32……外側バスライン対 34、36……受信器／ドライバー対 37……トランシーバー 55……インバーター
Claims (3)
- 【請求項１】内側バスのシングルエンデッドラインと、
外側バスの差動ライン対との間に信号を選択的に転送す
る変換器であって、双方のバスがバスフリー（BF）、ア
ービトレーション（ARB）、及びセレクションフェーズ
を含むSCSIバスプロトコルを利用しており、そして双方
のバスが、それぞれBSY、SEL及びデバイスID信号を送信
するためにBUSY（BSY）、セレクト（SEL）及びデータラ
インを含んでおり、イニシェイター及びターゲットデバ
イスが内側バスに結合されていて、そしてターゲットデ
バイスが外側バスに結合されており、そして変換器の、
内側及び外側、両側のデバイスがARBフェーズ中、BSY及
びそれ等のデバイスID信号をアサートしており、いづれ
かの側から他方の側にARBフェーズ中、BSY信号の転送を
容易にし、且つSELフェーズ中、両側のBSYラインを開放
するサブシステムを含む変換器において、前記サブシス
テムが： 第１の入力信号を受信するようになっている入力ポート
を有しており、前記第１の入力信号がアサートされると
き、外側差動BSYライン対上に差動BSY信号をアサートす
るための第１のドライバーと； 前記内側バスの内側BSYラインに結合した第１の入力
と、FREE、ARB信号を送信するFREE、ARB信号ラインに結
合した第２の入力と、前記第１のドライバーの第１ポー
トに結合した出力とを有するゲートを具備しており、前
記FREE、ARB信号がセットするときのみBSY信号を内側BS
Yラインから前記第１のドライバーの入力ポートに送信
するための第１の受信器と； 差動BSYライン対に結合した入力ポートと、EXT、BSY信
号を送信するEXT、BSY信号に結合した出力ポートとを有
しており、BSY信号が前記差動外側BSYライン対にアサー
トされるとき、前記EXT、BSY信号をアサートするための
第２の受信器と、 前記EXT、BSY信号ラインに結合した第１の入力とPASS、
EXT、BSY信号を送信するPASS、EXT、BSY信号ラインに結
合した第２の入力と、前記内側バスの内側BSYラインに
結合した出力とを有する第２のゲートを具備しており、
前記PASS、EXT、BSY信号がセットするときのみ、前記EX
T、BSY信号ライン上のBSY信号を内側BSYラインに転送す
るための第２のドライバーと； バスが前記バスフリーフェーズにあるとき前記FREE、AR
B信号をセットする手段と； 外側バスに結合したデバイスがARBフェーズ中、そのデ
バイスIDをアサートし、且つ前記FREE、ARB信号がセッ
トしているときのみ、前記バスフリー又はARBフェーズ
中、前記PASS、EXT、BSY信号をセットする手段と； 内側又は外側のいづれかのデバイスがSEL信号をアサー
トするとき、前記FREE、ARB信号及び前記PASS、EXT、BS
Y信号をリセットする手段と を具備することを特徴とする変換器。 - 【請求項２】内側バスのシングルエンデッドラインと、
外側バスの差動ライン対との間に信号を選択的に転送す
る変換器であって、双方のバスがバスフリー（BF）、ア
ービトレーション（ARB）、及びセレクションフェーズ
を含むSCSIバスプロトコルを利用しており、そして双方
のバスが、それぞれBSY、SEL及びデバイスID信号を送信
するためにBUSY（BSY）、セレクト（SEL）及びデータラ
インを含んでおり、変換器の内側及び外側、両側のデバ
イスがARBフェーズ中、BSY及びそれ等のデバイスID信号
をアサートしており、いづれかの側から他方の側にARB
フェーズ中、BSY信号の転送を容易にし、且つSELフェー
ズ中、両側のBSYラインを開放するサブシステムを含む
変換器において、前記サブシステムが、 第１のPASS信号を受信するようになっており、前記第１
のPASS信号がセットするときのみ、内側BSYライン上に
アサートしたBSY信号を外側差動BSYライン対に転送する
手段と； 第２のPASS信号を受信するようになっており、前記第２
のPASS信号がセットするときのみ、外側差動BSYライン
対上にアサートしたBSY信号を内側BSYに転送する手段
と、 バスがBFフェーズにあるとき、前記第１のPASS信号をセ
ットする手段と； バスがBF及びARBフェーズにあり、且つ外側のデバイス
がBSYにアサートしているとき、前記第２のPASS信号を
セットする手段と； SEL信号をアサートしている内側又は外側のいづれかの
デバイスに応答して前記第１及び第２のPASS信号をリセ
ットする手段と； を具備することを特徴とする変換器。 - 【請求項３】内側バスのシングルエンデッドラインと、
外側バスの差動ライン対との間に信号を選択的に転送す
る変換器であって、双方のバスがバスフリー（BF）、ア
ービトレーション（ARB）、及びセレクション又はリセ
レクションフェーズを含むSCSIバスプロトコルを利用し
ており、そして双方のバスが、それぞれBSY、SEL及びデ
バイスID信号を送信するためにBUSY（BSY）、セレクト
（SEL）及びデータラインを含んでおり、イニシェイタ
ー及びターゲットデバイスが内側バスに結合されてい
て、そしてターゲットデバイスが外側バスに結合されて
おり、そして変換器の、内側及び外側、両側のデバイス
がARBフェーズ中、BSY及びそれ等のデバイスID信号をア
サートしており、リセクションフェーズ中、BSY信号の
転送を容易にするサブシステムを含む変換器において、
前記サブシステムが、 第１のPASS信号を受信するようになっており、前記第１
のPASS信号がセットしているときのみ、内側BSYライン
上にアサートしたBSY信号を外側差動BSYライン対に転送
する手段と、 第２のPASS信号を受信するようになっており、前記第２
のPASS信号がセットしているときのみ、外側の差動BSY
ライン対上にアサートしたBSY信号を内側BSYラインに転
送する手段と； ARBフェーズ中にSEL信号をアサートするターゲットデバ
イスが内側にあるか、又は外側にあるかの表示を記憶す
る手段と； イニシェイターデバイスがBSY信号をアサートすると
き、RESフェーズ中、前記第１のPASS信号をセットする
手段と； 前記表示に応答して、前記第１のPASS信号をリセットす
る手段であって、RESフェーズ中にセットし、且つター
ゲットデバイスがBSYをアサートするとき、前記外側の
ターゲットデバイスが、セレクションフェーズ中に、SE
Lをアサートしたときのみ、前記第２のPASS信号をセッ
トする手段と を具備することを特徴とする変換器。
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|---|---|---|---|---|
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| JPH0264834A (ja) * | 1988-08-31 | 1990-03-05 | Midori Denshi Kk | 小型コンピュータシステムにおけるデータ転送装置 |
| US5257393A (en) * | 1989-04-19 | 1993-10-26 | Jrm Consultants, Inc. | Serially controlled programmable test network |
| JP2545482B2 (ja) * | 1990-03-15 | 1996-10-16 | 富士通株式会社 | インタ―フェイス装置の転送パラメ―タ設定方法 |
| US5758109A (en) * | 1990-03-19 | 1998-05-26 | Thomas A. Gafford | Repeater/switch for distributed arbitration digital data buses |
| US5414818A (en) * | 1990-04-06 | 1995-05-09 | Mti Technology Corporation | Method and apparatus for controlling reselection of a bus by overriding a prioritization protocol |
| US5655147A (en) * | 1991-02-28 | 1997-08-05 | Adaptec, Inc. | SCSI host adapter integrated circuit utilizing a sequencer circuit to control at least one non-data SCSI phase without use of any processor |
| AU660659B2 (en) * | 1991-04-17 | 1995-07-06 | Wang Laboratories, Inc. | Apparatus for driving both single-ended and differential computer uses |
| US5255373A (en) * | 1991-08-07 | 1993-10-19 | Hewlett-Packard Company | Decreasing average time to access a computer bus by eliminating arbitration delay when the bus is idle |
| US5272396B2 (en) * | 1991-09-05 | 1996-11-26 | Unitrode Corp | Controllable bus terminator with voltage regulation |
| US5410674A (en) * | 1991-10-28 | 1995-04-25 | Eastman Kodak Company | Circuit for controlling data transfer from SCSI disk drive to VME bus |
| EP0539782B1 (en) * | 1991-10-28 | 1999-04-21 | Eastman Kodak Company | Circuit for controlling data transfer from VME bus to SCSI disk drive |
| US5237695A (en) * | 1991-11-01 | 1993-08-17 | Hewlett-Packard Company | Bus contention resolution method for network devices on a computer network having network segments connected by an interconnection medium over an extended distance |
| EP0542087A3 (en) * | 1991-11-10 | 1997-12-29 | Hewlett-Packard Company | Method and apparatus for efficient serialized transmission of handshake signal on a digital bus |
| KR940005440B1 (ko) * | 1991-12-31 | 1994-06-18 | 주식회사 금성사 | Scsi 규격에 따른 셀렉션 응답회로 |
| WO1993023811A2 (en) * | 1992-05-13 | 1993-11-25 | Southwestern Bell Technology Resources, Inc. | Open architecture interface storage controller |
| FR2698464B1 (fr) * | 1992-11-24 | 1997-06-20 | Bull Sa | Systeme d'appareils distribues en reseau. |
| CA2116826C (en) * | 1993-03-11 | 1998-11-24 | Timothy J. Sullivan | Data processing system using a non-multiplexed, asynchronous address/data bus system |
| US5978877A (en) * | 1993-03-31 | 1999-11-02 | Fujitsu Limited | Translating SCSI bus control and/or data signals between differential and single-ended formats |
| US5715409A (en) * | 1993-05-24 | 1998-02-03 | I-Tech Corporation | Universal SCSI electrical interface system |
| US5379405A (en) * | 1993-09-15 | 1995-01-03 | Unisys Corporation | SCSI converter with simple logic circuit arbitration for providing bilateral conversion between single ended signals and differential signals |
| US5524236A (en) * | 1993-09-15 | 1996-06-04 | Unisys Corporation | Apparatus for determining the direction of signal/data flow on CSI bus for converting between single ended and differential type signals |
| US5422580A (en) * | 1993-10-14 | 1995-06-06 | Aps Technologies | Switchable active termination for SCSI peripheral devices |
| US5585741B1 (en) * | 1994-04-22 | 2000-05-02 | Unitrode Corp | Impedance emulator |
| DE4426094C2 (de) * | 1994-07-22 | 1998-04-16 | Siemens Nixdorf Inf Syst | Datenreduktion für Buskoppler |
| US5579204A (en) * | 1994-08-05 | 1996-11-26 | Emc Corporation | Disk carrier assembly |
| CN1049753C (zh) * | 1994-09-16 | 2000-02-23 | 联华电子股份有限公司 | 数据传送接口装置 |
| US5613076A (en) * | 1994-11-30 | 1997-03-18 | Unisys Corporation | System and method for providing uniform access to a SCSI bus by altering the arbitration phase associated with the SCSI bus |
| EP0715262B1 (en) * | 1994-12-02 | 2000-08-30 | Bull S.A. | A differential SCSI/single-ended SCSI interface adapter/converter |
| US5596169A (en) * | 1995-05-12 | 1997-01-21 | Iomega Corporation | Combined SCSI/parallel port cable |
| US5832244A (en) * | 1996-02-20 | 1998-11-03 | Iomega Corporation | Multiple interface input/output port for a peripheral device |
| US5864715A (en) * | 1996-06-21 | 1999-01-26 | Emc Corporation | System for automatically terminating a daisy-chain peripheral bus with either single-ended or differential termination network depending on peripheral bus signals and peripheral device interfaces |
| US5978861A (en) * | 1997-09-30 | 1999-11-02 | Iomega Corporation | Device and method for continuously polling for communication bus type and termination |
| US6115771A (en) * | 1998-03-31 | 2000-09-05 | Lsi Logic Corporation | Method and system for converting computer peripheral equipment to SCSI-compliant devices |
| US6243776B1 (en) | 1998-07-13 | 2001-06-05 | International Business Machines Corporation | Selectable differential or single-ended mode bus |
| GB2350212B (en) * | 1999-02-09 | 2003-10-08 | Adder Tech Ltd | Data routing device and system |
| US7032054B1 (en) * | 2000-06-09 | 2006-04-18 | Maxtor Corporation | Method and apparatus for increasing the device count on a single ATA bus |
| US7010637B2 (en) * | 2002-05-02 | 2006-03-07 | Intel Corporation | Single-ended memory interface system |
| TWI350526B (en) * | 2005-11-21 | 2011-10-11 | Infortrend Technology Inc | Data access methods and storage subsystems thereof |
| US9270002B2 (en) * | 2013-07-22 | 2016-02-23 | Raytheon Company | Differential-to-single-ended transmission line interface |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4375639A (en) * | 1981-01-12 | 1983-03-01 | Harris Corporation | Synchronous bus arbiter |
| JPS61156455A (ja) * | 1984-12-28 | 1986-07-16 | Toshiba Corp | バス分岐延長方式 |
| US4716525A (en) * | 1985-04-15 | 1987-12-29 | Concurrent Computer Corporation | Peripheral controller for coupling data buses having different protocol and transfer rates |
| US4779089A (en) * | 1985-11-27 | 1988-10-18 | Tektronix, Inc. | Bus arbitration controller |
| US4739323A (en) * | 1986-05-22 | 1988-04-19 | Chrysler Motors Corporation | Serial data bus for serial communication interface (SCI), serial peripheral interface (SPI) and buffered SPI modes of operation |
| US4755990A (en) * | 1987-10-08 | 1988-07-05 | Karl Suss America, Inc. | Collision avoidance in a multinode data communication network |
-
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