DE68911113T2

DE68911113T2 - Kodiereinrichtung.

Info

Publication number: DE68911113T2
Application number: DE89313053T
Authority: DE
Inventors: Tetsujiro Kondo; Michio Nagai; Norihisa Shirota
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-12-16
Filing date: 1989-12-13
Publication date: 1994-03-31
Anticipated expiration: 2009-12-14
Also published as: KR900011294A; EP0373924A1; DE68911113D1; KR100265305B1; JPH02162980A; CA2005347A1; CA2005347C; EP0373924B1; JP2900385B2; US5023710A

Description

Diese Erfindung betrifft eine hocheffiziente Kodiereinrichtung für ein digitales Videoband-Aufnahmegerät (VTR), welches die Datenmenge eines digitalen Bildsignals komprimiert und unter Verwendung eines Drehkopfes auf einem Magnetband aufzeichnet.
In der veröffentlichten patentanmeldung Nr. 144989/1986 ist seitens der Anmelderin bereits eine hocheffiziente Kodiereinrichtung vorgeschlagen, die einen durch einen Maximum- und Minimumwert mehrerer in einem zweidimensionalen Block enthaltener Bildelemente definierten Dynamikbereich aufweist und eine an den Dynamikbereich angepaßte Kodierung ausführt. In der veröffentlichten Patentanmeldung Nr. 92620/1987 ist ein anderer Vorschlag für eine hocheffiziente Kodiereinrichtung beschrieben, bei dem eine an den Dynamikbereich bezüglich eines aus Bildelementen von in mehreren Rahmen enthaltenen Bereichen bestehenden dreidimensionalen Blocks angepaßte Kodierung ausgeführt wird. Überdies ist in der veröffentlichten Patentanmeldung Nr. 128621/1987 ein Vorschlag für ein Verfahren zur variablen Längenkodierung beschrieben, bei welchem die Zahl Bits in Abhängigkeit vom Dynamikbereich derart variiert, daß ein konstanter Wert der bei der Digitalisierung erzeugten Maximalverzerrung aufrechterhalten wird.
Die oben genannte, an einen jeweiligen Dynamikbereich angepaßte hocheffiziente Kodierung (ADRC genannt) ermöglicht eine beträchtliche Kompression der zu übertragenden Datenmenge und ist deshalb zur Anwendung bei einem digitalen VTR geeignet. Insbesondere kann die Variabellängen-ADRC die Kompressionsrate erhöhen. Da jedoch die Variabellängen-ADRC Änderungen der Menge der mit den Bildinhalten übertragenen Daten unterworfen ist, ist bei Verwendung eines Übertragungsweges fester Rate, beispielsweise in einem digitalen VTR zum Auf zeichnen einer Datenmenge in einer Spur, eine Pufferungsverarbeitung erforderlich.
Seitens der Anmelderin ist beispielsweise in der veröffentlichten Patentanmeldung Nr. 111781/1989 bereits eine Pufferungseinrichtung vorgeschlagen, welche die Frequenz- bzw. Häufigkeitsverteilung von Dynamikbereichen erhält, sie in eine Verteilung kumulativer Art umwandelt, danach die erzeugte Datenmenge gewinnt, der Verteilung kumulativer Art Kodierungsschwellenwerte zuführt und Schwellenwerte bestimmt, die bewirken, daß die erzeugte Informationsmenge niemals die Übertragungsrate überschreitet.
In bezug auf die Pufferung wird unten eine Erklärung für den Fall gegeben, daß die Bitlängen von Bildelementkodes einer Variabellängen-ADRC 0 bis 4 sind. Schwellenwerte zur Kodierung seien T1 bis T4, wobei T1> T2> T3> T4 gelte. Dann ist die Bitlänge für einen Bildblock des Dynamikbereichs DR im Bereich von Maximumwert bis T1 gleich 4, die Bitlänge für einen Bildblock des Dynamikbereichs DR im Bereich T1 bis T2 gleich 3, die Bitlänge für einen Bildblock des Dynamikbereichs DR im Bereich von T2 - 1 bis T3 gleich 2, die Bitlänge für einen Bildblock des Dynamikbereichs DR im Bereich von T3 - 1 bis T4 gleich 1 und die Bitlänge für einen Bildblock des Dynamikbereichs DR im Bereich von T4 - 1 bis zum Minimumwert gleich 0 (kein Bildelementkode wird übertragen). Was Kombinationen der Schwellenwerte T1 bis T4 betrifft, werden ursprünglich mehrere Sätze, beispielsweise 32 Sätze, vom ersten bis zum zweiunddreißigsten bereitgestellt. Diese Sätze Schwellenwerte werden so angeordnet, daß die Verwendung des ersten Satzes die maximale Menge erzeugter Information, die Verwendung des zweiunddreißigsten Satzes Schwellenwerte die minimale Menge erzeugter Information zur Folge hat, wobei die Menge erzeugter Information vom ersten Satz Schwellenwerte graduell und monoton abnimmt. Jeweilige Sätze Schwellenwerte werden durch Schwellenwertkodes aus fünf Bits unterschieden.
Es wird eine Tabelle der Häufigkeitsverteilung des Auftretens von Dynamikbereichen DR einer in einer Zweirahmenperiode der eingegebenen Videodaten enthaltenen Zahl Bildblöcke hergestellt. Diese Verarbeitung kann in einer Addition von +1 zu Daten bestehen, die in jede Adresse eines Speichers (RAM) zu schreiben sind, wobei die Adresse des Dynamikbereichs DR belassen wird. Durch Akkumulation der Frequenz bzw. Häufigkeit jeder Adresse des Speichers wird die Tabelle der Häufigkeitsverteilung in eine kumulativer Art umgewandelt. Die Menge erzeugter Information kann durch Anwendung der oben bezeichneten Sätze Schwellenwerte auf die Häufigkeitsverteilungstabelle kumulativer Art erhalten werden. Ein Satz Schwellenwerte wird so ausgewählt, daß die Menge erzeugter Information in der Zweirahmenperiode die Kapazität des Übertragungsweges nicht überschreitet. Eine ADRC-Kodierung wird unter Verwendung des ausgewählten Satzes Schwellenwerte ausgeführt.
Seitens der Anmelderin ist auch ein Verfahren vorgeschlagen, das eine weitere Kompression der Informationsmenge durch Kombination von ADRC eines dreidimensionalen Blocks und einer Rahmenherabsetzverarbeitung ermöglicht (siehe offengelegte Patentanmeldung 9394/1988). Bei diesem Verfahren wird in dem Fall, daß der dreidimensionale Block ein Stehbildblock ist, der Mittelwert von Bildelementen an korrespondierenden Stellen in einer Anzahl von den dreidimensionalen Block bildenden Bereichen erhalten und übertragen, um die Bildelementdaten des Bildblockes auf die Hälfte zu komprimieren. Ein Kennzeichen MDT, welches anzeigt, ob das Rahmenherabsetzverfahren ausgeführt worden ist oder nicht, wird zur Empfängerseite (Wiedergabeseite) übertragen.
Auch in dem Fall eines hocheffizienten Kodierungssystems, welche diese dreidimensionale ADRC und dieses Rahmenherabsetzverfahren kombiniert, wird eine Pufferungsverarbeitung ausgeführt. Als Pufferungsverfahren dieser Art sind seitens der Anmelderin bereits einige Verfahren vorgeschlagen, die aus den offengelegten Patentanmeldungen Nr. 299587/1989, 299588/1989 und der Patentanmeldung Nr. 18378811/1988 hervorgehen. Sie lehren Steuerungen der Informationsmenge durch Steuerungen sowohl der obengenannten Schwellenwerte in der Pegelrichtung des Dynamikbereiches DR als auch einer Schwellenwertbestimmung, ob das Rahmenherabsetzverfahren ausgeführt werden soll oder nicht. Der Schwellenwert zur Bestimmung, ob ein Rahmenherabsetzverfahren ausgeführt werden soll oder nicht, wird als Bewegungsschwellenwert bezeichnet.
Ein durch die erwähnte Kombination aus ADRC und Pufferung erzeugtes Ausgangssignal wird beim Aufzeichnen durch die Rahmensegmentierungsschaltung in die Form eines Aufzeichnungssignals umgewandelt, dessen Sync-Blöcke seriell sind. Ferner wird ein wiedergegebenes Signal über die Rahmenentsegmentierungsschaltung einem Dekodierer des ADRC zugeführt.
Im Fall der oben beschriebenen Variabellängen-ADRC wird für jeden Bildblock die Bitlänge einer Bitebene bestimmt, die ein Kodierungsausgangssignal jedes Bildelements ist. Daten der Bitebenen werden zur Bildung von Auf zeichnungsdaten sequentiell in einen Sync-Block gestopft bzw. eingespeichert. Beim normalen Wiedergabemodus, bei welchem wiedergegebene Daten in serieller Form erhalten werden, kann auf der Wiedergabeseite die korrespondierende Beziehung zwischen den wiedergegebenen Daten und der Zahl bzw. Nummer des Bildblockes (Stelle des Bildblockes) für jedes Rahmenpaar bestimmt werden. Im Gegensatz dazu tastet beim Bildsuchmodus, bei welchem das Band mit hoher Geschwindigkeit betrieben wird, der Kopf einige Spuren gleichzeitig ab und wiedergegebene Daten werden aus jeder Sync-Blockeinheit diskontinuierlich erhalten. Deshalb ist es bei der Bildsuchbetriebsart schwierig, die Bitebenen auf der Wiedergabeseite richtig wiederherzustellen und ein wiedergegebenes Bild zu erhalten.
Außerdem wird im Fall der oben bezeichneten Variabellängen-ADRC mit der Pufferungsverarbeitung, da die erzeugte Datenmenge in vorbestimmten Intervallen, beispielsweise in zwei Rahmenintervallen, gesteuert wird, der Schwellenwert zur Steuerung der erzeugten Datenmenge alle zwei Rahmen bestimmt. Deshalb kann der Schwellenwertkode DHR einmal pro Rahmenpaar übertragen werden. Wenn jedoch der Schwellenwertkode aufgrund eines beim Aufzeichnungs- oder Wiedergabeprozeß erzeugten Fehlers Fehlerdaten erhält, können Kodierungsdaten der Zweirahmenperiode nicht dekodiert werden.
Es ist deshalb Ziel der Erfindung, eine hocheffiziente Kodiereinrichtung bereitzustellen, die eine spezielle Behandlung des höchstwertigen Bits MSB in Bitebenen gibt und dieses MSB an einer vorbestimniten Stelle in den Sync-Block einfügt, um im Bildsuchmodus ein wiedergegebenes Bild vom MSB zu erhalten.
Ein anderes Ziel der Erfindung ist, eine hocheffiziente Kodiereinrichtung bereitzustellen, welche einen Schutz von für Pufferungssteuerungen erforderlichen Steuerdaten gegen einen Fehler verstärken kann und bei der Wiederherstellung des Bildes niemals versagt.
Gemäß der vorliegenden Erfindung ist eine Kodiereinrichtung zum Kodieren von Videodigitaldaten in Form von mehrere Bildelemente darstellenden Blöcken aus Videodigitaldaten für die Bereitstellung komprimierter Videodaten zur Übertragung durch eine Datenübertragungseinrichtung vorbestimmter Übertragungskapazität bereitgestellt, bestehend aus
einer Blocksegmentierungseinrichtung zum Zuführen von Eingangsvideodaten, zur Erzeugung einer Reihe Blöcke aus mehrere Bildelemente darstellenden Videodigitaldaten und Ausgabe der Blöcke und
einem auf die Ausgabe der Blocksegmentierungseinrichtung ansprechenden Kodiermittel (Kodiereinrichtung 6) zur Kodierung der Videodigitaldaten jedes Blockes mit einer durch eine Charakteristik der Daten jedes Blockes bestimmten variablen digitalisierten Bitzahl, um kodierte Daten variabler Länge bereitzustellen und zur Ausgabe von Blöcken aus kodierten Daten,
dadurch gekennzeichnet, daß die Kodiereinrichtung ferner aufweist: eine auf die Ausgabe des Kodiermittels ansprechende Rahmensegmentierungseinrichtung zur Erzeugung einer Reihe Sync-Blöcke, deren jeder mehrere der Blöcke aus kodierten Daten enthält, wobei die höchstwertigen Bits der kodierten Daten jedes Blockes in vorbestimmten Bereichen jedes Sync-Blocks angeordnet sind.
Bei der obigen Erfindung wird ein Ausgangssignal eines Kodierers für Variabellängen-ADRC in eine Folge Daten umgewandelt, deren Sync-Blöcke seriell sind. Die MSBs in Bitebenen mehrerer, beispielsweise 16, Bildblöcke werden in einen einzigen Sync-Block an vorbestimmten Stellen eingesetzt. Deshalb versäumt es das System auch im Bildsuchmodus, bei welchem wiedergegebene Daten in jeder Sync-Block-Einheit erhalten werden nie, MSB zu separieren und zu extrahieren, und versäumt es nie, auch im Bildsuchmodus ein binäres Bild mittels des MSB, Dynamikbereichs DR und Minimumwertes MIN wiederherzustellen.
Die vorliegende Erfindung wird unter Bezugnahme auf die folgende detaillierte Beschreibung einer exemplarischen Ausführungsform in Verbindung mit den beigefügten Zeichnungen weiter beschrieben. Es zeigen:
Figur 1 ein Blockschaltbild einer Aufzeichnungs- und Wiedergabeschaltung, auf welche die Erfindung anwendbar ist,
Figuren 2 und 3 zur Erklärung des Bildblockes und der Bitebenen verwendete schematische Darstellungen,
Figur 4 ein Blockschaltbild einer Rahmensegmentierungsschaltung,
Figur 5 die Wellenform eines der Rahmensegmentierungsschaltung zugeführten Timingsignals,
Figuren 6 und 7 schematische Darstellungen, welche die Bitebenen detaillierter zeigen,
Figur 8 eine zur Erklärung eines Ausgangssignals der Rahmensegmentierungsschaltung verwendete schematische Darstellung,
Figur 9 ein Blockschaltbild einer Rahmensegmentierungsschaltung,
Figur 10 ein Blockschaltbild eines Majoritätsblocks,
Figur 11 eine zur Erklärung von Aspekten in einem Bildsuchmodus verwendete schematische Darstellung,
Figur 12 ein Blockschaltbild einer BTL-Wiedergabeschaltung,
Figur 13 eine schematische Darstellung, welche einen Vergleich zwischen in einem normalen Wiedergabemodus und in dem Bildsuchmodus wiedergegebenen Bildpegel zeigt,
Figur 14 ein Blockschaltbild, welches eine Anordnung auf der Schreibseite der Rahmenentsegmentierungsschaltung zeigt,
Figur 15 ein Blockschaltbild, welches eine Anordnung der Leseseite der Rahmenentsegmentierungsschaltung zeigt,
Figur 16 ein Blockschaltbild einer Erzeugungsschaltung für ein Schreibbegleit-Fortpflanzungsfehler-Kennzeichen,
Figur 17 ein Blockschaltbild einer Erzeugungsschaltung für ein Lesebegleit-Fortpflanzungsfehler-Kennzeichen, und
Figur 18 ein Blockschaltbild eines BPID-Lesereglers.
Eine Ausführungsform der Erfindung wird unten unter Bezugnahme auf die Zeichnungen beschrieben. Die Beschreibung wird in folgender Reihenfolge gegeben:
a) Aufzeichnungsschaltung und Wiedergabegeschaltung,
b) Eingangssignal der Rahmensegmentierungsschaltung,
c) Ausgangssignal der Rahmensegmentierungsschaltung,
d) Anordnung und Betrieb der Rahmensegmentierungsschaltung,
e) Eingangssignal und Ausgangssignal der Rahmenentsegmentierungsschaltung,
f) Anordnung und Betrieb der Rahmenentsegmentierungsschaltung,
g) Modifikationen.

a) Aufzeichnungsschaltung und Wiedergabeschaltung

Figur 1 zeigt eine Anordnung einer Aufzeichnungsschaltung und Wiedergabeschaltung eines digitalen VTR, auf das die Erfindung anwendbar ist. In Figur 1 werden einem bei 1 gezeigten Eingangsanschluß drei primäre Farbsignale, beispielsweise ein Rot-Signal (Signal R), ein Grün-Signal (Signal G) und ein Blau-Signal (Signal B) zugeführt. Ein bei 2 gezeigter A/D-Wandler wandelt die drei primären Farbsignale in Digitalsignale um. Eine bei 3 gezeigte Digitalmatrixschaltung bildet ein Luminanzsignal (Signal Y) und Farbdifferenzsignale (Signal U, Signal V). Das Luminanzsignal und die Farbdifferenzsignale weisen Abtastfrequenzen auf, für die Y:U:V gleich 4:4:4 gilt.
Da Digitalkomponentensignale von 4:4:4 eine große Informationsmenge aufweisen, werden sie durch eine Ratenumwandlungsschaltung 4 in Zeitmultiplexsignale bzw. Zeitaufteilungs-Mehrfachsignale mit einer Abtastrate von 3:1:0 umgewandelt. Insbesondere wird die Abtastfrequenz des Luminanzsignals auf 3/4 erniedrigt, wird die Abtastfrequenz der Farbdifferenzsignale auf 1/4 erniedrigt und werden die Farbdifferenzsignale U und V in Zeilensequenzsignale umgesetzt. Ein Ausgangssignal der Ratenumwandlungsschaltung 4 wird einer Blocksegmentierungsschaltung 5 zugeführt, und Signale, welche die Fernsehabtastsequenz aufweisen, werden in Signale mit der Sequenz der Bildblöcke umgewandelt.
Bei dieser Ausführungsform bilden, wie in Figur 2 gezeigt, zwei Bereiche A11 und A12, die korrespondierende Stellen auf Bildern zweier sequentieller Rahmen einnehmen und deren jeder aus 4 Zeilen x 4 Bildelemente besteht, einen Bildblock. In einem Bildblock sind 32 Bildelemente enthalten. In der Blocksegmentierungsschaltung 5 werden Austastperioden im Eingangssignal entfernt und effektive Daten in eine kontinuierliche Form umgesetzt. Dies hat zur Folge, daß in der Datenfolge eine Datenfehlperiode erzeugt wird. Eine Zeile enthält 858 Samples, von denen 720 Samples effektive Daten sind. Ein Rahmen enthält 525 Zeilen, von denen 488 Zeilen effektive Zeilen sind. Deshalb sind in einer Zweirahmenperiode die Anzahl Daten und die Anzahl effektiver Daten wie folgt:
Anzahl effektiver Daten: 720 x 488 x 2 = 702720.
Anzahl von Daten in einer Zweirahmenperiode: 858 x 525 x 2 = 900900.
Die Blocksegmentierungsschaltung 5 besteht aus einem Vierrahmenspeicher. Effektive Daten der Zweirahmenperiode werden nur in den Zweirahmenspeicher geschrieben, und die in die Folge von Bildblöcken umgesetzten effektiven Daten werden aus dem anderen Zweirahmenspeicher ausgelesen. Durch Anordnung von Leseadressen der Zweirahmenspeicher in der Folge der Bildblöcke kann die Folge aus Abtastzeilen in die Folge der Blöcke umgewandelt werden. Deshalb enthält ein Ausgangssignal 9 der Blocksegmentierungsschaltung 5 Datenfehlperioden von 231 H (H bedeutet Horizontalperiode), was sich wie folgt ergibt: (900900 - 702720)/858 231 H.
Das Ausgangssignal der Blocksegmentierungsschaltung 5 wird einem ADRC-Kodierer 6 zugeführt. Der ADRC-Kodierer 6 detektiert den Maximumwert MAX, Minimumwert MIN und Dynamikbereich DR, welcher die Differenz zwischen dem Maximum- und Minimumwert ist, und führt eine an den Dynamikbereich DR angepaßte Variabellängenkodierung sowie eine Rahmenherabsetzverarbeitung aus. Beispielsweise werden vier Schwellenwerte T1, T2, T3 und T4 (T4< T3< T2< T1) hergestellt. In dem Fall, daß der Dynamikbereich DR des Bildblockes 0< DR< T4 ist, ist die zugeteilte Bitzahl gleich 0 und es werden nur der Maximumwert MAX und der Minimumwert MIN des Bildblockes übertragen. In dem Fall, daß T4< DR< T3 ist, beträgt die zugeteilte Bitzahl gleich 1 Bit. In dem Fall, daß T3< DR< T2 ist, beträgt die zugeteilte Bitzahl gleich 2 Bit. In dem Fall, daß T2< DR< T1 ist, beträgt die zugeteilte Bitzahl gleich 3 Bit. In dem Fall, daß T1< DR< 255 ist, beträgt die zugeteilte Bitzahl 4 Bit. Als Kodes zur Anzeige unterschiedlicher Sätze dieser Schwellenwerte gibt es den Luminanzsignal-Schwellenwertkode YTHR und den Farbsignal-Schwellenwertkode CTHR.
Auf diese Weise wird bei der Kodierung der Variabellängen-ADRC von 0 bis 4 Bit eine Pufferungsverarbeitung derart ausgeführt, daß die Menge an Information in einer Zweirahmenperiode einen vorbestimmten Wert nicht überschreitet. Die Pufferung besteht aus einer Reihe Verarbeitungen: Gewinnung der Häufigkeit des Auftretens von Dynamikbereichen DR in der Zweirahmenperiode, Bestimmung von optimalen Schwellenwerten T1 bis T4 aus der Häufigkeitsverteilung des Auftretens von Dynamikbereichen DR und Löschen eines die Häufigkeit von Dynamikbereichen DR speichernden Speichers zur Vorbereitung für eine nachfolgende Verarbeitung. Variabellängen-ADRC-Kodierung wird unter Verwendung der durch die Pufferung bestimmten Schwellenwerte ausgeführt.
Das Ausgangssignal aus der Blocksegmentierungsschaltung 5 besteht aus effektiven Daten zweier Rahmen, die in die Folge aus Bildblöcken umgesetzt worden sind. Der ADRC-Kodierer 6 sammelt die Frequenzen von Dynamikbereichen DR in der dateneffektiven Periode und führt Verarbeitungen zur Herstellung einer Häufigkeitsverteilungstabelle kumulativer Art, zur Bestimmung von Schwellenwerten und zum Löschen des Speichers in der oben bezeichneten Datenfehlperiode aus. Danach wird eine Variabellängen-ADRC- Kodierung unter Verwendung der Schwellenwerte ausgeführt.
Für Stehbildblöcke erzeugt der ADRC-Kodierer 6 einen Mittelwert zwischen zwei einen einzelnen Block bildenden Bereichen A11 und A12 und führt eine Rahmenherabsetzverarbeitung zur Kodierung des Mittelwertes anstelle der zwei Bereiche aus. Die Rahmenherabsetzverarbeitung hat zur Folge, daß die Menge an Information über die Bilddaten im Fall eines Stehbildblockes auf die Hälfte komprimiert wird. Es wird ein Bewegungsentscheidungskode MDT gebildet, der anzeigt, ob ein Block ein Stehbildblock oder ein Bewegtbildblock ist.
Ein Ausgangssignal des ADRC-Kodierers 6 besteht aus Kodesignalen (Bitebenen BPL genannt), die mit jeweiligen Bildelementen und zusätzlichen Daten korrespondieren. Die zusätzlichen Daten enthalten den Bewegungsentscheidungskode MDT für jeden Bildblock, den Dynamikbereich DR, dem Minimumwert MIN, die Schwellenwerte YTHR und CTHR des Luminanzsignals und der Farbdifferenzsignale, die Zahl bzw. Nummer des Bildblockes, ein Zweirahmenunterscheidungssignal DBFR usw.. Die Zahl der Bildelemente in einem Block beträgt 16 für ein Stehbild und 32 für ein sich bewegendes Bild. Deshalb beträgt die Menge der Daten von Bitebenen BPL in Abhängigkeit von der Bitlänge im Minimum 0 Byte und im Maximum 16 Bytes, so wie es in der Figur 3 gezeigt ist.
Das Ausgangssignal des ADRC-Kodierers 6 wird einer später beschriebenen Rahmensegmentierungsschaltung 7 zugeführt und in Daten zur Rahmenanordnung umgewandelt. Ein Ausgangssignal der Rahmensegmentierungsschaltung 7 wird einer Paritätserzeugungsschaltung 8 für Fehlerkorrekturkodes zugeführt und es wird eine Kodierung von Fehlerkorrekturkodes beispielsweise in Form von Produktkodes bewirkt. Ein Ausgangssignal der Paritätserzeugungsschaltung 8 wird einer Digitalmodulationsschaltung 9 zugeführt und erfährt eine digitale Modulationsverarbeitung. Ein Ausgangssignal der Digitalmodulationsschaltung 9 wird einer Parallel-Serien-Wandlerschaltung 10 zugeführt und am Ausgang der Parallel-Serien-Wandlerschaltung 10 wird ein Aufzeichnungssignal aus seriellen Daten erhalten.
Das Aufzeichnungssignal wird einem Bandtransport 11, in welchem ein Magnetband einen Drehkopf zur Aufzeichnung und Wiedergabe kontaktiert zugeführt und auf einem Band aufgezeichnet. Weiter wird ein von einem Band wiedergegebenes Signal durch einen Wiedergabeverstärker usw. einer Serien-Parallel-Wandlerschaltung 12 Zugeführt. Dieses Signal wird in ein Parallelsignal umgewandelt, einer Digitaldemodulationsschaltung 13 zugeführt und wird einer Zeitbasiskorrektureinrichtung bzw. TBC-Einrichtung 14 zugeführt. Ein Ausgangssignal der TBC-Einrichtung 14 wird einer Fehlerkorrekturschaltung 15 zugeführt, in welcher jeglicher Fehler durch einen Fehlerkorrekturkode korrigiert wird. Die Fehlerkorrekturschaltung 15 gibt korrigierte Daten und ein Fehlerkennzeichen aus, welches das Vorhandensein oder Nichtvorhandensein eines Fehlers anzeigt.
Das Ausgangssignal der Fehlerkorrekturschaltung 15 wird einer Rahmenentsegmentierungsschaltung 16 zugeführt, die später beschrieben wird. Die Rahmenentsegmentierungsschaltung 16 separiert die Bitebenen, zusätzliche Daten und ein Fehlerkennzeichen, und ein Ausgangssignal der Rahmenentsegmentierungsschaltung 16 wird einem ADRC-Dekodierer 17 zugeführt. Der ADRC-Dekodierer 17 dekodiert die Bitebenen unter Verwendung der zusätzlichen Daten, und es werden wiedergegebene Daten aus acht Bit erhalten, die mit jeweiligen Bildelementen korrespondieren. Ein Ausgangssignal des ADRC-Dekodierers 17 wird einer Blockentsegmentierungsschaltung 18 zugeführt.
Die Blockentsegmentierungsschaltung 18 wandelt, wie später erklärt, die Daten jeweiliger Bildelemente in den Daten jeweiliger Bildelemente in der Reihenfolge der Bildblöcke in ein Signal um, das die Abtastreihenfolge des Fernsehsignals aufweist. Die Blockentsegmentierungsschaltung 18 gibt Bildelementdaten in der Form eines mit jeweiligen Bildelementen korrespondierenden Kodesignals aus 8 Bit, ein das Vorhandensein oder die Abwesenheit eines Fehlers in jeweiligen Bildelementen anzeigendes Fehlerkennzeichen und einen Bewegungsentscheidungskode aus. Der Bewegungsentscheidungskode ist ein Signal, welches anzeigt, ob ein besonderer Block, ein Stehbildblock oder ein Bewegtbildblock ist und von den zusätzlichen Daten separiert worden ist. Im Fall eines Stehbildblocks ist er in dem ADRC-Kodierer 6 durch Rahmenherabsetzverarbeitung, bei welcher anstelle von zwei einen einzelnen Block bildenden Bereichen A11 und A12 deren Mittelwert kodiert ist, bereits komprimiert.
Ein Ausgangssignal der Blockentsegmentierungsschaltung 18 wird einer Glättungsschaltung 19 zugeführt. Die Glättungsschaltung 19 führt eine Interpolation in bezug den rahmenherabsetzenden, komprimierten Stehbildblock aus und es wird nur ein Bereich als Daten für zwei Bereiche benutzt. Zusätzlich wird eine Glättungsverarbeitung ausgeführt, um eine natürliche Verknüpfung der Bilder zwischen den Blöcken zu verhindern, wenn sich die Stehbildblöcke fortsetzen. Am Ausgang der Glättungsschaltung 19 werden Bildelementdaten und ein Fehlerkennzeichen erzeugt, und diese Ausgangssignale werden einer Fehlerverbergungsschaltung 20 zugeführt. In der Fehlerverbergungsschaltung 20 werden Fehlerdaten durch andere, richtige Daten, die eine zeitliche und räumliche Korrelation aufweisen, interpoliert.
Ein Ausgangssignal der Fehlerverbergungsschaltung 20 wird einer Ratenwandlerschaltung 21 zugeführt. Die Ratenwandlerschaltung 21 wandelt die zeitmultiplexten Signale mit 3:1:0 in Komponentensignale mit 4:4:4 um. Ausgangssignale (Luminanzsignal Y, Farbdifferenzsignal U, V) der Ratenwandlerschaltung 21 werden einer digitalen Matrixschaltung 22 zugeführt und in drei Primärfarbsignale R, G, B umgewandelt. Die drei Primärfarbsignale werden durch einen D/A-Wandler 23 in drei analoge Primärfarbsignale umgewandelt und an einem Ausgangsanschluß 24 entnommen.

(b) Eingangssignal der Rahmensegmentierungsschaltung

Figur 4 zeigt eine vollständige Anordnung einer Rahmensegmentierungsschaltung. Eine erste Erklärung ist auf Eingangssignale gerichtet, die von dem ADRC-Kodierer 6 an die Rahmensegmentierungsschaltung gegeben werden Diese Eingangssignale werden synchron mit in Figur 5 gezeigten Timingsignalen angelegt. In Figur 5 bezieht sich FRID auf einen Rahmen ID, der in Einrahmenintervallen invertiert ist, DBFR bezeichnet einen Doppelrahmen ID, der in zwei Rahmenintervallen invertiert ist, DTEN repräsentiert ein Datenfreigabesignal, welches effektive Datenperioden anzeigt, und BLKP bezieht sich auf Blockimpulse von Einblockintervallen. Der Doppelrahmen ID repräsentiert die durch eine gestrichelte Linie gezeigte Wellenform im Hochgeschwindigkeitswiedergabemodus.
YTHR und CTHR: Diese Schwellenwertkodes sind 5-Bit-Kodes, deren jeder für jeden Doppelrahmen auf einen Wert gesetzt wird, der ein Ergebnis der Pufferung des ADRC-Kodierers 6 ist. Wenn sie aus dem ADRC-Kodierer 6 ausgegeben werden, werden sie jedoch an jeweilige Bildblöcken angebracht. Es sei darauf hingewiesen, daß jeder Bildblock des Luminanzsignals Y vom YTHR und jeder Bildblock des Farbsignals C vom CTHR begleitet wird.
In der Rahmensegmentierungsschaltung werden diese Schwellenwertkodes YTHR und CTHR nur als Daten behandelt. In der Blockentsegmentierungsschaltung werden diese Schwellenwertkodes jedoch dazu benutzt, Bitlängendaten bzw. BTL-Daten jedes Bildblockes wiederherzustellen, wie es später erklärt wird. Dies deshalb, weil die BTL-Daten nicht von der Rahmensegmentierungsschaltung zur Rahmenentsegmentierungsschaltung übertragen werden.
Beim normalen Wiedergabemodus wird ein YTHR und ein CTHR, die beide für jeden Doppelrahmen bestimmt sind, dazu benutzt, BTL-Daten für alle Bildblöcke in den zwei Rahmen zu erzeugen, und diese YTHR und CTHR sind sehr wichtige Kodes.
YCID: Dies ist 1-Bit-Kennzeichen, welches anzeigt, ob ein Bildblock ein Y-Signalblock oder ein C-Signalblock ist.
MDT: Dies ist ein 2-Bit-Kennzeichen, das anzeigt, ob für einen Bildblock eine Rahmenherabsetzverarbeitung ausgeführt worden ist oder nicht. Wenn MDT gleich 00, zeigt es an, daß der Bildblock ein Stehbildblock ist und daß eine Rahmenherabsetzverarbeitung ausgef hrt worden ist. Wenn MDT gleich 11 ist, zeigt es an, daß der Bildblock ein Bewegtbildblock ist und daß eine Rahmenherabsetzverarbeitung nicht bewirkt worden ist. Die Rahmensegmentierungsschaltung und die Rahmenentsegmentierungsschaltung behandeln beide das Kennzeichen nicht nur als Daten, sondern benutzen es als Eingangssignal einer Systemsteuerschaltung. Insbesondere benutzen sie es bei der Gewinnung der Anzahl Bytes effektiver BPL- Daten jeweiliger Bildblöcke.
DR: Dies sind 8-Bit-Dynamikbereichdaten, welche eine Amplitude in einem Bildblock anzeigen. Obgleich die Rahmensegmentierungsschaltung DR einfach als Daten behandelt, verwendet sie die Rahmenentsegmentierungsschaltung in Kombination mit YTHR und TCHR, um die Bitlänge jedes Bildblockes zu erhalten.
MIN: Dies sind 8-Bit-Daten, welche den Minimumwert von Amplituden in einem Bildblock anzeigen.
BPL3 bis BPL0: Sie zeigen Bitebenen an und sind Kodierungskodesignale für jeweilige Bildelemente. Sie werden in einer 4-Bit-Parallelkonfiguration eingegeben, unbeachtet ihrer Effektivität oder Ineffektivität. Effektive BPLs werden durch MDT und BTL bestimmt. In den Figuren 6 und 7 zeigen schraffierte Bereiche effektive BPLs an, für welche in Figur 6 eine Rahmenherabsetzverarbeitung ausgeführt und in Figur 7 nicht ausgeführt worden ist.
Wie in den Figuren 6A und 7A gezeigt, gibt es keine effektiven Bits, wenn BTL = 0 gilt. Jedes von 4 x 4 x 4 = 32 Bildelementen eines Bildblocks weist einen vier-Bit-Kodierungskode auf. BPL3 ist ein Satz höchstwertiger Bits MSB der Kodierungskodes, BPL2 ist ein Satz zweiter Bits der Kodierungskodes, BPL1 ist ein Satz dritter Bits der Kodierungskodes und BPL0 ist ein Satz vierter Bits, beispielsweise niedrigstwertiger Bits LSB, der Kodierungskodes. Ein rahmenherabgesetzter Bildblock besteht aus 16 Bildelementen.
Wenn BTL = 1 ist, bestehen, wie in den Figuren 6B und 7B gezeigt, effektive Daten aus 16 Bit, bzw. 32 Bit. Wenn BTL = 2 ist, bestehen, wie in den Figuren 6C und 7C gezeigt, effektive Daten aus 32 Bit bzw. 64 Bit. Wenn BTL = 3 ist, bestehen, wie in den Figuren 6B und 7B gezeigt, effektive Daten aus 48 Bit bzw. 96 Bit. Wenn BTL = 4 ist, bestehen, wie in den Figuren 6D und 7D gezeigt, effektive Daten aus 64 Bit bzw. 128 Bit.
BTL: Dies sind Bitlängendaten, welche die Zahl effektiver Bits für jedes Bildelement anzeigen. Sie werden für jeden Bildblock durch den Dynamikbereich DR und die Schwellenwertkodes THR des Bildblocks bestimmt. Sie repräsentieren einen Wert von 0 bis 3.
BKAD: Dies zeigt eine Seriennummer eines Bildblocks an.

c) Ausgangssignal der Rahmensegmentierungsschaltung

Die Rahmensegmentierungsschaltung gibt eine Folge Datenbytes DT aus, deren Sync-Blöcke seriell sind, wobei ein Overhead- bzw.
Oberbereich reserviert bleibt, so daß in einer späteren Stufe leicht ein Overhead angebracht werden kann. Die Datenbytefolge DT enthält nicht nur Bildeffektivkodes (MDT, DR, MIN und effektive BPL), sondern enthält auch YTHR, CTHR, DBFR und BPID, die einer nach dem anderen zu jedem Sync-Block addiert werden. Diese zusätzlichen Kodes sind als Ergänzungsmittel für den Betrieb der Rahmenentsegmentierungsschaltung wichtig. Überdies werden FRID und SYNP (Sync-Impuls) als Zeitsteuersignale ausgegeben. SYNP ist ein Synchronisierungssignal eines Sync-Blocks in der Schaltung, und FRID ist auf der Ausgangsseite mit SYNP synchronisiert.
Unter Bezugnahme auf die Figur 8 wird eine Erklärung bezüglich Anordnungen von Kodes gegeben. In einer durch das in Figur 8A gezeigte Timingsignal FRID definierten Zwei-Rahmenperiode sind, wie in Figur 8B gezeigt, acht Segmente enthalten. Ein Segment enthält 184 + 12 = 196 einzelne Sync-Blöcke, die mit dem Sync-Impuls SYNP synchronisiert sind (Figur 8C). 184 Sync-Blöcke sind effektive Sync-Blöcke, die Bildkodebereiche und zusätzliche Kodebereiche enthalten, und nachfolgende 12 Sync-Blöcke sind ineffektive Sync- Blöcke, die Fehlerkorrekturkodeparitäten enthalten. Ein Sync-Block weist die Länge von 156 Bytes auf und Daten von 16 Bildblöcken sind in einen Sync-Block eingesetzt.
Das erste bis siebte Segment in einer Periode des Timingsignals FRID weisen jeweils die in Figur 8D gezeigten Datenanordnungen auf, und das achte Segment weist die in Figur 8E gezeigte Datenanordnung auf. In Abhängigkeit von ihren Datenanordnungen werden drei Arten von Sync-Blöcken unterschieden, ein A-Typ, ein B1-Typ und ein B2-Typ. Der B1-Typ ist ein Haupttyp. 4 x 46 = 184 einzelne effektive Sync-Blöcke der ersten sieben Segmente bestehen aus fünf Sync-Blöcken vom A-Typ am Anfang, fünf Sync-Blöcken vom A-Typ am Ende und 174 einzelnen Sync-Blöcken vom B1-Typ dazwischen. PT0 repräsentiert eine Fehlerkorrekturkodeparität bezüglich Daten, die in einer horizontalen Richtung ausgerichtet sind, und PT2 ist eine Parität bezüglich Daten, die in einer vertikalen Richtung ausgerichtet sind. Effektive Sync-Blöcke in den acht Segmenten bestehen aus Sync-Blöcken vom A-Typ, die am Anfang bzw. Ende angeordnet sind, und aus dazwischen angeordneten Sync-Blöcken vom B1-Typ und B2-Typ.
Figur 8F zeigt eine Datenanordnung eines Sync-Blocks vom B1-Typ, Figur 8H zeigt eine Datenanordnung eines Sync-Blocks vom B2-Typ und Figur 8I zeigt eine Datenanordnung eines Sync-Blocks vom A- Typ. Jeder Sync-Block weist ein Sync-Muster SYNC und eine ID an seinem Kopf auf. Die IDs sind Seriennummern (Sync-Block-Nummern), die 8 x 196 = 1568 einzelnen Sync-Blöcken zugeordnet sind, die in einer Zwei-Rahmen-Periode enthalten sind. Der auf ID folgende Kopfbereich eines Sync-Blocks ist in der Figur 8G in vergrößertem Maßstab gezeigt.
Im folgenden wird eine Erklärung bezüglich einer Regel für eine Kodeanordnung eines Sync-Blocks gegeben. Der Bereich eines Sync- Blocks mit Ausnahme des Overhead-Bereichs zur Hinzufügung der Fehlerkorrekturkodeparität ist in einen Bildkodebereich und in einen zusätzlichen Kodebereich unterteilt. Der Bildkodebereich enthält MDT, DR, MIN und BPL, während der zusätzliche Kodebereich DBF, YTHR, CTHR und BPID enthält. Der zusätzliche Kodebereich ist in der Nähe des Kopfes des Sync-Blocks, unbeachtet des Typs, angeordnet und weist eine in Figur 3G gezeigte Anordnung auf.
Unter den Ausgaben des ADRC-Kodierers sind MDT, DR und MIN als wichtige Wörter an vorbestimmten Stellen des Bildkodebereiches angeordnet. Wie in den Figuren 8F und 8G gezeigt, sind jeweils DR und MIN von vier Bildblöcken nach MDT von vier Bildblöcken (insgesamt ein Byte) angeordnet. Dieses MDT, DR und MIN sind in drei-Byte-Intervallen angeordnet. Ein effektiver Sync-Block enthält MBT, DR und MIN von 16 Bildblöcken. Weitere wichtige Wörter sind YTHR, CTHR und BPID, die zusätzliche Kodes sind. Diesen wichtigen Wörtern ist insbesondere eine Parität zur Reduzierung des Einflusses eines Fehlers hinzugefügt. PT1 ist eine Fehlerkorrekturkodeparität für wichtige Wörter.
Im anderen Bereich des Bildkodebereiches sind mit Ausnahme des von den wichtigen Wörtern eingenommenen Bereichs Bitebenen BPL angeordnet. BPL3 (MSB) unter verschiedenen BPLs wird in besonderer Weise behandelt. Wenn in einem Bildblock die effektive MSB vorhanden ist, wird MSB an einer vorbestimmten Stelle in der Nähe von MDT, DR und MIN im gleichen Bildblock angeordnet (sie wird als MBP-Schlitz bezeichnet). In diesem Beispiel werden jeweils auf DR und MIN folgende zwei Bytes als MBP-Schlitze benutzt. MSB wird keine besondere Parität hinzugefügt.
Der nicht von den wichtigen Wörtern und MSB eingenommene Bildkodebereich ist in den zwei Rahmen aufeinanderfolgend mit effektiven BPLs mit Ausnahme von MSB gefüllt (dies ist als Ganzes mit BPLX bezeichnet).
In der Figur 8G ist BPID ein ID-Signal der ersten BPLX im Sync- Block. BPID1 aus 15 Bits bezeichnet die Nummer des Bildblocks in den zwei Rahmen, zu welchem diese BPLX gehören, und BPID2 bezeichnet die jedem Byte in dem Bildblock zugeteilte Nummer (Subblocknummer). Das erste Byte des zusätzlichen Kodebereichs ist mit BA1 und das zweite, dritte und vierte Byte mit BA2, BA3 bzw. BA4 bezeichnet Die Datenanordnungen des zusätzlichen Kodebereichs sind im A-Typ, B1-Typ-und B2-Typ identisch. Der in Figur 8I gezeigte effektive Sync-Block vom A-Typ enthält nicht MDT, DR und MIN, wohingegen der in Figur 8F gezeigte Sync-Block vom B1-Typ MDT, DR und MIN enthält. Durch Einstellen der Nummer der effektiven Sync-Blöcke dieser zwei Typen werden unnütze MDT-DR- und MIN-Schlitze mit keinem Eintritt effektiver Kodes reduziert. Ferner ist es leicht, unn tzige MDT, DR und MIN vollstèndig zu entfernen, indem auch der effektive Sync-Block vom B2-Typ eingebracht wird, der teilweise MDT-, DR- und MIN-Schlitze aufweist (in Figur 8H gezeigt).

d) Anordnung und Betrieb der Rahmensegmentierungsschaltung

Die Rahmensegmentierungsschaltung 7 wird unter Bezugnahme auf die Figur 4 erklärt. Die Rahmensegmentierungsschaltung 7 weist eine Speicheranordnung auf, die aus Speicherblöcken 31 bis 37 zur speziellen Verwendung jeweiliger Kodes und aus einem Registerblock 28 besteht. Die Speicherblöcke 31 bis 37 weisen eine aus zwei Speichern bestehende Doppelbankanordnung derart auf, daß in einer Zweirahmenperiode beim Schreiben von Daten in einen der Speicher Daten einer Zweirahmenperiode aus dem anderen Speicher gelesen werden.
Der Speicherblock 31 wird für das Bewegungsdetektionskennzeichen NDT verwendet. Ein 2-Bit-MDT wird durch eine Serien-Parallel-Wandlerschaltung 39 in ein 8-Bit-Paralleldatenwert umgewandelt und dem Speicherblock 31 zugeführt.
Der Speicherblock 32 wird für den Dynamikbereich DR verwendet und ein 8-Bit-DR wird dem Speicherblock 32 zugeführt.
Der Speicherblock 33 wird für den Minimumwert MIN eines Bildblokkes verwendet und ein 8-Bit-MIN wird dem Speicherblock 33 zugeführt.
Der Speicherblock 34 wird für die Bitlängendaten BTL verwendet, und ein 3-Bit-BTL, das die Bitlänge von 0 bis 4 Bit anzeigt, wird dem Speicherblock 34 zugeführt.
Die Speicherblöcke 35 und 36 werden für Bitebenen BPL verwendet.
4-Bit-Parallel-BPLs werden durch eine Serien-Parallel-Wandlerschaltung 40 in 8-Bit-Paralleldatenwörter umgewandelt. Die Serien-Parallel-Wandlerschaltung 40 wandelt BPL3 (beispielsweise MSB), BPL2, BPL1 und BPL0 jeweils in ein 8-Bit-Paralleldatenwort um. Bei dieser Ausführungsform, bei welcher ein Bildblock aus 32 Bildelementen besteht, enthält die Bitebene eine Datenmenge von 4 Bit x 32 (siehe Figur 7E). Die 32 Bildelemente werden in vier Gleichheiten unterteilt, deren jede 8 Bildelemente enthält. Die 8 Bildelemente jeder Bitebene werden durch die Serien-Parallel-Wandlerschaltung 40 in ein 1-Byte-Paralleldatenwort umgewandelt. Dies bedeutet, daß die Serien-Parallel-Wandlerschaltung 40 sequentiell BPL3 (MSB) von 1 Byte, BPL2 von 1 Byte, BPL1 von 1 Byte und BPL0 von ein Byte erzeugt, und diese 4-Byte-Anordnung wird viermal wiederholt. BPID2 ist eine interne Blocknummer, welche die Reihenfolge von 16 Bytes in einem Bildblock anzeigt. Von den Ausgangssignalen der Serien-Parallel-Wandlerschaltung 40 wird MSB dem Speicherblock 35 zugeführt und die anderen Bitebenen BPLX werden dem Speicherblock 36 zugeführt.
Der Speicherblock 37 wird für BPID1, BPID2 und DBFR benutzt (siehe Figur 8G). BPID1 wird dem Speicherblock 37 über ein Register 41 zugeführt und das durch einen Zähler 42 gebildete BPID2 wird dem Speicherblock 37 über ein Register 43 zugeführt.
Dem Registerblock 38 wird ein Schwellenwertkode THR und ein YC-Unterscheidungssignal YCID zugeführt.
In eine der Speicherbänke jedes Speicherblocks 31 bis 37 wird ein Eingangssignal in einer Zweirahmenperiode geschrieben, die Speicherblöcke 31 bis 37 werden in einer nachfolgenden Zweirahmenperiode ausgelesen, und es wird die in Figur 8 gezeigte Datenbytefolge ausgegeben.
Zur Steuerung der Schreibseite sind eine Schreibtimingerzeugungsschaltung 44 zur Bildung von Hauptschreibtimingsignalen aus Eingangstimingssignalen FRID, BLKP und DTEN, eine Schreibsteuerschaltung 45 zum Schreiben effektiver Bitebenen in die Speicher, ein Bildblockperiodenzähler 46, ein BPLX-Schreibzähler 47 und ein Adressenzähler 48 fuur untere MSB-Schreibadressen vorgesehen.
BPID1 (NBK), das die Bildblocknummer anzeigt, wird als Schreibadresse der Speicherblöcke 31, 32, 33 und 34 verwendet und auch einer Addierschaltung 39 zugeführt, um zu einer in dem Adressenzähler 48 für untere MSB-Schreibadressen erzeugte Schreibadresse hinzuaddiert zu werden. Ein Ausgangssignal der Addierschaltung 49 wird als Schreibadresse des Speicherblocks 35 verwendet.
Auf der Ausgangsseite der Speicherblöcke 31, 32, 33, 35, 36 und 37 und des Registerblocks 38 sind Register 51, 52, 53, 55, 56, 57 und 58 vorgesehen, deren jedes eine Ausgangssteuerfunktion hat. Daten werden aus den Registern in einer gesteuerten Reihenfolge ausgelesen und es wird die Datenbytefolge DT gebildet. Das Fehlerkennzeichen EF hat einen Wert "0", der die Abwesenheit eines Fehlers anzeigt.
Zur Steuerung der Leseseite sind eine Lesetimingserzeugungsschaltung 61 zur Bildung von Hauptlesetimingsignalen aus Eingangstimingssignalen FRID, BLKP und DTEN, eine Schlitzfolgeerzeugungsschaltung 62, eine Lesesteuerschaltung 63 zur Steuerung des Lesens von MSB und effektiven BPLX, ein Sync-Blockperiodenzähler 64, ein Sync-Blockzäler 65, ein Lesebildblockzähler 66, ein BPLX-Lesezähler 67 und ein Adressenzähler für untere MSB-Leseadressen vorgesehen. Ein Ausgangssignal des Bildblockzählers 66 wird den Speicherblöcken 31, 32, 33 und 34 als Leseadressen zugeführt und wird auch einer Addierschaltung 69 zugeführt, um zu einer im Adressenzähler 68 für untere MSB-Leseadressen erzeugten unteren Adresse hinzuaddiert zu werden.
Ein Ausgangssignal der Schlitzfolgerzeugungsschaltung 62 steuert das Timing zum Ausgeben der Ausgangssignale aus den Registern 51, 52, 53, 57 und 58. Der Lesesteuerschaltung 63 werden MDT aus dem Speicherblock 31, BTL aus dem Speicherblock 34 und das Ausgangssignal aus der Schlitzfolgerzeugungsschaltung 62 zugeführt. Ein Ausgangssignal der Lesesteuerschaltugn 63 wird dem Adressenzähler 68 für untere MSB-Leseadressen und dem BPLX-Lesezähler 67 zugeführt, und die Register 55 und 56 werden durch das Ausgangssignal der Lesesteuerschaltung 63 gesteuert.
Als nächstes werden Schreib- und Leseoperationen jeweiliger Kodes in der oben beschriebenen Rahmensegmentierungsschaltung 7 erklärt.
Die Schwellenwertkodes THR werden in einer Datenschreibperiode (zwei Rahmen) in Übereinstimmung mit YCID in ein YTHR-Register und in ein CTHR-Register im Registerblock 38 geschrieben. Diese THRs werden beibehalten, bis die Schreibperiode endet, und sie werden in die YTHR- und CTHR-Schlitze in effektiven Sync-Blöcken der nachfolgenden Zweirahmenperiode ausgegeben.
MDT, DR, MIN und BTL werden in jeweilige Eigennutzungsspeicher zur Verwendung als Schreibadressen von Bildblocknummern geschrieben. Da jeder MDT zwei Bit pro einem Bildblock beträgt, werden die von vier Bildblöcken in der Serien-Parallel-Wandlerschaltung 39 kombiniert, bevor sie in den Speicherblock 31 geschrieben werden. Während der Leseperiode werden alle DR, MIN und ein MDT-Byte für jede Gruppe aus vier Bildblöcken in Schlitze eines vorbestimmten Timings in der Folge der Bildblöcke ausgegeben. Obwohl BTL gleichzeitig mit DR, MIN und MDT aus dem Speicher ausgelesen wird, wird es nicht in die Datenbytefolge DT ausgegeben, sondern an die Lesesteuerschaltung 63, um für eine Entscheidung des MBP-Schlitzes benutzt zu werden.
MSB (BPL3) wird ähnlich wie die anderen Bitebenen in der Serien- Parallel-Wandlerschaltung 40 in eine Bytefolge umgewandelt. MSB von vier Bytes pro Bildblock wird in den Speicherblock 35 unbeachtet seiner Effektivität oder Ineffektivität geschrieben. Der obere Bereich der Schreibadresse gibt die Bildblocknummer und ihr unterer Bereich die interne Blocknummer an. Der MSB-Schlitz ist nahe dem DR- und MIN-Schlitz angeordnet und es sind vier pro Bildblock.
Wenn während der Leseperiode eine effektive MSB im Bildblock vorhanden ist, wird sie in den MBP-Schlitz eingegeben. Eine Entscheidung über den MBP-Schlitz wird durch die Lesesteuerschaltung 63 auf der Basis von MDT und BTL ausgeführt. Es seien MBP-Schlitze eines Bildblockes MBP1, MBP2, MBP3 und MBP4 in Folge. Dann ist die Beziehung zwischen der in diese MBP-Schlitze einzugebende Art Kodes und MDT, BTL wie folgt:
Obgleich die Bitebenen BPLX mit Ausnahme von MSB 12 Bytes pro Bildblock betragen, werden nur effektive unter ihnen in Adressen des Speicherblocks 36 geschrieben, die von 0 an in Reihe sind. Eine Unterscheidung einer effektiven BPLX wird durch die Schreibsteuerschaltung 45 auf der Basis von MDT und BTL ausgeführt. Eine Beziehung zwischen MDT, BTL und effektiven BPLX ist in den Figuren 6 und 7 gezeigt. Da BPID mit BPLX durch 1:1 in Beziehung steht, wird es in die gleiche Adresse wie die von BPLX geschrieben. Die als die Datenbytefolge DT ausgegebene BPID folgt jedoch den am Kopf kommenden BPLX eines effektiven Sync-Blocks allein.
Während der Leseperiode werden effektive BPLX in Folge in zwei Arten Schlitze des nicht von einem MSB- und dem BPL-Schlitz eingenommenen Bereichs unter den MBP-Schlitzen ausgegeben. BPID, welche gleich den ersten ausgegebenen BPLX effektiver Sync-Blöcke ist, wird aus dem Speicherblock 37 zusammen mit den BPLX am Kopf des effektiven Sync-Blocks ausgelesen und in den Registern 57 und 58 derart gehalten, daß sie bei Ankunft des BPID-Schlitzes in die Datenbytefolge DT ausgegeben wird.
Die mit der Position eines Bildblocks in zwei Rahmen korrespondierende Bildblocknummer besteht aus 15 Bit und wird aus dem ADRC-Kodierer 6 in Form von zwei Bytes eingegeben. Das DBFR, dessen Wert alle zwei Rahmen invertiert wird, wird in ein in den zwei Bytes enthaltenes vakantes Bit eingegeben. Die Bitblocknummer wird als BPID1 benutzt (siehe Figur 8G), und DBFR wird gleichzeitig behandelt.

e) Eingangssignal und Ausgangssignal der Rahmenentsegmentierungsschaltung

Figur 9 zeigt eine Anordnung einer Rahmenentsegmentierungsschaltung 16. Da ein wiedergegebenes Signal in die Rahmenentsegmentierungsschaltung 16 eingegeben wird, ist das Eingangssignal der Rahmenentsegmentierungsschaltung gerade die Datenbytefolge DT, die aus der Rahmensegmentierungsschaltung 7 ausgegeben wird. Wenn jedoch während der Aufzeichnungs- und Wiedergabeprozesse ein Fehler auftritt, repräsentiert das Fehlerkennzeichen EF an dem den Fehler enthaltenden Datenbyte einen hohen Pegel. Während des Bildsuchmodus, bei welchem die Bandgeschwindigkeit hoch ist und der Magnetkopf mehrere Segmente des Magnetbandes abtastet, werden in zwei verschiedenen Rahmenperioden enthaltene Datenbytes in kleine Teile unterteilt und in die Rahmenentsegmentierungsschaltung 16 eingegeben.
Ein Ausgangssignal der Rahmenentsegmentierungsschaltung 16 ist mit dem Ausgangssignal des ADRC-Kodierers 6 identisch, wenn kein Fehler vorhanden ist. Da jedoch die Eingangsdatenbytefolge auch beim normalen Wiedergabemodus einen Fehler enthält, wird sie durch den Fehler beeinträchtigt. Es tritt in den BPLX, welche Bitebenen mit Ausnahme der MSB sind, ein Fortpflanzungsfehler auf. Da YTHR, CTHR und DBFR durch einen Majoritätsblock hindurchgehen, wird ein solcher Fehler so klein wie keiner.
Beim Bildsuchmodus repräsentiert das Signal einen Aspekt, der sich über zwei Rahmen erstreckt. Deshalb wird BPID ungültig gemacht und eine richtige Wiederherstellung von BPLX ist unmöglich. Dies hat zur Folge, daß BPLX nicht ausgegeben wird und DR, MIN und die effektive MSB allein als effektive Daten ausgegeben werden. In diesem Fall wird ein wiedergegebenes Bild erhalten, in welchem jeder Bildblock als binäres Bild wiedergegeben wird. Das wiedergegebene Bild weist im Vergleich zur Amplitudenauflösung im normalen Wiedergabemodus eine herabgesetzte Amplitudenauflösung auf. Seine räumliche Auflösung ist jedoch nicht verschlechtert, und die Inhalte des Bildes können bis zu einem gewissen Grad akzeptabel als wiedergegebenes Bild im Bildsuchmodus unterschieden werden.

f) Anordnung und Betrieb der Rahmenentsegmentierungsschaltung

Die in Figur 9 gezeigte Rahmenentsegmentierungsschaltung besteht generell aus einem vorangestellten Teil und einem Hauptteil. Der vorangestellte Teil enthält Majoritätsblöcke 31 und 83, FIFO-Speicher 82, 84 und 85 und eine Phaseneinstellverzögerungsschaltung 86. Der Majoritätsblock 81 und der FIFO-Speicher 82 werden für DBFR benutzt, der Majoritätsblock 83 für DHR, der FIFO-Speicher 84 für YTHR und der FIFO-Speicher 85 für CTHR.
Der Hauptteil enthält Speicherblöcke 71 bis 70 zur spezifischen Anwendung bei jeweiligen Kodes. Sie haben eine Doppelbankanordnung wie diejenigen der Rahmensegmentierungsschaltung. Das Bezugszeichen 71 bezeichnet einen Speicherblock für 1-Bit-DBFR aus dem FIFO-Speicher 82. 72 bezeichnet einen Speicherblock für YTHR und CTHR (jedes von 1 Byte) aus den FIFO-Speichern 84 und 85. 73 bezieht sich auf einen Speicherblock für 2-Bit-MDT durch die Verzögerungschaltung 86 und eine Parallel-Serien-Wandlerschaltung 87. 74 und 75 bezieht sich auf Speicherblöcke für DR bzw. MIN durch die Verzögerungsschaltung 86. 78, 79 und 80 bezeichnen Speicherblöcke für MSB, BPLX und BPID durch die Verzögerungsschaltung 86. 76 bezeichnet einen Speicherblock für YCID aus einem YCROM 89. Dem YCROM 89 wird ein Adressensignal zugeführt, das in einem schreibseitigen Bildblocknummernzähler 88 erzeugt wird. 77 bezieht sich auf einen BDL-Speicherblock, in welchem BTL aus einer BTL-Wiedergabeschaltung 90 geschrieben wird.
Sieben Speicherblöcke 71 bis 77 verwenden Bildblocknummern als Adressen. Schreibadressen, die mit in dem schreibseitigen Bildblockzähler 88 erzeugten Bildblöcken korrespondieren, werden den Speicherblöcken 71 bis 77 zugef hrt. In einem leseseitigen Bildblockzähler 100 erzeugte Leseadressen werden den Speicherblöcken 71 bis 77 zugeführt.
Eine in einem MSB-Zähler 91 erzeugte untere Adresse in dem schreibseitigen Bildblock wird der Bildblocknummer (obere Adresse durch eine Addierschaltung 92) hinzuaddiert, und ein Ausgangssignal der Addierschaltung 92 wird dem Speicherblock 78 zur Verwendung als Schreibadresse zugef hrt. Auf der Leseseite wird eine in einem MSB-Nummernzähler 101 erzeugte untere Adresse im leseseitigen Bildblock zu einer Bildblocknummer NBKR (obere Adresse) durch eine Addierschaltung 102 hinzuaddiert, und ein Ausgangssignal der Addierschaltung 102 wird dem Speicherblock 78 zur Verwendung als Leseadresse zugeführt.
Der Speicherblock 79 verwendet die obere Adresse als eine effektive Sync-Blocknummer und verwendet die untere Adresse als eine effektive interne Sync-Blocknummer. Ein Ausgangssignal eines bei 94 gezeigten Effektiv-Sync-Blocknummerzählers wird einer Addierschaltung 96 zugeführt und in dieser zu einem Ausgangssignal eines Blockinternnummernzälers 95 addiert. Ein Ausgangssignal der Addierschaltung 96 wird dem Speicherblock 79 zur Verwendung als eine Schreibadresse zugeführt. In Verbindung mit dem Speicherblock 79 ist eine BPLX-Schreibsteuerschaltung 93 vorgesehen. Eine Leseadresse, die durch eine bei 103 gezeigte BPLX-Lesesteuerschaltung, durch BPLX-Lesezähler 104 (oberer Zähler) und 105 (unterer Zähler) und durch eine Addierschaltung 106 gebildet wird, wird dem Speicherblock 79 zur Verwendung als eine Leseadresse zugeführt. Der Lesesteuerschaltung 103 werden Ausgangssignale des Blocknummernzählers 100 und eines Blockperiodenzählers 107 zugeführt, die durch eine Addierschaltung 108 addiert worden sind.
Bei der vorstehend erwähnten Rahmensegmentierungsschaltung wird an allen BPLX aus dem ADRC-Kodierer BPID angebracht. Die in die Rahmenentsegmentierungsschaltung eingegebene Datenbytefolge DT enthält jedoch nur ein einzelnes BPID, das an einem effektiven Sync- Block angebracht ist. Das BPID zeigt die Nummer des Bildblocks an, zu welchem BPLX am ersten der Sync-Blöcke gehört, und die Nummer im Innern des Bildblockes an. Deshalb wird dem Speicherblock 80 die Zahl des effektiven Sync-Blocks aus dem Zähler 94 als eine Schreibadresse zugeführt. Ähnlich wird ein Ausgangssignal eines BPID-Lesezählers 109 dem Speicherblock 80 als eine Leseadresse zugeführt. Das gelesene BPID wird der Lesesteuerschaltung 103 zugeführt.
MSB und BPLX, die aus Speicherblöcken 78 bzw. 79 ausgelesen worden sind, werden einer Parallel-Serien-Wandlerschaltung 110 zugeführt, und Bitebenen BPL3 bis BPL0 werden der Parallel-Serien-Wandler-Schaltung 110 entnommen.
Weiter ist eine Schreibtimingerzeugungsschaltung 97 vorgesehen, die ein Timingsignal FRID, ein Sync-Impuls SYNP und eine Dateneffektivperiode anzeigendes Signal CDEN zur Erzeugung eines Haupttimings auf der Schreibseite zugeführt wird. Überdies ist eine Lesetimingerzeugungsschaltung 98 vorgesehen, die ein Haupttimingsignal auf der Schreibseite, Timingsignale FRID, BLKP und ein eine Dateneffektivperiode anzeigendes Signal DTEN erzeugt.
Die Speicherblöcke 71 bis 80 weisen wie diejenigen der Rahmensegmentierungsschaltung zwei Speicherbänke und Daten auf, die in einer Zweirahmenperiode für jede Art Kodes einmal in die Speicherblöcke gelesen und in der darauffolgenden Zweirahmenperiode in Folge ausgelesen werden.
Als nächstes wird erklärt, wie wichtige Wörter in den eingegebenen Daten behandelt werden. Wichtige Wörter (MDT, DR, MIN, YCID, BTL, DBFR und THR) werden in die Speicherblöcke 71 bis 77 zur Verwendung als eine Adresse zum Schreiben einer Bitblocknummer geschrieben. Alle wichtigen Wörter verwenden die Schreibadresse und den Schreibimpuls gemeinsam.
Das eine Bewegung anzeigende Kennzeichen MDT wird durch die Parallel-Serien-Wandlerschaltung 87 zu Einbildeinheiten entsegmentiert, bevor es in den Speicherblock 73 geschrieben wird. Obgleich in der Figur 9 weggelassen wird der Dynamikbereich DR und das MDT auch der BTL-Wiedergabeschaltung 90 zugeführt. Die BTL-Wiedergabeschaltung 90 dekodiert Daten BTL, welche die Bitlängen von Bitebenen für jeden Bildblock aus DR und MDT dekodiert.
Der YCROM 89 gibt YCID aus der von dem Zähler 88 empfangenen Bildblocknummer wieder. Der Schwellenwert THR jedes Bildblocks besteht aus durch YCID ausgewählten YTHR und CTHR.
In die Speicherblöcke 71 bis 77 geschriebene wichtige Wörter werden in der darauffolgenden Zweirahmenperiode mit dem gleichen Timing wie für das Ausgangssignal des ADRC-Kodierers 6 unter Verwendung der Bildblocknummer als eine Leseadresse ausgelesen. Da die wichtigen Wörter eine besonders starke Fehlerkorrekturfähigkeit aufweisen, wird kein Fortpflanzungsfehler reproduziert.
Als nächstes wird erklärt, wie mit dem in dem vorangestellten Teil der Rahmenentsegmentierungsschaltung vorgesehenen Majoritätsblökken 81 und 83 zu verfahren ist. Zuerst wird die Verarbeitung des Schwellenwertes THR erklärt. Der THR wird nicht nur als Datenwort behandelt, sondern auch zur Wiedergabe der Bitlängendaten BTL in der Rahmenentsegmentierungsschaltung benutzt. Außerdem wird THR als an jeden Bildblock angebracht aus der Rahmenentsegmentierungsschaltung ausgegeben, und ein ADRC-Dekodierer kann auch BTL im Hinblick auf THR erhalten. Da jedoch der Speicherblock 77 durch die BTL-Wiedergabeschaltung 90 wiederhergestellte BTL erzeugt, indem er sie an jedem Bildblock anbringt, braucht die Rahmenentsegmentierungsschaltung THR nicht tatsächlich auszugeben.
In Figur 10 ist die durch eine gestrichelte Linie umrandete Anordnung der Majoritätsblock 83. Der Majoritätsblock 83 besteht aus einem Schieberegister 111, einer Logikschaltung 112 und einem Selektor 113. Im Schieberegister 111 wird die Datenbytefolge DT zugeführt und es führt eine Verschiebeoperation unter Verwendung eines Schiebeimpulses aus. Das Schieberegister 111 nimmt die in die Sync-Blöcke jeweils eingesetzten Schwellenwertdatenwörter THR sequentiell auf. Fünf serielle THR aus dem Schieberegister 111 werden der Logikschaltung 112 zugeführt und es wird entschieden, ob alle diese fünf THR koinzidieren oder nicht. Der Selektor 113 wird durch ein Ausgangssignal der Logikschaltung 112 gesteuert, um einen in der Mitte des Schieberegisters 111 befindlichen THR auszuwählen, wenn Koinzidenz erkannt wird. Die Logikschaltung 112 erzeugt ein Fehlerkennzeichen EF, welches bei Koinzidenz aller THR einen niedrigen Pegel und bei jeglicher Unstimmigkeit zwischen diesen einen hohen Pegel repräsentiert.
Vom Selektor 113 ausgewählter THR und von der Logikschaltung 112 ausgewähltes EF werden dem FIFO-Speicher 84 zugeführt. Es ist eine bei 114 gezeigte Addierschaltung vorgesehen, und EF wird der Addierschaltung 114 zugef hrt. Die Addierschaltung 114 bildet ein Haltesignal und ein Rücksetzsignal für den FIFO-Speicher 84. Dem FIFO-Speicher 84 wird vorher ein Schreibsignal und ein Lesesignal zugeführt.
Beim Bildsuchmodus tastet der Kopf mehrere Segmente (Spuren) eines Bandes ab, so wie es durch einen Pfeil HX in Figur 11A angedeutet ist. Bei diesem Beispiel werden Aufzeichnungssignale zweier Rahmen in acht Segmenten aufgezeichnet, und in Figur 11 sind Nummern zweier Rahmenperioden mit n, n+1, n+2, n+3 usw. bezeichnet. Deshalb werden DBFR, das so ausgebildet ist, daß es alle zwei Rahmen invertiert wird und alle zwei Rahmen THR erzeugt.
Figur 11C zeigt einen Bereich in vergrößertem Maßstab, bei welchem auf der Kopfabtastbahn eine Bewegung von einem Segment, auf dem Daten einer n-ten Zweirahmenperiode aufgezeichnet sind, zu einem Segment, auf dem Daten einer (n+1)-ten Zweirahmenperiode aufgezeichnet sind, stattfindet. Figur 11D zeigt einen mit wiedergegebenen Daten synchronisierten Sync-Impuls SYNP. Figur 11E zeigt einen wiedergegebenen THR, einen majoritätsverarbeiteten THR und ein Fehlerkennzeichen EF. Der wiedergegebene THR wird in jedem effektiven Sync-Block erhalten, wird jedoch nicht erhalten, wenn der Kopf die Grenze zwischen zwei Segmenten abtastet. Wenn fünf seriell erhaltene wiedergegebene THR aus einem effektiven Sync-Block koinzidieren, nimmt der in Figur 10 gezeigte Majoritätsblock 83 an, daß dieser THR ein wahrer Wert ist. Diese Majoritätsentscheidung wird für jeden effektiven Sync-Block ausgeführt. Deshalb wird der THR, der als der wahre Wert angenommen worden ist, erzeugt, so wie es in der Figur 11E gezeigt ist.
Ein eine gerade oder ungerade Nummer einer Zweirahmenperiode anzeigendes Kennzeichen DBFR wird auch dem Majoritätsblock 81 zugeführt und erfährt die gleiche Verarbeitung wie THR. Figur 11F zeigt ein wiedergegebenes DBFR, ein majoritätsverarbeitetes DBFR und ein Fehlerkennzeichen EF.
Der THR, der vom Majoritätsblock 83 als der wahre Wert angesehen worden ist, wird einmal in den FIFO-Speicher 84 geschrieben. YTHR und CTHR, die in Figur 10 nur aus Vereinfachungsgründen weggelassen sind, werden in verschiedene FIFO-Speicher 84 bzw. 85 geschrieben und aus dem FIFO-Speicher 84 mit einem Timing eines durch die Verzögerungsschaltung 86 verzögerten Signals ausgelesen.
Beim normalen Wiedergabemodus bestimmt die Addierschaltung 114 bezüglich des Fehlerkennzeichens EF jedesmal, wenn eine Majoritätsbestimmung bewirkt wird, und wenn sich effektive Sync-Blöcke mit fixierten THR fortsetzen, beispielsweise vier mal den Wert des für den letzten effektiven Sync-Block erhaltenen THR so, daß er ein Schwellenwertangabe in bezug auf Daten der Zweirahmenperiode ist. Die zur Herstellung des THR und anderer Daten erforderliche Zeit wird durch die Verzögerungsschaltung 86 verzögert.
Im normalen Wiedergabemodus setzt die Addierschaltung 114 nicht nur den FIFO-Speicher 84 am Kopf einer Zweirahmenperiode zurück, sondern setzt auch wieder den FIFO-Speicher zurück und bewirkt, daß das Haltesignal auf einem hohen Pegel ist, wenn das aus dem Majoritätsblock 83 ausgegebene Fehlerkennzeichen EF beispielsweise vier Mal hintereinander einen niedrigen Pegel repräsentiert. Unmittelbar danach wird THR in den FIFO-Speicher 84 geschrieben. Deshalb werden, wenn die Addierschaltung 114 feststellt, daß THR fixiert ist, der hergestellte THR, das EF (niedriger Pegel), das Haltesignal (hoher Pegel) in die Kopfadresse des FIFO-Speichers 84 geschrieben.
Beim Bildsuchmodus setzt die Addierschaltung 114 den FIFO-Speicher 84 auf den Kopf einer Zweirahmenperiode allein und so wie oben erklärt zurück und hält das Haltesignal auf einem niedrigen Pegel, so daß für jeden effektiven Sync-Block eine Majoritätsentscheidung ausgeführt wird.
DBFR wird dem Majoritätsblock 81 in der gleichen Weise wie der oben erwähnte THR zugef hrt und unterliegt der Majoritätsbeurteilungsverarbeitung. Da DBFR in dem Steuersystem nicht in der Eingabeperiode (Schreibperiode) verwendet wird, kann es anders als THR später als die anderen Daten hergestellt werden.
Figur 12 zeigt ein Beispiel der Schaltung 90 zur Wiedergabe der Bitlängendaten BTL. Dem YCROM 89 wird eine Bildblocknummer NBKR als Adresse zugeführt und reproduziert YCID. YTHR und CTHR werden einem Selektor 115 zugeführt, und der Selektor 115 wird durch YCID gesteuert. Eine Ausgabe des Selektors 115, YCID und DR (Dynamikbereichdaten) werden einem ROM 116 zur Verwendung als Adressen zugef hrt. Der ROM 116 dekodiert die Bitlängen BTL von Bitebenen jedes Bildblocks. YCID und BTL werden für Steuerungen auf der Schreibseite und Steuerungen auf der Leseseite verwendet. Dazu sind Speicherblöcke 76 und 77 für YCIT und BTL vorgesehen. Die Lesezeitsteuerung der Speicherblöcke 76 und 77 ist die gleiche wie für die anderen Speicherblöcke.
Im folgenden wird die MSB-Verarbeitung erklärt. MSB ist eine Art Bitebene, die jedoch unabhängig von den anderen Bitebenen behandelt wird. MSB wird sowohl im normalen Wiedergabemodus als auch im Bildsuchmodus mit einem Effektivkode behandelt. Im normalen Wiedergabeinodus kann auch die andere BPL ausgegeben und ein vollständig wiedergegebenes Bild wiederhergestellt werden. Im Bildsuchmodus jedoch, bei welchem wiedergegebene Daten in Form von Fragmenten jeder Sync-Blockeinheit erhalten werden, kann die andere BPL nicht ausgegeben werden, und ein wiedergegebenes Bild wird von Kodes mit Ausnahme von BPLX wiederhergestellt. Dies bedeutet, dar ein im Bildsuchmodus für jeden Block wiederhergestelltes Bild ein von MIN, DR und MSB erhaltenes binäres Bild ist.
Figur 13 zeigt einen Vergleich zwischen den Amplitudenpegeln von im normalen Wiedergabemodus und im Bildsuchmodus wiederhergestellten Bildern. Figur 13A zeigt einen Fall von BTL = 1, bei welchem bei der normalen Wiedergabe und bei der Bildsuche ein identischer Wiederherstellungspegel erhalten wird. Figur 13B zeigt einen Fall von BTL = 2, bei welchem Daten von Bildelementen, die im normalen Wiedergabemodus in vier Pegeln wiederhergestellt werden, im Bildsuchmodus in zwei Pegeln wiederhergestellt werden. Die Figuren 13C und 13D zeigen Fälle von BTL = 3 bzw. BTL = 4, bei welchen Bildelemente, die im normalen Wiedergabemodus in acht oder 16 Pegeln wiederhergestellt werden, im Bildsuchmodus in zwei Pegeln wiederhergestellt werden.
MSB ist in MBP-Schlitzen enthalten, wenn BTL eines Bildblockes 1 oder größer ist. Die Rahmenentsegmentierungsschaltung schreibt die Daten des MBP-Schlitzes uneingeschränkt in den Speicherblock 78 unter Verwendung der Bildblocknummer und der internen Bildblocknummer als Schreibadressen, unbeachtet des Vorhandenseins oder Nichtvorhandenseins von MSB des MBP-Schlitzes. Beim Lesen der Daten im normalen Wiedergabemodus wird MSB nur ausgegeben, wenn von BTL und BDT entschieden wird, daß ein effektives MSB vorhanden ist. Beim Bildsuchmodus wird, da BPLX fehlt, MSB anstelle von BPLX auch an dem mit einer effektiven BPLX zu beliefernden Bereich ausgegeben, so wie es unten gezeigt wird. Eingabe Ausgabe Pegel
Im folgenden wird die Verarbeitung von BPLX erklärt. Zuerst wird ein fehlerfreier Fall erklärt.
BPLX wird in einen Teil von MBP-Schlitzen und BPL-Schlitzen eingesetzt. Die Rahmenentsegmentierungsschaltung nimmt BPLX aus der Eingabedatenbytefolge DT auf und liest sie nach einem Einschreiben in den Speicherblock 79 in der Leseperiode zusammen mit wichtigen Wörtern, MSB usw. mit passendem Timing aus.
Die Figur 14 zeigt eine Anordnung der BPLX-Schreibseite. Die Datenbytefolge DT wird dem Speicherblock 79 über ein Register 117 zugefürt. Das Register führt die Daten dem Speicherblock 79 in Abhängigkeit von einem Steuersignal aus der Schreibsteuerschaltung 93 zu. Der Schreibsteuerschaltung 93 wird ein dem MBP-Schlitz aus der Schreibtimingerzeugungsschaltung 97 anzeigendes Timingsignal zugeführt.
Die Schreibsteuerschaltung 93 detektiert die Position von BPLX aus der Eingabebytefolge DT und gibt sie auf den Eingabe/Ausgabe-Bus des Speicherblocks 79. Da BPLX stets in jedem BPL-Schlitz vorhanden ist, verfehlt die Schaltung 93 nie, einen solchen Kode aufzunehmen. Ob der im MBP-Schlitz vorhandene Kode MSB oder BPLX ist, hängt vom Bild ab. Um dies zu entscheiden, wird der Schreibsteuerschaltung 93 MDT aus der parallel-Serien-Wandlerschaltung 87 und BTL aus der BTL-Wiedergabeschaltung 90 zugeführt. Die Schreibsteuerschaltung 93 identifiziert auf der Basis von MDT, BTL und Signalen aus der Schreibtimingerzeugungsschaltung zum Markieren von Zeitsteuerungen von BPL- und MBP-Schlitzen einen BPLX aufweisenden Schlitz. Timingsignale, die mit jeweiligen, an jeden Bildblock angebrachten 4-Byte-MBP-Schlitzen korrespondieren, und ein Timingsignal, das mit einem BPL-Schlitz korrespondiert, werden durch die Schreibtimingerzeugungsschaltung 97 erzeugt.
Dem Schreiben von BPLX folgt das Adressenschreiben, bei welchem die Nummer eines in dem Zähler 94 erzeugten effektiven Sync-Blocks in die obere Adresse gegeben und sequentiell von null angebrachte Nummern in effektive Sync-Blöcken, die im Zähler 95 erzeugt werden, in eine untere Adresse gegeben werden. Da das Vorhandensein oder Nichtvorhandensein von BPLX im MBP-Schlitz vom korrespondierenden Bildblock abhängt, variiert die Nummer bzw. Zahl von Bytes von BPLX pro effektivem Sync-Block mit der Zahl Bytes von in einem effektiven Sync-Block vorhandenen BPLX. Es gibt auch Sync-Blöcke, in welchen kein MDT-, DR-, MIN-, MBP-Schlitz vorhanden ist (der in Figur 8I gezeigte A-Typ). Deshalb wird die Zahl Bytes von BPLX pro effektivem Sync-Block generell unf ixiert. Um in der Ausgabeperiode so viele Anzahlen Bytes in einmal in den Speicherblock 79 geschriebenen BPLX sequentiell auszulesen, wie es für jeden Bildblock erforderlich ist, ist es wesentlich, nie zu versäumen, das bzw. die letzten BPLX eines gewissen effektiven Sync-Blocks mit der bzw. den ersten BPLX eines folgenden effektiven Sync-Blocks zu verbinden. Diese Operation wird unter Verwendung eines sogenannten mit TERMBP bezeichneten Ergänzungskennzeichens ausgeführt.
Das Ergänzungskennzeichen TERMBP ist ein Kennzeichen zur Identifizierung des bzw. der letzten BPLX eines effektiven Sync-Blocks auf der Leseseite, und TERMBP repräsentiert nur dann einen hohen Pegel, wenn es an die letzte BPLX eines effektiven Sync-Blocks angebracht ist. Das Ergänzungskennzeichen TERMBP wird in der Schreibsteuerschaltung 93 erzeugt und in den Speicherblock 79 zusammen mit BPLX geschrieben. Da das Kodeanordnungsmuster eines effektiven Sync-Blocks die gegenwärtige BPLX in die BPLX an der letzten Stelle eines effektiven Sync-Blocks unbeachtet des Typs setzt, wird für jeden Typ eines effektiven Sync-Blocks ein Muster vom TERMBP vorbereitet, welches einen hohen Pegel beim letzten BPL-Schlitz aufweist, und dieses TERMBP wird in den Speicherblock 79 zusammen mit BPLX geschrieben. Auf diese Weise repräsentiert allein TERMBP der letzten BPLX in effektiven Sync-Blöcken automatisch einen hohen Pegel.
Figur 15 zeigt eine Anordnung der Leseseite. Die aus dem Speicherblock 78 ausgelesenen Fehlerkennzeichen MSB und EF werden der Parallel-Serien-Wandlerschaltung 110 über ein Register 121 zugeführt. BTLX, EF und TERMBP, die aus dem Speicherblock 79 ausgelesen werden, werden einem Register 122 zugeführt und BPLX und EF werden der Parallel-Serien-Wandlerschaltung 110 zugeführt. Zum Zwecke der Detektion der letzten BPLX eines effektiven Sync-Blocks wird das Ergänzungskennzeichen TERMBP einein Leseadressenkontroller 123 zugeführt, der die Lesesteuerschaltung 103 bildet. Die Lesesteuerschaltung 103 enthält einen anderen Leseadressenkontroller 124 und einen Lesetimingkontroller 125.
Der Lesetimingkontroller 125 ist eine Schaltung, die das Timing zum Lesen von BPL aus BTL und NDT für jeden Bildblock erhält und an die Leseadressenkontroller 123 und 124 ein Leseanforderungssignal abgibt.
Die Leseadressenkontroller 123 und 124 erzeugen jedesmal, wenn das BPLX-Leseanforderungssignal aus dem Lesetimingkontroller 125 ausgegeben wird, jeweils Steuersignale für die Adressenzähler. Der Leseadressenkontroller 123 erzeugt ein Zählfreigabesignal und ein Rücksetzsignal und gibt diese an den Zähler 104 zur Erzeugung der oberen Leseadresse (die Nummer des effektiven Sync-Blocks) bzw. an den Zähler 105 zur Erzeugung der unteren Leseadresse. Der Leseadressenkontroller 124 erzeugt ein Ladesignal für den Zähler 104 und erzeugt ein Zählfreigabesignal und ein Rücksetzsignal für den Zähler 109, der eine Leseadresse des Speicherblocks 80 von BPID erzeugt.
Das Rücksetzsignal des Zählers 105 wird von einem NOR-Tor 126 erzeugt. Dem NOR-Tor 126 wird ein Ruucksetzsignal RST und ein Rücksetzsignal (Auffrischungsanforderungssignal) RFS zugeführt. Deshalb hat das vom Leseadressenkontroller 124 erzeugte Auffrischungsanforderungssignal RFS Priorität vor dem Rücksetzsignal RST.
Die BPLX-Leseadressenzähler 104 und 105 benötigen beim Vorhandensein eines Fehlers das vom Leseadressenkontroller 124 erzeugte Auffrischungsanforderungssignal RFS, arbeiten jedoch in einem fehlerfreien Zustand und nach dem Eintritt von RFS bei Beginn jedes Rahmenpaares nur mit dem aus den Leseadressenkontroller 123 ausgegebenen Steuersignal.
Beim Lesen der ersten BPLX jedes Rahmenpaares bewirkt das Auffrischungssignal RFS eine 0, die anzeigt, daß die BPID-Leseadresse in den Zähler 104 zu laden ist, und bewirkt, daß der Zähler 105 zurückgesetzt wird. Deshalb repräsentiert die Leseadresse 0, 0 und das BPLX-Lesen beginnt mit dieser Adresse.
Beim zweiten und nachfolgenden Lesen bezieht sich der Leseadressenkontroller 123 auf das zusammen mit BPLX ausgelesene Kennzeichen TERMBP und entscheidet, ob BPLX danach in die gleiche obere Adresse geschrieben wird oder nicht. Wenn sie seriell sind, wird der Adressenzähler 105 beim nächsten Lesen erhöht. Wenn sie nicht seriell sind, wird der Zähler 105 rückgesetzt und der Zähler 104 erhöht. Danach wird eine solche Leseoperation wiederholt.
Wenn beim Lese- und Wiedergabeprozeß irgendein Fehler, insbesondere in THR, MDT und/oder DR erzeugt wird, kann die Schreibseite die Art des in dem MBP-Schlitz vorhandenen Kodes nicht identifizieren. Deshalb kann die Leseseite nicht wissen, welches Byte BPLX für den Bildblock erforderlich ist, und es tritt ein BPLX-Fortpflanzungsfehler auf. Bezüglich BPID wird eine Auffrischungsoperation bewirkt, um einen solchen auf der Schreibseite und der Leseseite erzeugten Fortpflanzungsfehler abzustellen.
Wenn die Art des in einem gewissen MBP-Schlitz vorhandenen Kodes beim Schreiben nicht identifiziert wird, erstreckt sich der Fehler von hier bis zur letzten BPLX des effektiven Sync-Blocks, zu welchem der Schlitz gehört. Deshalb kann beim Schreiben der Fortpflanzungsfehler in effektiven Sync-Blöcken des B1- und B2-Typs mit BPLX-Schlitzen auftreten, nicht jedoch bei effektiven Sync- Blöcken vom A-Typ (siehe Figur 8).
Figur 16 zeigt eine Anordnung einer in der Schreibsteuerschaltung 93 vorgesehene Schaltung zur Erzeugung eines schreibbegleitenden Fortpflanzungsfehlerkennzeichens EFWR. Dem Flipflop 126 wird ein Ausgangssignal eines ODER-Tores 127 als Setzeingangssignal und ein Sync-Impuls SYNP als ein Rücksetzeingangssignal zugeführt. Dem ODER-Tor 127 werden ein Kennzeichen EF.THR, welches das Vorhandensein oder Nichtvorhandensein eines Fehlers bezüglich THR anzeigt, ein Kennzeichen EF.DR, welches das Vorhandensein oder Nichtvorhandensein eines Fehlers in DR anzeigt, und ein Kennzeichen EF.MDT, welches einen Fehler in MDT anzeigt, zugeführt. Das Flipflop 126 erzeugt das Fortpflanzungsfehlerkennzeichen EFWR, welches einen ODER-Tor 128 und dem Register 117 zugeführt wird. Ein Ausgangssignal des ODER-Tores 128 wird dem Register 117 zugeführt. Ein Ausgangssignal des Registers 117 wird dem Speicherblock 79 zugeführt.
Das Ausgangssignal des ODER-Tores 128 wird in die Adresse von BPLX geschrieben, wobei es an BPLX angebracht wird, um ein Fehlerkennzeichen von BPLX zu sein. Das Fortpflanzungsfehlerkennzeichen EFWR wird auch unabhängig in die selbe Adresse geschrieben. Der Leseadressenkontroller 123 (siehe Figur 15) stoppt die BPLX-Leseadresse, wenn er detektiert, daß das detektierte EFWR auf einem hohen Pegel ist. Wenn EFWR auf einem hohen Pegel ist, liegt auf EF.BPLX auf einem hohen Pegel.
Im folgenden wird der Fortpflanzungsfehler beim Schreiben erklärt. Wenn in BTL oder MDT eines gewissen Bildblockes irgendein Fehler erzeugt wird, kann der Lesetimingkontroller 125 nicht die Zahl bzw. Nummer von Bytes von MSB und BPLX wissen, die im Bildblock zu lesen sind. Dies hat zur Folge, daß beim Lesen ein Fortpflanzungsfehler in BPLX allein auftritt. Figur 17 zeigt ein Beispiel einer (durch eine gestrichelte Linie umrandet gezeigte) Schaltung 130 zur Erzeugung eines das Vorhandensein eines lesebegleitenden Fortpflanzungsfehlers anzeigenden Kennzeichens EFRD. Im Leseadressenkontroller 124 ist eine Schaltung zur Erzeugung des Kennzeichen EFRD vorgesehen.
Ein Ausgangssignal eines ODER-Tores 132 wird einem bei 131 gezeigten Flipflop als Setzeingangssignal zugeführt. Als Rücksetzeingangssignal des Flipflops 131 wird ein Ausgangssignal eines UND- Tores 133 (Auffrischungsanforderungsslgnal RFS) zugeführt. Dem UND-Tor 133 wird eine invertierte Version des Ausgangssignals des ODER-Tores 132 und ein Ausgangssignal EQ eines UND-Tores 134 zugeführt. Dem UND-Tor 134 wird ein Ausgangssignal einer Komparatorschaltung 135, ein das Vorhandensein oder Nichtvorhandensein eines Fehlers bezüglich BPID anzeigendes Kennzeichen EF.BPID und ein das Vergleichstiming definierende Timingimpuls zugeführt. Die Komperatorschaltung 135 detektiert die Koinzidenz zwischen der aus dem Speicherblock 80 ausgelesenen BPID und einer Referenz-BPID aus der Addierschaltung 108 (siehe Figur 15) und erzeugt ein Vergleichsausgangssignal, welches bei einer Koinzidenz zwischen diesen beiden BPIDs einen hohen Pegel repräsentiert.
Wenn THR und/oder DR und/oder MDT einen hohen Pegel repräsentiert, wird das vom Flipflop 131 erzeugte Fehlerkennzeichen EFRD gesetzt und repräsentiert einen hohen Pegel. Da das Fehlerkennzeichen von BTL eine logische Summe des Fehlerkennzeichens von THR und des Fehlerkennzeichens von DR ist, werden die auf der Leseseite erhaltenen Fehlerkennzeichen von THR und DR anstelle des BTL-Fehlerkennzeichens verwendet. Das lesebegleitende Fortpflanzungsfehlerkennzeichen EFRD wird ebenfalls nicht herabgesetzt, sondern bleibt bis zur Wiederauffrischung auf einem hohen Pegel.
Sowohl das schreibbegleitende Fortpflanzungsfehlerkennzeichen EFWR als auch das lesebegleitende Fortpflanzungsfehlerkennzeichen EFRD werden bei der Auffrischoperation in niedrige Pegel geändert.
Eine solche Auffrischoperation wird bezüglich BPID ausgeführt, das an jedem effektiven Sync-Block angebracht ist. Alle BPID werden in der Schreibperiode unter Verwendung der effektiven Sync-Block-Nummern als ihre Adressen in den Speicherblock 80 geschrieben. Wenn die Leseperiode beginnt, wird BPID des ersten effektiven Sync- Blocks unmittelbar aus dem Speicherblock 80 ausgelesen und der Komparatorschaltung 135 als eines ihrer Eingangssignale zugeführt. Als das andere Eingangssignal der Komparatorschaltung 135 wird das Referenz-PBID zugeführt, welches in den Zählern 100 und 107 erzeugt wird, die durch die Lesetimingerzeugungsschaltung 98 gesteuert werden.
Da das Referenz-BPID auch dem BPLX-Lesetimingkontroller 125 zugeführt wird, erzeugt der BPID-Lesetimingkontroller 125 beim Timing des Referenz-BPID für jeden Bildblock ein BPLX-Leseanforderungssignal entsprechend dem Wert von BTL oder MDT und führt das Signal den Leseadressenkontrollern 123 und 124 zu.
Wenn die Komparatorschaltung 135 eine Koinzidenz zwischen BPID und dem Referenz-BPID detektiert und kein Fehler in DHR, DR und MBT vorhanden ist, wird das Auffrischungsanforderungssignal RFS von dem UND-Tor 133 erzeugt. RFS zeigt an, daß das Timing zum Lesen der Kopf-BPLX des effektiven Sync-Blocks gekommen ist, zu welchem das dann in die Komparatorschaltung 135 eingegebene BPID gehört. Wie in Figur 15 gezeigt, wird die Auffrischungsoperation durch das Auffrischanforderungssignal RFS bewirkt, in dem die BPID-Leseadresse aus dem Zähler 109 in den oberen BPLX-Lesezähler 104 geladen und der untere BPLX-Lesezähler 105 rückgesetzt wird. Durch die zwangsweise Operation der Leseadresse wird BPLX eines neuen effektiven Sync-Blocks mit richtigem Timing ausgelesen.
Wenn die Leseadresse gestoppt wird, wird die Leseadresse aufgrund des nach der Detektion eines schreibbegleitenden Fortpflanzungsfehlers kontinuierlich gesetzten Fehlerkennzeichens durch die oben bezeichnete Auffrischung erneuert. Deshalb wird das schreibbegleitende Fortpflanzungsfehlerkennzeichen automatisch rückgesetzt. Das lesebegleitende Fortpflanzungsfehlerkennzeichen wird, obgleich es sei einem in einem Kode von THR, DR und MDT eines gewissen Bildblockes aufgetretenen Fehlers gesetzt gehalten ist, bei der Auffrischung rückgesetzt.
Wenn die Auffrischung einmal bewirkt ist, wird die BPID-Leseadresse durch einen bei 136 in Figur 18 gezeigten BPID-Leseadressenkontroller zur Begleitung eines nachfolgenden möglichen Fortpflanzungsfehlers erhöht und einer Komparatorschaltung 139 zugeföhrt. Dieser Prozeß wird bei jeder Auffrischung vorgenommen. Es kann sein, daß in BPID ein Fehler erzeugt wird. In diesem Fall erhöht bei einer Entscheidung, daß die Gelegenheit für eine Auffrischung durch BPID verloren ist, der Leseadressenkontroller 136 die Leseadresse weiter und es wird der Komparatorschaltung 139 ein nachfolgende BPID zugeführt. Wenn der Fehler von BPID sich fortsetzt, wird diese Operation wiederholt.
Der Komparator 139, ein UND-Tor 140 und ein ODER-Tor 141 bilden einen BPID-Leseadressenkontroller 138, der durch ene gestrichelte Linie umrandet gezeigt ist. Der Leseadressenkontroller 138 ist ein Teil des BPRX-Leseadressenkontrollers 124. Das Bezugszeichen 137 bezeichnet ein auf der Leseseite des BPID-Speicherblocks 80 vorgesehenes Register. Ein Ausgangssignal der Komparatorschaltung 139, ein Fehlerkennzeichen EF.BPID und ein Timingsignal werden dem UND- Tor 140 zugeführt, und ein Signal EQ zur Bildung eines Auffrischungsanforderungssignals RFS wird von dem UND-Tor 140 erzeugt. Dieses Signal EQ und EF.BPID werden dem ODER-Tor 141 zugeführt, und ein Ausgangssignal des ODER-Tores 141 wird dem Leseadressenkontroller 136 zugeführt.

g) Modifikationen

Bei der oben beschriebenen Ausführungsform werden der Dynamikbereich DR und der Miniinumwert MIN als Information über den Dynamikbereich übertragen. Es können jedoch beliebige zwei Elemente aus der Gruppe Dynamikbereich DR, Minimumwert MIN und Maximumwert MAX übertragen werden.
Diese Erfindung kann bei einem Pufferungssystem benutzt werden, das zusätzlich zu der den oben beschriebenen Schwellenwert THR benutzenden Steuerung einen Prozeß zur Steuerung der erzeugten Informationsmenge durch Variation des Schwellenwertes zur Identifikation, ob ein Bildblock ein Stehblock oder ein bewegter Block ist, mitbenutzt.
Gemäß der Erfindung, bei welcher ein höchstwertiges Bit MSB einer Bitebene an einer vorbestimmten Stelle eines Sync-Blocks eines Ausgangssignals der Rahmensegmentierungsschaltung eingesetzt wird, versäumt es die Schaltung nie, ein binäres Bild auch im Bildsuchmodus wiederherzustellen, bei welchem wiedergegebene Daten für jede Sync-Block-Einheit erhalten werden.
Bei der oben beschriebenen Ausführungsform sind MBP-Schlitze vorgesehen und es gibt Fälle, bei denen in den MBP-Schlitzen MSB enthalten ist oder nicht. Deshalb gibt die Rahmenentsegmentierungsschaltung die Bitlänge der Bitebene des Bildblockes aus dem Schwellenwertkode THR und dem Dynamikbereich DR wieder und entscheidet, ob ein effektives MSB im MBP-Schlitz vorhanden ist, wenn die Bitlänge eins oder größer ist. Deshalb sind THR und DR für die Verarbeitung von MSB wichtig. In diesem Zusammenhang werden Schwellenwertkodes in alle Sync-Blöcke eingesetzt und Fehler in THR werden durch die Majoritätsverarbeitung verändert.
Da außerdem der Schwellenwertkode THR an einer vorbestimmten Stelle jedes Sync-Blocks des Ausgangssignals der Rahmensegmentierungsschaltung eingesetzt ist, kann der richtige Schwellenwertkode THR in der Majoritätslogik durch Zuführen des Schwellenwertkodes THR jedes Sync-Blocks zum Majoritätsblock auf der Wiedergabeseite hergestellt werden. Deshalb wird verhindert, daß Daten jedes Bildelements nicht dekodiert werden können, verursacht durch einen Fehler im Schwellenwertkode THR. Ferner wird auch im Bildsuchmodus, bei welchem wiedergegebene Daten in jeder Sync-Block-Einheit erhalten werden, der richtige schwellenwertkode THR erhalten. Deshalb kann für jeden Bildblock die Bitlänge aus THR und DR wiederhergestellt werden, und wenn die Bitlänge 1 oder größer ist, wird unter Verwendung eines existierenden effektiven MSB ein binäres Bild wiederhergestellt.

Claims

1. Kodiereinrichtung zum Kodieren von Videodigitaldaten in Form von mehrere Bildelemente darstellenden Blöcken aus Videodigitaldaten für die Bereitstellung kombinierter Videodaten zur Übertragung durch eine Datenübertragungseinrichtung vorbestimmter Übertragungskapazität, bestehend aus

einer Blocksegmentierungseinrichtung (5) zum Zuführen von Eingangsvideodaten, zur Erzeugung einer Reihe Blöcke aus mehrere Bildelemente darstellenden Videodigitaldaten und Ausgabe der Blöcke und

einer auf die Ausgabe der Blocksegmentierungseinrichtung (5) ansprechende Kodiereinrichtung (6) zur Kodierung der Videodigitaldaten jedes Blockes mit einer durch eine Charakteristik der Daten jedes Blockes bestimmten variablen digitalisierten Bitzahl, um kodierte Daten variabler Länge bereitzustellen, und zur Ausgabe von Blöcken aus kodierten Daten, gekennzeichnet durch

eine auf die Ausgabe der Kodiereinrichtung (6) ansprechende Rahmenseginentierungseinrichtung (7) zur Erzeugung einer Reihe Sync- Blöcke, deren jeder mehrere der Blöcke aus kodierten Daten enthält, wobei die höchstwertigen Bits der kodierten Daten jedes Blockes in vorbestimmten Bereichen jedes Sync-Blocks angeordnet sind.

2. Kodiereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jede Kodiereinrichtung eine Steuereinrichtung aufweist, mit der die Dateninenge während einer vorbestimmten Periode durch Setzen eines Schwellenwertes derart steuerbar ist, daß sie kleiner als die Übertragungskapazität ist, und daß für jede vorbestimmte Periode bestimmte Schwellenwertdaten (YTHR, CTHR) in jeden Sync-Block eingesetzt werden.

3. Kodiereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Schwellenwertdaten (YTHR, CTHR) in den Anfangsbereich jedes Sync-Blockes eingesetzt werden.

4. Kodiereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß jeder Sync-Block einen Blockidentifikationskode enthält, der die Blocknummer identifiziert, deren kodierte Daten sich in dem Sync-Block befinden.

5. Kodiereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß Daten, welche die Charakteristiken (DR, MIN, MAX) jedes Blockes darstellen, in vorbestimmten Bereichen jedes Sync-Blocks angeordnet sind.

6. Kodiereinrichtung nach einem der Ansprüche 1 bis 5, dadurchgekennzeichnet, daß die Kodiereinrichtung (6)

eine erste Detektoreinrichtung zum Detektieren eines Maximumwertes der digitalen Videodaten mehrerer Bildelemente in dem Block,

eine zweite Detektoreinrichtung zum Detektieren eines Minimumwertes der digitalen Videodaten mehrerer Bildelemente in dem Block,

eine Einrichtung zum Erzeugen der Dynamikbereichsinformation des Blockes aus dem Maximum- und Minimumwert,

eine Einrichtung zum Subtrahieren des Minimumwertes von den Videodigitaldaten zur Erzeugung modifizierter Videodigitaldaten,

eine Einrichtung zum Kodieren der modifizierten Digitaldaten mit der durch die Dynamikbereichsinformation bestimmten digitalisierten Bitzahl, und

eine Übertragungseinrichtung zur Übertragung der Ausgabe der Kodiereinrichtung und eines zusätzlichen Kodes pro Block, der aus wenigstens zwei Elementen aus der aus dem Maximumwert (MAX), dem Minimumwert (MIN) und einem der Dynamikbereichsinformation (OR) entsprechenden Signal bestehenden Gruppe gebildet ist, aufweist.