JPH02162980A - フレーム化回路及び方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタル画像信号のデータ量を圧縮して
回転ヘッドにより磁気テープに記録するディジタルＶＴ
Ｒに適用できるフレーム化回路に関する。

〔発明の概要〕

この発明では、ディジタル画像信号を画像ブロックに分
解し、画像ブロック毎に可変長符号化を行う符号化回路
からの信号が供給され、シンクブロックが連続する出力
信号を発生するフレーム化回路において、画素毎の符号
化出力信号の最上位ビットをシンクブロックの所定の位
置に挿入することにより、複数のトラックをヘッドが跨
がって走査するピクチャーサーチ時にも、再生画像を得
ることができる。

〔従来の技術〕

本願出願人は、特願昭５９−２６６４０７号明細書に記
載されているような、２次元ブロック内に含まれる複数
画素の最大値及び最小値により規定されるダイナミック
レンジを求め、このダイナミックレンジに適応した符号
化を行う高能率符号化装置を提案している。また、特願
昭６０−２３２７８９号明細書に記載されているように
、複数フレームに夫々含まれる領域の画素から形成され
た３次元ブロックに関してダイナミックレンジに適応し
た符号化を行う高能率符号化装置が提案されている。更
に、特願昭６０−２６８８１７号明細書に記載されてい
るように、量子化を行った時に生じる最大歪みが一定と
なるように、ダイナミックレンジに応じてビット数が変
化する可変長符号化方法が提案されている。

上述のダイナミックレンジに適応した高能率符号（ＡＤ
ＲＣと称する）は、伝送すべきデータ量を大幅に圧縮で
きるので、ディジタルＶＴＲに適用して好適である。特
に、可変長ＡＤＲＣは、圧縮率を高くすることができる
。しかし、可変長ＡＤＲＣは、伝送データの量が画像の
内容によって変動するために、所定量のデータを１トラ
ツクとして記録するディジタルＶＴＲのような固定レー
トの伝送路を使用する時には、バッファリングの処理が
必要である。

本願出願人は、例えば特願昭６１−２５７５８６号明細
書に記載されているように、ダイナミックレンジの度数
分布を求め、この度数分布を積算形の分布に変換し、符
号化のしきい値を積算形の度数分布に適用して発生情報
量を求め、発生情報量が伝送レートを超えないようなし
きい値を決定するバッファリング装置を提案している。

可変長ＡＤＲＣの画素コードのビット長が（０〜４）の
場合のバッファリングについて説明する。

符号化のためのしきい値をＴ１〜Ｔ４（但し、ＴＩ＞Ｔ
２＞７３＞７４）とすると、（最大値〜Ｔ１）の範囲の
ダイナミックレンジＤＲの画像ブロックに関しては、ビ
ット長が４とされ、（Ｔ　Ｉ　−１〜Ｔ２）の範囲のダ
イナミックレンジＤＲの画像ブロックに関しては、ビッ
ト長が３とされ、（Ｔ２−１〜Ｔ８）の範囲のダイナミ
ックレンジＤＲの画像ブロックに関しては、ビット長が
２とされ、（Ｔ３−１〜Ｔ４）の範囲のダイナミックレ
ンジＤＲの画像ブロックに関しては、ビット長が１とさ
れ、（７４−１〜最小値）のダイナミックレンジＤＲの
画像ブロックに関しては、ビット長が０（画素コードが
伝送されない）とされる。

これらのしきい値Ｔ１〜Ｔ４の組合せは、予め複数個例
えば第１番目から第３２番目までの３２個用意されてい
る。第１番目のしきい値の組が適用された場合には、発
生情報量が最大となり、第３２番目のしきい値の組が適
用された場合には、発生情報量が最小となり、第１番目
のしきい値の組から順に発生情報量が単調減少するよう
に、しきい値の組が設定されている。各しきい値の組は
、５ビツトのしきい値コードで区別される。

入力ビデオデータの２フレ一ム期間に含まれる多数の画
像ブロックのダイナミックレンジＤＲの発生度数の分布
表が形成される。この処理は、・メモリ（ＲＡＭ）のア
ドレスをダイナミックレンジＤＲとして、各アドレスに
書き込むデータを＋１ずつしておけば良い。度数分布表
がメモリの各アドレスの度数を積算することにより、積
算型に変換される。積算型の度数分布表に対して、上述
のしきい値の組が適用されることで、発生情報量を求め
ることができる。２フレ一ム期間の発生情報量が伝送路
の容量を超えないように、しきい値の組が決定される。

このしきい値の組を使用して、ＡＤＲＣの符号化がなさ
れる。

また、３次元ブロックのＡＤＲＣと駒落とし処理とを組
み合わせて情報量の一層の圧縮を図る方式が本願出願人
により提案されている（特願昭６１−１５３３３０号明
細書参照）、この方式は、３次元ブロックが静止ブロッ
クの場合に、３次元ブロックを構成する複数の領域の対
応する位置の画素同士の平均値を形成し、この平均値を
伝送することで、画像ブロックの画素データをＡに圧縮
するものである。駒落とし処理がされているかどうかを
示すフラグＭＤＴが受信（再生）側に伝送される。

３次元ＡＤＲＣと駒落とし処理とを組み合わせた高能率
符号化方式の場合でも、バッファリングを処理がなされ
る。この種のバッファリングの方式として、本願出願人
は、特願昭６２−１３３９２４号明細書、特願昭６２−
１３３９２５号明細書、特願昭６３−１８３７８１号明
細書等に記載されている方式を提案している。つまり、
上述のダイナミックレンジＤＲのレベル方向のしきい値
とブロックを駒落としするかどうかのしきい値との両者
を制御することにより、伝送情報量の制御がなされる。

この防落としするかどうかのしきい値は、動きしきい値
と称される。

上述のように、ＡＤＲＣとバッファリングとの組合せで
発生した出力信号は、記録される時に、フレーム化回路
により、シンクブロックが連続する記録信号の形態に変
換される。また、再生された信号は、フレーム分解回路
を介してＡＤＲＣのデコーダに供給される。

〔発明が解決しようとする課題〕

上述の可変長のＡＤＲＣの場合には、画像ブロック毎に
各画素の符号化出力であるビットプレーンのビット長が
決定される。このビットプレーンのデータをシンクブロ
ック内に順に詰めて記録データが構成される。再生デー
タが連続して得られるノーマル再生時には、２フレーム
毎の再生データと画像ブロックの番号（画像ブロックの
位置）との対応関係が再生側で判別できる。しかしなが
ら、テープを高速で走行させるピクチャーサーチ時には
、ヘッドが複数のトラックを跨がって走査するので、再
生データがシンクブロックの単位で断続的に得られる。

従って、ピクチャーサーチ時には、再生側でビットプレ
ーンを正しく復号することが困難となり、再生画像が得
られない問題があった。

従って、この発明の目的は、ビットプレーンの中の最上
位ビットＭＳＢを特別に扱い、シンクブロック内の所定
の位置にＭＳＢを挿入することで、ピクチャーサーチ時
にＭＳＢから再生画像を得ることを可能とするフレーム
化回路を提供することにある。

〔課題を解決するため゛の手段〕

この発明では、ディジタル画像信号を画像ブロックに分
解し、画像ブロック毎に可変長符号化を行う符号化回路
からの信号が供給され、シンクブロックが連続する出力
信号を発生するフレーム化回路において、 画素毎の符号化出力信号の最上位ビットがシンクブロッ
クの所定の位置に挿入される。

〔作用〕

可変長ＡＤＲＣのエンコーダの出力信号がシンクブロッ
゛りの連続するデータ系列に変換される。

一つのシンクブロックには、複数例えば１６個の画像ブ
ロックのビットプレーンの中のＭＳＢが所定の位置に挿
入される。従って、シンクブロックの単位で再生データ
が得られるピクチャーサーチ時でも、ＭＳＢを分離して
取り出すことができる。

このＭＳＢとダイナミックレンジＤＲと最小値ＭＩＮと
により、ピクチャーサーチ時でも、２値画像を復元する
ことができる。

〔実施例〕

以下、この発明の一実施例について図面を参照して説明
する。この説明は、下記の順序に従ってなされる。

ａ、記録回路及び再生回路 す、フレーム化回路の入力信号 Ｃ，フレーム化回路の出力信号 ｄ、フレーム化回路の構成及び動作 ｅ、フレーム分解回路の入力信号及び出力信号ｆ、フレ
ーム分解回路の構成及び動作 ｇ、変形例 ａ、記録回路及び再生回路 第１図は、この発明が適用できるディジタルＶＴＲの記
録回路及び再生回路の構成を示し、第１図において、１
で示す入力端子に３原色信号の赤（Ｒ）、緑ＣＧ）及び
青（Ｂ）の信号が供給される。２で示すＡ／Ｄ変換器に
より、３原色信号がディジタル信号に変換される。３で
示すディジタルマトリックス回路により、輝度信号（Ｙ
）及び色差信号（Ｕ、Ｖ）が形成される。この輝度信号
及び色差信号は、（Ｙ：Ｕ：Ｖ）が（４：　４　：４）
のサンプリング周波数を有している。

（４：　４　：　４）のディジタルコンポーネント信号
は、情報量が多いので、レート変換回路４により、（３
：１：Ｏ）のサンプリングレートで且、つ時分割多重信
号に変換される。即ち、輝度信号のサンプリング周波数
が（３／４）とされ、色差信号のサンプリング周波数が
（１／４）とされると共に、色差信号のＵ及びＶがライ
ン順次の信号とされる。

レート変換回路４の出力信号がブロック化回路５に供給
され、テレビジョン走査の順序の信号が画像ブロックの
順序の信号に変換される。

この実施例では、第２図に示すように、連続する２フレ
ームの画面で同一の位置を占める（４ライン×４画素）
の２個の領域Ａｌｌ及びＡｌ１が１画像ブロックを構成
し、１画像ブロックには、３２個の画素が含まれる。ま
た、ブロック化回路５では、入力信号中のブランキング
期間が取り除かれると共に、有効データが連続するもの
とされ、データの系列中にデータ欠如期間が形成される
。

１ライン中に８５８サンプル含まれ、その内の有効デー
タが７２０サンプルであり、１フレームのライン数が５
２５ラインであり、その内の有効ライン数が４８８であ
るので、２フレ一ム期間のデータ数及び有効データ数は
、下記のようになる。

有効データ数：　７２０　Ｘ４８８　Ｘ２　＝７０２，
７２０２フレ一ム期間のデータ数： ８５８　ｘ５２５　ｘ２−９００．７２０ブロック化回
路５は、４フレームメモリにより構成され、２フレ一ム
期間の有効データのみが２フレームメモリに書き込まれ
ると共に、他の２フレームメモリから画像ブロックの順
序に変換された有効データが読み出される。２フレーム
メモリの読み出しアドレスを画像ブロックの順序とする
ことにより、走査線の順序をブロックの順序に変換する
ことができる。従って、ブロック化回路５の出力信号９
には、次式のように、２３１Ｈ（Ｈ；水平周期）のデー
タ欠如期間が含まれる。

（９００，９００−７０２，７２０）÷８５８−２３１
Ｈブロック化回路５の出力信号がＡＤＲＣエンコーダ６
に供給される。ＡＤＲＣエンコーダ６では、画像ブロッ
ク毎の最大値ＭＡＸ、最小値ＭＩＮ、両者の差であるダ
イナミックレンジＤＲが検出され、ダイナミックレンジ
ＤＲに適応して可変長の符号化がなされ、また、駒落と
し処理がなされる。

例えば４個のしきい値ＴＩ、Ｔ２．Ｔ３．Ｔ４（Ｔ４＜
Ｔ３＜Ｔ２＜Ｔｌ）が設定される。画像ブロックのダイ
ナミックレンジＤＲが（０≦ＤＲ＜−Ｔ４）の場合には
、割り当てビット数がＯとされ、画像ブロックの最大値
ＭＡＸ及び最小値ＭＩＮのみが伝送される。（Ｔ４≦Ｄ
Ｒ＜７３）の時には、割り当てビット数が１ビツトとさ
れる。

（Ｔ３≦ＤＲ＜７２）の時には、割り当てビット数が２
ビツトとされる。（Ｔ２≦ＤＲ＜Ｔｌ）の時には、割り
当てビット数が３ビツトとされる。

（ＴＩ≦ＤＲ＜２５５）の時には、割り当てビット数が
４ビツトとされる。これらの４個のしきい値の組を指定
するためのコードとしては、輝度信号用のしきい値コー
ドＹＴＨＲと色信号用のしきい値コードＣＴ）ＩＲとが
ある。

このように、０〜４ビツトの可変長ＡＤＲＣの符号化を
行う場合に、２フレ一ム期間の情報量が所定値を超えな
いように、バッファリングの処理がされる。バッファリ
ングは、２フレ一ム期間のダイナミックレンジＤＲの発
生度数を求め、このダイナミックレンジＤＲの発生度数
の分布から最適なしきい値Ｔ１〜Ｔ４を決定し、更に、
次の処理に備えるためにダイナミックレンジＤＲの度数
が格納されているメモリをクリアする一連の処理からな
る。このバッファリングにより決定されたしきい値を使
用して、可変長ＡＤＲＣの符号化が実行される。

ブロック化回路５の出力信号は、画像ブロックの順序に
変換された２フレームの有効データからなり、ＡＤＲＣ
エンコーダ６では、データ有効期間に、ダイナミックレ
ンジＤＲの度数を収集し、上述のデータ欠如区間におい
て、積算形の度数分布表の作成、しきい値の決定及びメ
モリのクリアの処理を行う０次に、しきい値により、可
変長のＡＤＲＣ符号化を行う。

また、ＡＤＲＣエンコーダ６では、静止画ブロックの場
合に、１ブロツクを構成する二つの領域Ａｌｌ及びＡｌ
１の平均値を形成し、この平均値を二つの領域に代えて
符号化する駒落とし処理がなされる。駒落とし処理によ
り、静止画ブロックの場合に画像データの情報量が％に
圧縮される。

静止画ブロックか動画ブロックかを示す動き判定コード
ＭＤＴが形成される。

ＡＤＲＣエンコーダ６の出力信号は、各画素と対応する
コード信号（ビットプレーンＢＰＬと称する）と付加的
データとからなる。付加的データには、画像ブロック毎
の動き判定コードＭＤＴ、ダイナミックレンジＤＲ，最
小値Ｍ　Ｉ　Ｎ、輝度信号及び色差信号の夫々のしきい
値ＹＴＨＲ，ＣＴＨＲ１画像ブロック番号、２フレ一ム
識別信号ＤＢＦＲ等が含まれる。１ブロツクの画素数は
、静止画の場合に１６、動画の場合に３２である。従っ
て、ビットプレーンＢＰＬのデータ量は、ビット長に応
じて第３図に示すように、最小で０バイト、最大で１６
バイトとなる。

ＡＤＲＣエンコーダ６の出力信号が後述するフレーム化
回路７に供給され、フレーム構成のデータに変換される
。フレーム化回路７の出力信号がエラー訂正符号のパリ
ティ発生回路８に供給され、例えば積符号の構成のエラ
ー訂正符号の符号化がなされる。パリティ発生回路８の
出力信号がディジタル変調回路９に供給され、ディジタ
ル変調の処理を受ける。ディジタル変調回路９の出力信
号が並列→直列変換回路１０に供給され、並列→直列変
換回路１０の出力に直列データの記録信号が得られる。

この記録信号は、磁気テープに回転ヘッドが接して、記
録及び再生を行うテープトランスポート１１に供給され
、テープ上に記録される。また、テープから再生された
再生信号が再生アンプ等を介して直列→並列変換回路１
２に供給されることによって並列の信号とされてディジ
タル復調回路１３に供給され、ディジタル復調の処理が
される。

ディジタル復調回路１３の出力信号がＴＢＣ（時間軸補
正装置）１４に供給される。ＴＢＣ１４の出力信号がエ
ラー訂正回路１５に供給され、エラー訂正符号により、
エラーが訂正される。エラー訂正回路１５からは、訂正
後のデータ及びエラーの有無を示すエラーフラグが発生
する。

エラー訂正回路１５の出力信号が後述するフレーム分解
回路１６に供給される。フレーム分解回路１６により、
ビットプレーン、付加的データ及びエラーフラグが分離
され、このフレーム分解回路１６の出力信号がＡＤＲＣ
デコーダ１７に供給される。ＡＤＲＣデコーダ１７では
、付加的データを使用してビットプレーンの復号がされ
、各画素と対応する８ビツトの復元データが得られる。

ＡＤＲＣデコーダ１７の出力信号がブロック分解回路１
８に供給される。

ブロック分解回路１８は、後述のように、画像ブロック
の順序の各画素のデータをテレビジョン信号の走査順序
の信号に変換する。ブロック分解回路１８からは、各画
素と対応して８ビツトのコード信号である画素データと
、各画素のエラーの有無を示すエラーフラグと、動き判
定コードとが発生する。動き判定コードは、静止画ブロ
ックか動画ブロックかを示す信号であり、付加的データ
から分離されたものである。静止画ブロックの場合には
、ＡＤＲＣエンコーダ６において、１ブロツクを構成す
る２個の領域Ａｌｌ及びＡ１２に代えて両者の平均値が
符号化される駒落とし圧縮がされている。

ブロック分解回路１８の出力信号がスムージング回路１
９に供給される。スムージング回路１９では、駒落とし
圧縮されている静止画ブロックに関して、補間がされ、
１個の領域が２個の領域のデータとして使用される。こ
れと共に、静止画ブロックが連続した時に、ブロック間
の画像の繋がりが不自然になることを防止する平滑化の
処理がなされる。スムージング回路１９の出力には、画
素データ及びエラーフラグが発生し、これらの出力信号
がエラー修整回路２０に供給される。エラー修整回路２
０では、エラーデータが時間的及び空間的に相関を持つ
他の正しいデータにより補間される。

エラー修整回路２０の出力信号がレート変換回路２１に
供給される。レート変換回路２１により、（３：１：Ｏ
）の時分割多重信号が（４：　４　：４）のコンポーネ
ント信号に変換される。レート変換回路２１の出力信号
（輝度信号Ｙ２色差信号Ｕ、Ｖ）がディジタルマトリッ
クス回路２２に供給され、３原色信号（Ｒ，Ｇ、Ｂ）に
変換される。

Ｄ／Ａ変換器２３により、３原色信号がアナログの３原
色信号に変換され、出力端子２４に取り出される。

ｂ、フレーム化回路の入力信号 第４図は、フレーム化回路の構成の全体を示す。

フレーム化回路にＡＤＲＣエンコーダ６から供給される
入力信号について、最初に説明する。これらの入力信号
は、第５図に示すタイミング信号と同期して供給される
。第５図において、ＦＲＩＤは、フレーム周期で反転す
るフレームＩＤであり、ＤＢＦＲは、２フレ一ム周期で
反転する２フレームＩＤであり、ＤＴＥＮは、データの
有効期間を示すデータイネーブル信号であり、ＢＬＫＰ
は、ブロック周期のブロックパルスである。２フレーム
ＩＤは、高速再生時には、破線で示す波形となる。

ＹＴＨＲ及びＣＴＨＲ：これらのしきい値コードは、共
にＡＤＲＣエンコーダ６のバッファリングの結果、２フ
レーム毎に１個の値が定まる５ビツトのコードである。

しかし、ＡＤＲＣエンコーダ６から出力される時には、
各々の画像ブロックに付いている。なお、輝度信号Ｙの
画像ブロックには、ＹＴＨＲ，色信号Ｃの画像ブロック
には、ＣＴＨＲが付いている。

フレーム化回路では、これらのしきい値コードＹＴＨＲ
及びＣＴＨＲを単にデータとして扱うが、後述のように
、ブロック分解回路では、各画像ブロックのＢＴＬ　（
ビット長データ）を復元するために、これらのしきい値
コードが使用される。その理由は、ＢＴＬがフレーム化
回路からフレーム分解回路に伝送されないことによる。

また、ノーマル再生時には、２フレームに付き定まった
１個づつのＹＴＨＲ及びＣＴＩ（Ｒが２フレーム内の全
ての画像ブロックのＢＴＬを出すために使われるので、
ＹＴＨＲ及びＣＴＨＲは、非常に重要なコードである。

ＹＣＩＤ：画像ブロックがＹ信号のブロックか、Ｃ信号
のブロックかを示す１ビツトのフラグである。

ＭＤＴ　：画像ブロックが駒落としされているかどうか
を示す２ビツトのフラグである。ＶＤＴが（００）の時
には、静止ブロックであって、駒落としされていること
を意味し、これが（１１）の時には、動きブロックであ
って、駒落としされていないことを意味する。サブサン
プリングを併用している場合には、補間フィルタの選択
信号としても使用される。フレーム化回路及びフレーム
分解回路は、共に、このフラグをデータとして扱うだけ
でな（、コントロール系回路の入力信号としても使用す
る。具体的には、各画像ブロックの有効ＢＰＬのバイト
数を求める時に使う。

ＤＲ：画像ブロック内の振幅を表す８ビツトのダイナミ
ックレンジのデータである。フレーム化回路では、ＤＲ
を単にデータとして扱うだけであるが、フレーム分解回
路では、各画像ブロックのビット長を出すために、ＹＴ
）ＩＲとＣＴＨＲと組み合わせて使う。

ＭＩＮ：画像ブロック内の振幅の最小値を示す８ビツト
のデータである。

ＢＰＬ３〜ＢＰＬＯ：ビットプレーンを示し、各画素の
符号化コード信号である。有効、無効の区別なく、４ビ
ット並列に入力される。有効なりＰＬは、ＭＤＴ及びＢ
ＴＬにより定まる。第６図及び第７図において、斜線を
付した部分は、有効なりＰＬを示すもので、第６図は、
駒落とし処理がされた画像ブロックのＢＰＬを示し、第
７図は、駒落とし処理がされない画像ブロックのＢＰＬ
を示す。

第６図Ａ及び第７図Ａに示すように、（ＢＴＬ＝０）の
場合には、有効ビットが全く無い０画像ブロックの（４
ｘ４ｘ２−３２画素）の各画素が４ビツトの符号化コー
ドを有し、ＢＰＬ３が符号化コードの最上位ビット（Ｍ
ＳＢ）の集合であり、ＢＰＬ２が符号化コードの第２番
目のビットの集合であり、ＢＰＬＩが符号化コードの第
３番目のビットの集合であり、ＢＰＬＯが符号化コード
の第４番目のビット、即ち、最下位ビット（ＬＳＢ）の
集合である。駒落としされた画像ブロックは、１６画素
で構成されている。

（ＢＴＬ＝１）の場合には、第６図Ｂ及び第７図Ｂに夫
々示すように、有効データが夫々１６ビツト及び３２ビ
ツトである。（ＢＴＬ−２）の場合には、第６図Ｃ及び
第７図Ｃに夫々示すように、有効データが夫々３２ピツ
ト及び６４ビツトである。（ＢＴＬ−３）の場合には、
第６図Ｂ及び第７図Ｂに夫々示すように、有効データが
夫々４８ビツト及び９６ビツトである。（ＢＴＬ−４）
の場合には、第６図り及び第７図りに夫々示すように、
有効データが夫々６４ビツト及び１２８ビツトである。

ＢＴＬ：１画素当たりの有効ビット数を示すビット長デ
ータである０画像ブロックのダイナミックレンジＤＲと
しきい値コードＴＨＲから画像ブロック毎に定まる。０
から３迄の値をとる。

ＢＫＡＤ：画像ブロックのシリアル番号を示すＣ，フレ
ーム化回路の出力信号 フレーム化回路は、後段で、オーバーヘッドが容易に付
けられるように、オーバーヘッド領域を空けてシンクブ
ロックが連続するデータバイト列ＤＴを出力する。デー
タバイト列ＤＴは、画像有効符号（ＭＤＴ、ＤＲ，ＭＩ
Ｎ、有効ＢＰＬ）だけでなく、１シンクブロツクにつき
１個だけ付加されるＹＴＨＲ，ＣＴＨＲＳＤＢＦＲ，Ｂ
Ｐ　Ｉ　Ｄがある。これらの付加的符号は、フレーム分
解回路の動作のための補助的手段として重要である。

更に、タイミングコントロール信号として、ＦＲＩＤ、
５ＹＮＰ　（シンクパルス）が出力される。

５ＹＮＰは、回路内でのシンクブロックの同期信号でる
。出力側のＦＲＩＤは、５ＹＮＰと同期している。

第８図を参照して符号の配列について説明する。

第８図Ａに示すタイミング信号ＦＲＩＤで規定される２
フレ一ム周期には、第８図Ｂに示すように、８個のセグ
メントが含まれる。１セグメントには、シンクパルス５
ＹＮＰ　（第８図Ｃ）と同期した（１８４＋１２−１９
６）個のシンクブロックが含まれる。１８４個のシンク
プロッタが画像符号領域及び付加符号領域のある有効シ
ンクブロックであり、後ろの１２個のシンクブロックが
エラー訂正符号のパリティが含まれる無効シンクブロッ
クである。１シンクブロツクの長さが１５６バイトとさ
れ、１シンクブロツク内に、１６個の画像ブロックのデ
ータが挿入される。

タイミング信号ＦＲＩＤの１周期内の第１番目から第７
番目のセグメントは、夫々第８図りに示すデータ構成を
有し、第８番目のセグメントは、第８図Ｅに示すデータ
構成を有する。シンクブロックは、そのデータ配列によ
り、Ａタイプ、Ｂｌタイプ、８２タイプの３種類に区別
される。Ｂｌタイプが主要なものである。第１番目から
第７番目のセグメントの（４Ｘ４６−１８４）個の有効
シンクブロックは、最初と最後に夫々位置する５個のＡ
タイプのシンクブロックと、中間に配された１７４個の
Ｂｌタイプのシンクブロックとからなる。ＰＴＯは、水
平方向に整列するデータに関してのエラー訂正符号のパ
リティであり、ＰＴ２は、垂直方向に整列するデータに
関してのパリティである。第８番目のセグメントの有効
シンクブロックは、最初と最後に夫々位置するＡタイプ
のシンクブロックと、中間に配されたＢ１タイプ及びＢ
２タイプのシンクブロックとからなる。

第８図Ｆは、Ｂｌタイプのシンクブロックのデータ構成
を示し、第８図Ｈは、８２タイプのシンクブロックのデ
ータ構成を示し、第８図■は、Ａタイプのシンクブロッ
クのデータ構成を示す、シンクブロックは、その先頭に
シンクパターン（ＳＹＮＣ）とＩＤとを有する。ＩＤは
、２フレ一ム期間に含まれる（８Ｘ１９６−１５６８）
個のシンクブロックに対して付された一連の番号（シン
クブロック番号）である。また、ＩＤの後のシンクブロ
ックの先頭の部分が第８図Ｇに拡大して示されている。

シンクブロックの符号配列の原則について説明する。シ
ンクブロックの中で、エラー訂正符号のパリティが付加
されるオーバーヘッド部分を除いた部分は、画像符号領
域と付加符号領域とに分けられる０画像符号領域には、
ＭＤＴ、ＤＲ，ＭＩＮ、ＢＰＬが含まれ、付加符号領域
には、ＤＢＦＲ，ＹＴＨＲ，ＣＴＨＲ，ＢＰＩＤが含ま
れる。

付加符号領域は、タイプの違いと無関係にシンクブロッ
クの先頭付近に位置し、第８図Ｇに示す構成を有してい
る。

ＡＤＲＣエンコーダの出力の中で、ＭＤＴ、ＤＲ，ＭＩ
Ｎは、重要語として、画像符号領域の中の所定の位置に
配置されている。第８図Ｆ及び第８図Ｇに示すように、
４個の画像ブロックのＭＤＴ（計１バイト）の後に、４
個の画像ブロックの夫々のＤＲ，ＭＩＮが位置している
。これらのＭＤＴ、ＤＲ，ＭＩＮは、３バイト間隔で位
置している。一つの有効シンクブロック内には、計１６
個の画像ブロックのＭＤＴ、ＤＲ，ＭＩＮが含マれてい
る。他の重要語としては、付加符号であるＹＴＨＲ，Ｃ
ＴＨＲ，ＢＰＩＤがある。これらの重要語に対しては、
特別にパリティが付加され、エラーの影響が軽減されて
いる。ＰＴＩが重要語に対するエラー訂正符号のパリテ
ィである。

画像符号領域の中で、重要語により占められた部分を除
（他の部分には、ビットプレーンＢＰＬが位置する。Ｂ
ＰＬの中のＢＰＬ３　（ＭＳＢ）は、特別に扱われ、画
像ブロックに有効なＭＳＢが存在する場合には、同じ画
像ブロックのＭＤＴ、ＤＲ，ＭＩＮの近くの所定の位置
（これをＭＢＰスロットと称する。）にＭＳＢが配され
る。この例では、ＤＲＳＭＩＮの夫々の後の２バイトが
ＭＢＰスロットとされている。ＭＳＢには、特別なパリ
ティを付加していない。

重要語とＭＳＢとで埋められていない画像符号領域に、
ＭＳＢ以外の有効なりＰＬ　（これを総称してＢＰＬＸ
と称する。）が２フレームの全体にわたって、順に詰め
ている。

第８図Ｇにおいて、ＢＰＩＤは、そのシンクブロックの
最初のＢＰＬ、ＸのＩＤ信号である。１５ビツトのＢＰ
ＩＤＩは、このＢＰＬＸの属する２フレーム内の画像ブ
ロックの番号を示し、ＢＰＩＤ２は、画像ブロック内で
の各バイトに付された番号（サブブロック番号）を示す
。付加符号領域の最初の１バイトがＢＡＩとされ、以下
、第２番目、第３番目、第４番目の夫々のバイトがＢＡ
２、ＢＡ３、ＢＡ４とされている。この付加符号領域の
データ構成は、Ａタイプ、Ｂｌタイプ、８２タイプの間
で同一である。Ａタイプの有効シンクブロックには、第
８図Ｉに示すように、ＭＤＴ、ＤＲ，ＭＩＮが含まれず
、Ｂｌタイプのシンクブロックには、第８図Ｆに示すよ
うに、ＭＤＴ、ＤＲ。

ＭＩＮが含まれる。この２種類の有効シンクブロックの
個数を調整して、有効な符号が入らない無駄なＭＤＴ、
ＤＲ，ＭＩＮのスロットが減らされている。更に、ＶＤ
Ｔ、ＤＲ，ＭＩＮのスロットを部分的に有する８２タイ
プ（第８図Ｈに示される）の有効シンクブロックも入れ
て、無駄なＭＤＴ、ＤＲ，ＭＩＮを完全になくすことは
、容易である。

ｄ、フレーム化回路の構成及び動作 第４図を参照して、フレーム化回路７について説明する
。フレーム化回路７は、メモリ部を有し、このメモリ部
は、各符号専用のメモリブロック３１〜３７と、レジス
タブロック３８とから構成されている。メモリブロック
３１〜３７は、二つのメモリからなるダブルバンク構成
とされ、一方のメモリにデータが書き込まれている２フ
レ一ム期間で、他方のメモリから２フレ一ム期間のデー
タが読み出される。

メモリブロック３１は、動き検出フラグＭＤＴ用のもの
で、２ビツトのＭＤＴが直列並列変換回路３９により、
８ビット並列のデータに変換されてメモリブロック３１
に対して供給される。

メモリブロック３２は、ダイナミックレンジＤＲ用のも
ので、８ビツトのＤＲがメモリブロック３２に対して供
給される。

メモリブロック３３は、画像ブロックの最小値ＭＩＮ用
のもので、８ビツトのＭＩＮがメモリブロック３３に対
して供給される。

メモリブロック３４は、ビット長データＢＴＬ用のもの
で、（Ｏ〜４）ビットのビット長を示す３ビツトのＢＴ
Ｌがメモリブロック３４に対して供給される。

メモリブロック３５及び３６は、ビットプレーンＢＰＬ
用のもので、４ビット並列のＢＰＬが直列並列変換回路
４０により、８ビット並列のデータに変換される。直列
並列変換回路４０は、ＢＰＬ３（即ち、ＭＳＢ）、ＢＰ
Ｌ２、ＢＰＬＩ、ＢＰＬＯの夫々を８ビット並列のデー
タに変換する。

この実施例では、１個の画像ブロックが３２個の画素で
構成されるので、ビットプレーンは、（４ピツ）Ｘ３２
）（第７図Ｅ参照）のデータ量である。この３２個の画
素が８画素ずつに４等分される。この各ビットブレーン
の８画素分が直列並列変換回路４０により１バイトの並
列データに変換される。つまり、直列並列変換回路４０
からは、１バイトのＢＰＬ３　　（ＭＳＢ）、１バイト
のＢＰＬ２．１バイトのＢＰＬＩ、１バイトのＢＰＬＯ
が順次出力され、この４バイトの配列が４回繰り返され
る。ＢＰＩＤ２は、１画像ブロックの１６バイトの順序
を示すブロック内番号である。この直列並列変換回路４
０の出力信号の中で、ＭＳＢがメモリブロック３５に供
給され、その他のビットプレーンＢＰＬＸがメモリブロ
ック３６に供給される。

メモリブロック３７は、ＢＰＩＤＩ、ＢＰＩＤ２及びＤ
ＢＦＲ（第８図Ｇ参照）用のものである。

ＢＰＩＤＩ、ＢＰ　Ｉ　Ｄ２は、ＢＰＩＤＩは、レジス
タ４１を介してメモリブロック３７に供給され、カウン
タ４２で形成されたＢＰ　Ｉ　Ｄ２は、レジスタ４３を
介してメモリブロック３７に供給される。

レジスタブロック３８には、しきい値コードＴＨＲとＹ
Ｃ識別信信号ＣＩＤが供給される。

メモリブロック３１〜３７の夫々の一方のメモリバンク
に２フレ一ム期間で入力信号が書き込まれ、次の２フレ
一ム期間でメモリブロック３１〜３７が読み出され、第
８図に示すデータバイト列ＤＴが出力される。

書き込み側の制御のために、主要なライトタイミング信
号を入力タイミング信号ＦＲＩＤ、ＢＬＫＰ、ＤＴＥＮ
から形成するライトタイミング発生回路４４、有効ビッ
トブレーンをメモリに書き込むためのライトコントロー
ル回路４５、画像ブロック周期カウンタ４６、ＢＰＬＸ
書き込みカウンタ４７、ＭＳＢ書き込み下位アドレスカ
ウンタ４８が設けられている。

画像ブロック番号を示すＢＰＩＤＩ　（ＮＢＫ）がメモ
リブロック３−１．３２．３３．３４の書き込みアドレ
スとされると共に、加算回路４９に供給され、加算回路
４９でＭＳＢ書き込み下位アドレスカウンタ４８で発生
した下位アドレスと加算される。加算回路４９の出力が
メモリブロック３５の書き込みアドレスとされる。

メモリブロック３１．３２．３３．３５．３６．３７及
びレジスタブロック３８の出力側に、夫々出力制御機能
を有するレジスタ５１．５２．５３．５５．５６．５７
．５８が設けられている。これらのレジスタから制御さ
れた順序でデータが読み出され、データバイト列ＤＴが
形成される。また、エラーフラグＥＦは、エラーが無い
ことを示す値（“０”）とされている。

読み出し側の制御のために、主要なリードタイミング信
号を入力タイミング信号ＦＲＩＤ、ＢＬＫＰ、ＤＴＥＮ
から形成するリードタイミング発生回路６１、スロット
シーケンス発生回路６２、ＭＳＢ及び有効なりＰＬＸの
読み出しを制御するためのリードコントロール回路６３
、シンクブロック周期カウンタ６４、シンクブロックカ
ウンタ６５、読み出し画像ブロックカウンタ６６、ＢＰ
ＬＸ読み出しカウンタ６７、ＭＳＢ読み出し下位アドレ
スカウンタ６８とが設けられている。

画像ブロックカウンタ６６の出力信号がメモリブロック
３１．３２．３３．３４に、読み出しアドレスとして供
給されると共に、加算回路６９に供給され、ＭＳＢ読み
出し下位アドレスカウンタ６８で形成された下位アドレ
スと加算される。加算回路６９の出力信号がメモリブロ
ック３５に読み出しアドレスとして供給される。

スロットシーケンス発生回路６２からの出力信号で、レ
ジスタ５１．５２．５３．５７．５８から出力が取り出
されるタイミングが制御される。

リードコントロール回路６３には、メモリブロック３１
からのＭＤＴとメモリブロック３４からのＢＴＬとスロ
ットシーケンス発生回路６２の出力信号とが供給される
。リードコントロール回路６３の出力信号がＭＳＢ読み
出し下位アドレスカウンタ６８に供給され、また、レジ
スタ５５及び５６がリードコントロール回路６３の出力
信号で制御される。

上述のフレーム化回路７において、各符号の書き込み及
び読み出し動作について説明する。

しきい値コードＴＨＲは、データ書き込み期間（２フレ
ーム）において、ＹＣＩＤに従って、レジスタブロック
３８内のＹＴＨＲ用のレジスタとＣＴＨＲ用のレジスタ
とに夫々書き込まれる。これらのＴ）（Ｒは、書き込み
期間が終了するまで保持され、次の２フレ一ム期間の有
効シンクブロックのＹＴＨＲスロット、ＣＴＨＲスロッ
トで出力される。

ＭＤＴ、ＤＲ，ＭＩＮ、ＢＴＬは、画像ブロック番号を
書き込みアドレスとして、各々の専用のメモリに書き込
まれる。ＭＤＴは、１画像ブロックで２ビツトであるの
で、メモリブロック３１に書き込む前に、直列並列変換
回路３９で、４画像ブロック分まとめられる。読み出し
期間では、全てのＤＲＳＭＩＮと４画像ブロックにつき
１個のＭＤＴバイトが所定のタイミングのスロットに画
像ブロックの順序で出力される。ＢＴＬは、ＤＲｌＭＩ
ＮＳＭＤＴと同時にメモリから読み出されるが、データ
バイト列ＤＴには、出力されず、すこドコントロール回
路６３に出力され、ＭＢＰスロットの判断のために使用
される。

ＭＳＢ　（ＢＰＬ３）は、他のビットプレーンと同様に
、直列並列変換回路４０でバイト列に変換される。１画
像ブロックにつき４バイトのＭＳＢは、有効／無効と無
関係にメモリブロック３５に書き込まれる。書き込みア
ドレスは、上位が画像ブロック番号であり、下位が画像
ブロック内番号としている。ＭＢＰスロットは、ＤＲＳ
ＭＩＮのスロットの近くにあり、１画像ブロックにつき
４スロツトである。

読み出し期間において、画像ブロックに有効ＭＳＢがあ
る場合には、これがＭＢＰスロットに入れられる。ＭＢ
Ｐスロットの判断は、ＭＤＴとＢＴＬとによりリードコ
ントロール回路６３が行う。

ある画像ブロックのＭＢＰスロットを順にＭＢＰｌ、Ｍ
ｎＦ２、ＭｎＦ３、ＭｎＦ４とすると、これらのＭＢＰ
スロットに入る符号種類と（ＭＤＴ。

ＢＴＬ）との対応は、下記に示すものとなる。

ＭＤＴ　　ＢＴＬ　　ＭＢＰＩ　　ＭｎＦ２　　ＭｎＦ
３　　ＭｎＦ４０　　０　　　ＢＰＬ　　　ＢＰＬ　　
　ＢＰＬ　　　ＢＰＬｏ　　　１　　　ＭＳＢ　　　Ｍ
ＳＢ　　　ＢＰＬ　　　ＢＰＬｏ　　　２　　　ＭＳＢ
　　　ＭＳＢ　　　ＢＰＬ　　　ＢＰＬｏ　　　３　　
　ＭＳＢ　　　ＭＳＢ　　　ＢＰＬ　　　ＢＰＬｏ　　
　４　　　ＭＳＢ　　　ＭＳＢ　　　ＢＰＬ　　　ＢＰ
Ｌｌ　　　０　　　ＢＰＬ　　　ＢＰＬ　　　ＢＰＬ　
　　ＢＰＬｌ　　　１　　　ＭＳＢ　　　ＭＳＢ　　　
ＭＳＢ　　　？ｌ５Ｂ１　　２　　　ＭＳＢ　　　ＭＳ
Ｂ　　　ＭＳＢ　　　ＭＳＢｌ　　　３　　　ＭＳＢ　
　　ＭＳＢ　　　ＭＳＢ　　　ＭＳＢｌ　　　４　　　
ＭＳＢ　　　ＭＳＢ　　　ＭＳＢ　　　ＭＳＢＭＳＢを
除くビットブレーンＢＰＬＸは、１画像ブロックにつき
１２バイトあるが、この中で有効なものだけがメモリブ
ロック３６の０から連続したアドレスに書き込まれる。

有効なりＰＬＸの判別は、ライトコントロール回路４５
がＭＤＴとＢＴＬに基づいて行う、（ＭＤＴ、ＢＴＬ）
と有効ＢＰＬＸとの対応は、第６図及び第７図に示され
ている。ＢＰＩＤは、ＢＰＬＸと１対１に対応している
ので、ＢＰＬＸと同一アドレスに書き込まれる。但し、
データバイト列ＤＴとして出力されるＢＰＩＤは、有効
シンクブロックの先頭に来るＢＰＬＸに付随しているも
のだけである。

読み出し期間には、有効ＢＰＬＸは、ＭＢＰスロットの
うちで、ＭＳＢで占められない部分とＢＰＬスロットの
２種類のスロットに順々に出される。有効シンクブロッ
クの最初に出すＢＰＬＸのＢＰＩＤは、有効シンクブロ
ックの先頭で、ＢＰＬＸと共に、メモリブロック３７か
ら読み出して、レジスタ５７及び５８・にラッチされ、
ＢＰＩＤのスロットが来たら、データバイト列ＤＴに出
力する。

２フレーム内の画像ブロックの位置と対応する画像ブロ
ック番号は、１５ビツトからなり、ＡＤＲＣエンコーダ
６からは、２バイトの形で入力される。２フレーム毎に
値が反転するＤＢＦＲは、この２バイトに含まれる空き
の１ビツトに入れられている。画像ブロック番号は、Ｂ
ＰＩＤＩとして使われ（第８図Ｇ参照）、ＤＢＦＲも同
時に扱われている。

ｅ、フレーｂ分解回路の人力信号及び出力信号第９図は
、フレーム分解回路１６の一例の構成を示す。フレーム
分解回路１６には、再生された信号が入力されるので、
フレーム分解回路１６に対する入力信号は、フレーム化
回路７から出力されるデータバイト列ＤＴに他ならない
。但し、記録及び再生の過程でエラーが発生した場合に
は、エラーがあるデータバイトでエラーフラグＥＦがハ
イレベルとなる。テープ速度が高速とされるピクチャー
サーチの時には、磁気ヘッドが磁気テープの複数のセグ
メントを跨がって走査するので、異なる２フレ一ム期間
に含まれるデータバイトがシンクブロック単位で細分化
されて、フレーム分解回路１６に入力される。

フレーム分解回路１６の出力信号は、エラーが全く無い
とすれば、ＡＤＲＣエンコーダ６の出力信号と同一であ
る。しかし、ノーマル再生の時でも、入力データバイト
列には、エラーが含まれるので、エラーの影響を受ける
。ＭＳＢを除くビットプレーンであるＢＰＬＸには、伝
播エラーが発生する。ＹＴＨＲ，ＣＴＨＲ，ＤＢＰＲは
、多数決ブロックを通るので、エラーは、皆無と言える
ほど少なくなる。

ピクチャーサーチ時には、信号が複数の２フレ一ム間に
跨がったものとなるので、ＢＰＩＤが無効となり、ＢＰ
ＬＸを正しく復元することが不可能となる。従って、Ｂ
ＰＬＸは、出力されずに、ＤＲ，ＭＩＮ、有効ＭＳＢの
みが有効データとして出力される。この場合には、各画
像ブロックが２値画像として復元された再生画面が得ら
れる。

この再生画面は、ノーマル再生時と比較して、振幅分解
能が低下したものであるが、空間分解能は、劣化せずに
、画像の内容をある程度判別でき、ピクチャーサーチ時
の再生画面としては、問題がない。

ｒ、フレーム分解回路の構成及び動作 第９図に示されるフレーム分解回路は、大きく分けて、
前置部と主要部とからなる。前置部は、多数決ブロック
８１．８３とＦＩＦＯメモリ８２．８４．８５と位相合
わせ用の遅延回路８６とで構成されている。多数決ブロ
ック８１及びＦＩＦＯメモリ８２は、ＤＢＦＲ用のもの
で、多数決ブロック８３は、ＴＨＲ用のもので、ＦＩＦ
Ｏメモリ８４がＹＴＨＲ用、ＦＩＦＯメモリ８５がＣＴ
ＨＲ用のものである。

主要部には、各符号専用のメモリブロック７１〜８０が
備えられている。これらは、フレーム化回路と同様に、
ダブルバンクの構成とされている。

７１は、ＦＩＦＯメモリ８２からの１ビツトのＤＢＦＲ
用のメモリブロックである。７２は、ＦＩＦＯメモリ８
４及び８５からのＹＴＨＲ及びＣＴＨＲ（夫々１バイト
）用のメモリブロックである。

７３は、遅延回路８６及び並列直列変換回路８７を介さ
れた２ビツトのＭＤＴ用のメモリブロックである。７４
及び７５は、夫々、遅延回路８６を介されたＤＲ及びＭ
ＩＮ用のメモリブロックである。７８．７９．８０は、
遅延回路８６を介されたＭＳＢ、ＢＰＬＸ、ＢＰＩＤ用
のメモリブロックである。７６は、ＹＣＲＯＭ８９から
のＹＣＩＤ用のメモリブロックである。ＹＣＲＯＭ８９
には、書き込み側画像ブロック番号カウンタ８８で発生
したアドレス信号が供給される。７７は、ＢＴＬ再生回
路９０からのＢＴＬが書き込まれるＢＴＬ用のメモリブ
ロックである。

７個のメモリブロック７１〜７７は、画像ブロック番号
をアドレスとしている。書き込み側画像ブロックカウン
タ８８で発生した画像ブロックと対応する書き込みアド
レスがメモリブロック７１〜７７に供給される。読み出
し側画像ブロックカウンタ１００で発生した読み出しア
ドレスがメモリブロック７１〜７７に供給される。

書き込み側画像ブロック内ＭＳＢ番号カウンタ９１で発
生した下位アドレスと画像ブロック番号（上位アドレス
）とが加算回路９２で加算され、加算回路９２の出力が
メモリブロック７８に対して、書き込みアドレスとして
供給される。読み出し側と同様に、読み出し側画像ブロ
ック内ＭＳＢ番号カウンタ１０１で発生した下位アドレ
スと画像ブロック番号ＮＢＫＲ（上位アドレス）とが加
算回路１０２で加算され、加算回路１０２の出力がメモ
リブロック７８に対して、読み出しアドレスとして供給
される。

メモリブロック７９は、上位アドレスを有効シンクブロ
ック番号とし、下位アドレスを有効シンクブロック内番
号としている。９４で示す有効シンクブロック番号カウ
ンタの出力信号が加算回路９６に供給され、ブロック内
番号カウンタ９５の出力信号と加算され、加算回路９６
の出力信号がメモリブロック７９に書き込みアドレスと
して供給される。メモリブロック７９と関連してＢＰＬ
Ｘライトコントロール回路９３が設けられている。

１０３で示すＢＰＬＸリードコントロール回路と、ＢＰ
ＬＸ読み出しカウンタ１０４（上位）及び１０５（下位
）と、加算回路１０６とで形成された読み出しアドレス
がメモリブロック７９に読み出しアドレスとして供給さ
れる。リードコントロール回路１０３には、ブロック番
号カウンタ１００とブロック周期カウンタ１０７の出力
信号が加算回路１０８で加算されて供給される。

前述のフレーム化回路では、ＡＤＲＣエンコーダからの
全てのＢＰＬＸに対して、ＢＰＩＤが付いていたが、フ
レーム分解回路に入力されるデータバイト列ＤＴには、
有効シンクブロックに１個のＢＰ　Ｉ　ＤＬか付いてい
ない。このＢＰＩＤは、そのシンクブロックの最初にあ
るＢＰＬＸの属する画像ブロック番号と画像ブロック内
での番号を示している。従って、メモリブロック８０に
は、カウンタ９４からの有効シンクブロック番号が書き
込みアドレスとして供給される。同様に、ＢＰＩＤ読み
出しカウンタ１０９の出力信号がメモリブロック８０に
読み出しアドレスとして供給される。読み出されたＢＰ
ＩＤがリードコントロール回路１０３に供給される。

メモリブロック７８及び７９から夫々、読み出されたＭ
ＳＢ及びＢＰＬＸが共通に並列直列変換回路１１０に供
給され、並列直列変換回路１１０からビットプレーンＢ
ＰＬ３〜ＢＰＬＯが取り出される。

また、タイミング信号ＦＲＩＤ、　シンクパルス５ＹＮ
Ｐ及びデータ有効期間を示す信号ＣＤＥＮとが供給され
、書き込み側の主要なタイミングを発生するライトタイ
ミング発生回路９７が設けられている。また、読み出し
側の主要なタイミング信号と、タイミング信号ＦＲＩＤ
、ＢＬＫＰ及びデータ有効期間を示す信号ＤＴＥＮとを
発生するリードタイミング発生回路９８が設けられてい
る。

メモリブロック７１〜８０は、フレーム化回路と同様に
、二つのメモリバンクを夫々有し、２フレ一ム期間に入
力されるデータは、−旦符号の種類毎にメモリブロック
に書き込まれ、次の２フレ一ム期間で順序だてて読み出
される。

入力データの中の重要語の扱いについて説明する０重要
語（ＭＤＴ、ＤＲ，ＭＩＮ、ＹＣＩＤ。

ＢＴＬ、ＤＢＦＲ，ＴＨＲ）は、画像ブロック番号を書
き込みアドレスとしてメモリブロック７１〜７７に書き
込まれる。書き込みアドレスと書き込みパルスは、全て
の重要語が共用している。

動きを示すフラグＭＤＴは、メモリブロック７３に書き
込まれる前に、並列直列変換回路８７により１画像ブロ
ック毎に分解される。第９図では、省略されているが、
ダイナミックレンジＤＲとＭＤＴとは、ＢＴＬ再生回路
９０にも供給される。

ＢＴＬ再生回路９０は、ＤＲとＭＤＴとから画像ブロッ
ク毎にビットプレーンのビット長を示すデータＢＴＬを
復号する。

ＹＣＲＯＭ８９は、カウンタ８８からの画像ブロック番
号からＹＣＩＤを再生する。画像ブロック毎のしきい値
ＴＨＲは、このＹＣＩＤで選択されたＹＴＨＲとＣＴＨ
Ｒとからなる。

メモリブロック７１〜７７に書き込まれた重要語は、次
の２フレ一ム期間において、画像ブロック番号を読み出
しアドレスとして、ＡＤＲＣエンコーダ６の出力信号と
同じタイミングで読み出される０重要語は、特別にエラ
ー訂正能力が強化されているので、伝播エラーが発生し
ない。

フレーム分解回路の前置部に設けられた多数決ブロック
８１．８３の処理について説明する。最初にしきい値Ｔ
ＨＲの処理について説明する。Ｔ１（Ｒは、フレーム分
解回路では、データとして扱われると共に、ピット長デ
ータＢＴＬを再生するためにも用いられる。また、ＴＨ
Ｒは、フレーム分解回路からは、各画像ブロックに付け
て出力され、ＡＤＲＣデコーダも、ＴＨＲを見てＢＴＬ
を求めることができる。しかし、メモリブロック７７か
らＢＴＬ再生回路９０で復元されたＢＴＬが各画像ブロ
ックに付けて出力されるので、実際には、フレーム分解
回路からＴＨＲを出力する必要がない。

第１０図において、破線で囲んで示す構成は、多数決ブ
ロック８３である。多数決ブロック８３は、シフトレジ
スタ１１１、ロジック回路１１２及びセレクタ１１３か
らなる。シフトレジスタ１１１には、データバイト列Ｄ
Ｔが供給され、シフトパルスでシフトレジスタ１１１が
シフト動作を行う。シフトレジスタ１１１には、各シン
クブロックに挿入されているしきい値データＴＨＲが順
次取り込まれる。シフトレジスタ１１１からの連続する
５個のＴＨＲがロジック回路１１２に供給され、この５
個のＴＨＲが全て一致するかどうかが判定される。ロジ
ック回路１１２の出力信号でセレクタ１１３が制御され
、一致が検出された時に、シフトレジスタレジスタ１１
１の中央に位置しているＴＨＲがセレクタ１１３で選択
される。

また、ロジック回路１１２の出力信号は、全て一致して
いる時に、ローレベルとなり、一致してない時にハイレ
ベルとなるエラーフラグＥＦを発生する。

セレクタ１１３で選択されたＴＨＲ及びロジック回路１
１２からのＥＦがＦＩＦＯメモリ８４に供給される。１
１４で示す付加回路が設けられており、付加回路１１４
に対して、ＥＦが供給される。付加回路１１４により、
ＦＩＦＯメモリ８４に対するホールド信号及びリセット
信号が形成される。ＦＩＦＯメモリ８４には、ライト信
号及びリード信号が供給されている。

ピクチャーサーチ時には、第１１図Ａに示すように、テ
ープに形成された複数のセグメント（トラック）を跨が
って、矢印ＨＸで示すように、ヘッドが走査する。この
例では、２フレ一ム分の記録信号が８本のセグメントと
して記録されており、第１１図において、ｎ、ｎ＋１．
ｎ＋２．ｎ＋３・・・は、２フレ一ム期間の番号を示し
ている。

従って、第１１図已に示すように、２フレーム毎に反転
するＤＢＦＲと２フレーム毎のＴＨＲが発生する。

ヘッドの走査軌跡がｎ番目の２フレ一ム期間のデータが
記録されたセグメントからｎ＋１番目の２フレ一ム期間
のデータが記録されたセグメントに移る部分を第１１図
Ｃに拡大して示す、第１１図りは、再生データと同期し
たシンクパルス５ＹＮＰを示す。また、第１１図Ｅは、
再生ＴＨＲ１多数決処理された後のＴＨＲ及びエラーフ
ラグＥＦを示す、再生ＴＨＲは、有効シンクブロック毎
に得られ、また、ヘッドが二つのセグメントの境界を走
査する時には、再生ＴＨＲが得られない。

第１０図に示す多数決ブロック８３では、有効シンクブ
ロックから得られた再生ＴＨＲの連続する５個が一致し
た場合に、このＴＨＲを真値と判定する。この多数決判
定は、各有効シンクブロック毎になされる。従って、第
１１図已に示すように、真値と判定されたＴＨＲが発生
する。

２フレ一ム期間の偶奇を示すフラグＤＢＦＲも、多数決
ブロック８１に供給され、ＴＨＲと同様の処理を受ける
。第１１図Ｆは、再生ＤＢＦＲ１多数決判定された後の
ＤＢＦＲ、エラーフラグＥＦを示している。

多数決ブロック８３で真値と判定されたＴＨＲは、−旦
ＦＩＦＯメモリ８４に書き込まれる。第１０図では、簡
単のため省略しているが、ＹＴＨＲとＣＴＨＲとは、別
々のＦＩＦＯメモリ８４及び８５に夫々書き込まれる。

そして、遅延回路８６で遅延される他の信号と合わせた
タイミングでＦＩＦＯメモリ８４から読み出される。

ノーマル再生時には、多数決が行われる毎に、付加回路
１１４がエラーフラグＥＦを見て、ＴＨＲの定まる有効
シンクブロックが例えば４回連続したならば、その最後
の有効シンクブロックについて求められたＴＨＨの値を
その２フレ一ム期間のデータに関するしきい値データと
定める。ＴＨＲが確定するのに必要な時間、他のデータ
は、遅延回路８６で遅延される。

ノーマル再生時には、付加回路１１４は、２フレ一ム期
間の先頭で、ＦＩＦＯメモリ８４をリセットするのみな
らず、多数決ブロック８３が出力するエラーフラグＥＦ
が例えば４回連続してローレベルとなった時にＦＩＦＯ
メモリ８４を再度リセットして、更に、ホールド信号を
ハイレベルとする。ＦＩＦＯメモリ８４には、この直後
にＴＨＲが書き込まれる。従って、付加回路１１４がＴ
ＨＲが定まったと判断すると、ＦＩＦＯメモリ８４の先
頭アドレスに確定されたＴＨＲ，ＥＦ　（ローレベル）
、ホールド信号（ハイレベル）が書き込まれることにな
る。

ピクチャーサーチ時には、前述のように、付加回路１１
４は、ＦＩＦＯメモリ８４のリセットを２フレ一ム期間
の先頭で行うだけで、ホールド信号を常にローレベルと
しており、有効シンクプロッタ毎に多数決判定がなされ
る。

ＤＢＦＲは、上述のＴＨＲと同様に多数決ブロック８１
に供給され、多数決判定の処理を受ける。

ＤＢＦＲは、入力（書き込み）期間において、コントロ
ール系で使われないので、ＴＨＲと異なり、他のデータ
より後で確定しても良い。

第１２図は、ビット長データＢＴＬを再生する回路９０
の一例を示す。ＹＣＲＯＭ８９に画像ブロック番号ＮＢ
ＫＲがアドレスとして供給され、ＹＣＲＯＭ８９でＹＣ
ＩＤが再生される。ＹＴＨＲ及びＣＴＨＲがセレクタ１
１５に供給され、セレクタ１１５がＹＣＩＤで制御され
る。セレクタ１１５の出力とＹＣＩＤとＤＲ（ダイナミ
ックレンジデータ）とがＲＯＭ１１６にアドレスとして
供給される。ＲＯＭ１１６により、各画像ブロックのビ
ットプレーンのビット長ＢＴＬが復号される。ＹＣＩＤ
及びＢＴＬは、書き込み側のコントロールと読み出し側
のコントロールとに使用される。このため、ＹＣＩＤ及
びＢＴＬの夫々に対するメモリブロック７６及び７７が
設けられている。

メモリブロック７６．７７の読み出しのタイミングは、
他のメモリブロックと共通である。

ＭＳＢの処理について説明する０Ｍ５Ｂは、ビットプレ
ーンの一種であるが、他のＢＰＬと別に扱っている。Ｍ
ＳＢは、ノーマル再生時及びピクチャーサーチ時の何れ
においても、有効な符号として扱っている。ノーマル再
生時には、他のＢＰＬも出力できるので、完全な再生画
像が復元できるが、シンクブロックの単位で小間切れに
再生データが得られるピクチャーサーチ時には、他のＢ
ＰＬを出力できないので、ＢＰＬＸを除いた符号から再
生画像を復元している。つまり、ピクチャーサーチ時の
復元画像は、ブロック毎に（Ｍ　Ｉ　Ｎ。

ＤＲ，ＭＳＢ）より得られた２値の画像となる。

第１３図は、ノーマル再生時とピクチャーサーチ時の復
元画像の振幅レベルを比較して示している。第１３図Ａ
は、（ＢＴＬ−１）の場合を示し、ノーマル再生とピク
チャーサーチの両者で、同一の復元レベルが得られる。

第１３図Ｂは、（ＢＴＬ−２）の場合を示し、ノーマル
再生時に４通りのレベルに復元された画素のデータは、
ピクチャーサーチ再生時に２通りのレベルに復元される
。

第１３図Ｃ及び第１３図りは、（ＢＴＬ＝３）（ＢＴＬ
＝４）の場合を夫々示し、ノーマル再生時に、８通り、
１６通りのレベルに復元される画素がピクチャーサーチ
時に２通りのレベルに復元される。

ＭＳＢは、画像ブロックのＢＴＬが１以上の場合にＭＢ
Ｐスロットに入っている。フレーム分解回路は、ＭＢＰ
スロットのＭＳＢの有無と無関係に、無条件に画像ブロ
ック番号と画像ブロック内番号を書き込みアドレスとし
てメモリブロック７８にこのＭＢＰスロットのデータを
書き込む、読み出し時には、ノーマル再生時では、ＢＴ
Ｌ及びＭＤＴから有効ＭＳＢがあると判断された時にの
み、ＭＳＢを出力する。ピクチャーサーチ時には、ＢＰ
ＬＸが欠けているので、有効なりＰＬＸを出力すべきと
ころにも、下記のように、ＭＳＢでこれを置き換えて出
力する。

入力ＭＳＢ　　出力（ＭＳＢ、　ＢＰＬ２．　ＢＰＬＩ
、　ＢＰＬＯ）レベル１　０　　　　　（０，０，０，
０）レベル２　１　　　　　（１，１，１，１）ＢＰＬ
Ｘの処理について、次に説明する。まず、エラーフリー
の場合について説明する。

ＢＰＬＸは、ＭＢＰスロットの一部とＢＰＬスロットに
挿入されている。フレーム分解回路は、入力データバイ
ト列ＤＴからＢＰＬＸを捜してメモリブロック７９に一
旦書き込んでから、読み出し期間に重要語、ＭＳＢ等と
共に、タイミングを合わせて読み出す。

第１４図は、ＢＰＬＸの書き込み側の構成を示す、デー
タバイト列ＤＴは、レジスタ１１７を介してメモリブロ
ック７９に供給される。レジスタ１１７は、ライトコン
トロール回路９３からの制御信号に応じてデータをメモ
リブロック７９に供給する。ライトコントロール回路９
３には、ライトタイミング発生回路９７からのＭＢＰの
スロットを示すタイミング信号が供給される。

このライトコントロール回路９３は、入力バイト列ＤＴ
からＢＰＬＸの位置を捜して、ＢＰＬＸをメモリブロッ
ク７９のＩ１０バスに引き込む。

ＢＰＬスロットには、必ずＢＰＬＸがあるので、ＢＰＬ
スロットにある符号は、必ず引き込む。ＭＢＰスロット
にある符号がＭＳＢかＢ　Ｐ、　Ｌ　Ｘかは、画像に依
存する。これを判断するために、ライトコントロール回
路９３には、並列直列変換回路８７からのＭＤＴとＢＴ
Ｌ再生回路９０からのＢＴＬとが供給されている。ライ
トコントロール回路９３は、ＭＤＴＳＢＴＬとライトタ
イミング発生回路９７からのＢＰＬスロットとＭＢＰス
ロットとのタイミングを夫々表す信号からＢＰＬＸのあ
るスロットを判断する。各画像ブロックに付随している
４バイトのＭＢＰスロットの夫々と対応するタイミング
信号とＢＰＬスロットと対応するタイミング信号とがラ
イトタイミング発生回路９７から発生する。

ＢＰＬＸの書き込みは、カウンタ９４で発生した有効シ
ンクプロッタ番号を上位とし、カウンタ９５で発生した
有効シンクブロック内で０から順々に付けた番号を下位
とする書き込みアドレスに従ってなされる。ＭＢＰスロ
ットにＢＰＬＸがあるかどうかは、対応した画像ブロッ
クに依存するので、一つの有効シンクブロック当たりの
ＢＰＬＸのバイト数は、一つの有効シンクブロックにあ
るＢＰＬＸのバイト数だけ変動する。また、ＭＤＴＳＤ
ＲＳＭＩＮ、ＭＢＰのスロットが全くない有効シンクブ
ロック（第８図■に示すＡタイプ）もある。従って、有
効シンクブロック当たりのＢＰＬＸのバイト数が一般的
に不定となる。−旦メモリブロック７９に書き込まれた
ＢＰＬＸを、出力期間に各々の画像ブロックが必要なバ
イト数だけ順々に読み出すためには、ある有効シンクブ
ロックの最後のＢＰＬＸと次の有効シンクブロックの最
初のＢＰＬＸを支障なく接続する必要が生じる。この動
作は、ＴＥＲＭＢＰという補助フラグを利用して行われ
ている。

補助フラグＴＥＲＭＢＰは、読み出し側で、有効シンク
ブロックの最後のＢＰＬＸを識別するためのフラグであ
り、有効シンクブロックの最後のＢＰＬＸに付いている
ＴＥＲＭＢＰだけがハイレベルとなる。補助フラグＴＥ
ＲＭＢＰは、ライトコントロール回路９３で発生して、
ＢＰＬＸと共に、メモリブロック７９に書き込まれる。

有効シンクブロックの符号並びのパターンは、タイプに
かかわらず、ＢＰＬスロットにあるＢＰＬＸが有効シン
クブロックの最後になるように、構成されているので、
有効シンクブロックのタイプに夫々応じて最後のＢＰＬ
スロットでハイレベルとなるようなＴＥＲＭＢＰのパタ
ーンを用意しておき、このＴＥＲＭＢＰをＢＰＬＸと共
に、メモリブロック７９に書き込む、これにより、自動
的に有効シンクブロックの最後のＢＰＬＸのＴＥＲＭＢ
Ｐのみがハイレベルとな・る。

第１５図は、読み出し側の構成を示す。メモリブロック
７８から読み出されたＭＳＢ及びＥＦ（エラーフラグ）
がレジスタ１２１を介して並列直列変換回路１１０に供
給される。メモリブロック７９から読み出されたＢＰＬ
Ｘ、ＥＦ、ＴＥＲＭＢＰがレジスタ１２２に供給され、
ＢＰＬＸ及びＥＦが並列直列変換回路１１０に供給され
る。

補助フラグＴＥＲＭＢＰは、有効シンクブロックの最後
のＢＰＬＸを検出するために、リードコントロール回路
１０３を構成するリードアドレスコントローラ１２３に
供給される。リードコントロール回路ｉｏａは、他のリ
ードアドレスコントローラ１２４とリードタイミングコ
ントローラ１２５とを有している。

リードタイミングコントローラ１２５は、画像ブロック
毎にＢＴＬとＭＤＴとからＢＰＬＸを読み出すタイミン
グを求めて、読み出し要求信号をリードアドレスコント
ローラ１２３及び１２４に出力する回路である。

リードアドレスコントローラ１２３及び１２４は、リー
ドタイミングコントローラ１２５からのＢＰＬＸ読み出
し要求信号が出力される毎に、読み出しアドレスカウン
タに対する制御信号を夫々発生する。リードアドレスコ
ントローラ１２３は、上位読み出しアドレス（有効シン
クブロック番号）を発生するカウンタ１０４及び下位読
み出しアドレスを発生するカウンタ１０５にカウントイ
ネーブル信号及びリセット信号を夫々発生する。

リードアドレスコントローラ１２４は、カウンタ１０４
に対するロード信号、ＢＰＩＤのメモリブロック８０の
読み出しアドレスを発生するカウンタ１０９のカウント
イネーブル信号及びリセット信号を発生する。

カウンタ１０５に対するリセット信号は、ＮＯＲゲート
１２６から発生する。このＮＯＲゲート１２６には、リ
セット信号Ｒ３Ｔと反転されたリセット信号（リフレッ
シュ要求信号）ＲＦＳとが供給される。従って、リード
アドレスコントローラ１２４が発生するリフレッシュ要
求信号ＲＦＳがリセット信号Ｒ３Ｔより優先する。

ＢＰＬＸの読み出しアドレスカウンタ１０４及び１０５
は、エラーの発生する場合には、リードアドレスコント
ローラ１２４が発生するリフレッシュ要求信号ＲＦＳを
必要とするが、エラーフリー時には、２フレームの最初
にＲＦＳを人力した後は、リードアドレスコントローラ
１２３が出力する制御信号だけで動作できる。

２フレームの最初のＢＰＬＸを読み出す時には、リフレ
ッシュ要求信号ＲＦＳにより、カウンタ１０４には、Ｂ
ＰＩＤ読み出しアドレスであるＯがロードされ、カウン
タ１０５がリセットされる。

従って、読み出しアドレスは、（０，Ｏ）となり、この
アドレスからＢＰＬＸの読み出しが開始される。

２回目以降の読み出し時には、リードアドレスコントロ
ーラ１２３は、ＢＰＬＸと共に読み出されるフラグＴＥ
ＲＭＢＰを見て、次のＢＰＬＸが同一上位アドレスに続
けて書き込まれているかどうかを判断する。続いている
場合には、次の読み出し時にアドレスカウンタ１０５が
インクリメントされ、続いていない場合には、カウンタ
１０５がリセットされる。以下、読み出し動作が続けて
なされる。

記録及び再生の過程でエラーが発生すると、特に、ＴＨ
Ｒ，ＭＤＴ、ＤＲのいずれかの符号にエラーが発生する
と、書き込み側では、ＭＢＰスロットにある符号の種類
が判別できなくなる。従って、読み出し側では、画像ブ
ロックが何バイトのＢＰＬＸを必要とするか不明となり
、ＢＰＬＸの伝播エラーが発生する。これらの書き込み
側及び読み出し側で発生する伝播エラーを断ち切るリフ
レッシュ動作がＢＰＩＤを参照して行われる。

書き込み時には、あるＭＢＰスロットにある符号の種類
が判別できなくなると、ここを起点としてそのスロット
が属している有効シンクブロックの最後のＢＰＬＸまで
エラーが波及する。従って、書き込み時の伝播エラーは
、ＢＰＬＸスロットを持つタイプＢｌ及びＢ２の有効シ
ンクブロックに発生し、タイプＡの有効シンクブロック
に発生しない（第８図参照）。

第１６図は、ライトコントロール回路９３に設けられて
いる書き込み時伝播エラーフラグＢＦＷＲを発生する回
路の一例を示す。１２６は、フリップフロップを示し、
フリップフロップ１２６のセット入力としてＯＲゲート
１２７の出力信号が供給され、そのリセット入力として
シンクパルス５ＹＮＰが供給される。ＯＲゲート１２７
には、ＴＨＲに関してエラーの有無を示すフラグＥＦ。

ＴＨＲとＤＲのエラーの有無を示すＥＦ、ＤＲとＭＤＴ
のエラーの有無を示すＥＦ、ＭＤＴとが供給される。フ
リップフロップ１２６から伝播エラーフラグＥＦＷＲが
発生し、ＥＦＷＲがＯＲゲート１２Ｂ及びレジスタ１１
７に供給される。ＯＲゲー）１２８の出力信号がレジス
タ１１７に供給される。レジスタ１１７の出力信号がメ
モリブロック７９に供給される。

ＯＲゲート１２日の出力信号は、ＢＰＬＸのエラーフラ
グとして、ＢＰＬＸと同一アドレスに、また、ＢＰＬＸ
と付随して書き込まれる。伝播エラーフラグＥＦＷＲも
単独で同一アドレスに書き込まれる。リードアドレスコ
ントローラ１２３（第１５図参照）は、読み出されたＥ
ＦＷＲがハイレベルのことを検出すると、ＢＰＬＸ読み
出しアドレスを停止する。ＥＦＷＲがハイレベルの場合
には、ＥＦ、ＢＰＬＸもハイレベルである。

読み出し時の伝播エラーについて次に説明する。

リードタイミングコントローラ１２５は、ある画像ブロ
ックのＢＴＬ或いはＭＤＴにエラーが発生していると、
その画像ブロックで読み出すべきＭＳＢとＢＰＬＸのバ
イト数が分からなくなる。その結果、ＢＰＬＸのみに読
み出し時の伝播エラーが発生する。第１７図は、この読
み出し時伝播エラーの発生を示すフラグＥＦＲＤを発生
する回路１３０（破線で囲んで示す）の−例である。リ
ードアドレスコントローラ１２４に、このフラグＥＦＲ
Ｄの発生回路が設けられている。

１３１で示すフリップフロップのセット入力として、Ｏ
Ｒゲート１３２の出力信号が供給される。

フリップフロップ１３１のリセット入力として、ＡＮＤ
ゲート１３３の出力信号（リフレッシュ要求信号ＲＦＳ
）が供給される。ＡＮＤゲート１３３には、ＯＲゲート
１３２の出力信号が反転されて供給されると共に、ＡＮ
Ｄゲー）１３４の出力信号ＥＱが供給される。ＡＮＤゲ
ート１３４には、比較回路１３５の出力信号、ＢＰＩＤ
に関してエラーの有無を示すＥＦ、ＢＰＩＤ、比較のタ
イミングを規定するタイミングパルスとが供給される。

比較回路１３５は、メモリブロック８０から読み出され
たＢＰＩＤと加算回路１０８（第１５図参照）からの基
準ＢＰＩＤとの一致を検出し、両者が一致する時にハイ
レベルとなる比較出力を発生する。

ＴＨＲ，ＤＲＳＭＤＴの何れかがハイレベルの時に、フ
リップフロップ１３１から発生するエラーフラグＥＦＲ
Ｄがセットされ、ハイレベルとなる。ＢＴＬのエラーフ
ラグは、ＴＨＲのエラーフラグとＤＲのエラーフラグと
の論理和であるので、ＢＴＬのエラーフラグの代わりに
、読み出し側で得られるＴＨＲ及びＤＲの夫々のエラー
フラグを使用している。この読み出し時の伝播エラーフ
ラグＥＦＲＤも、リフレッシュが行われるまで、下げら
れず、ハイレベルを維持する。

上述の書き込み時の伝播エラーフラグＥＦＷＲ及び読み
出し時の伝播エラーフラグＥＦＲＤの両者は、リフレッ
シュ動作によりローレベルとされる。

リフレッシュ動作は、各有効シンクブロックに付いてい
るＢＰＩＤを参照してなされる。ＢＰＩＤの全ては、有
効シンクブロック番号をアドレスとして、書き込み期間
において、メモリブロック８０に書き込まれている。読
み出し期間が始まると、直ちに最初の有効シンクブロッ
クのＢＰＩＤがメモリブロック８０から読み出され、比
較回路１３５に、その一方の入力として供給される。比
較回路１３５の他方の入力として、リードタイミング発
生回路９日により制御されているカウンタ１００．１０
７で発生した基準ＢＰＩＤが供給される。

コノ基準ＢＰＩＤは、ＢＰＬＸＩＪ−１’タイミングコ
ントローラ１２５にも供給されているので、ＢＰＬＸリ
ードタイミングコントローラ１２５は、基準ＢＰＩＤを
タイミングとして、画像ブロック毎にＢＴＬＳＭＤＴの
値に応じてＢＰＬＸ読み出し要求信号を発生し、リード
アドレスコントローラ１２３及び１２４にこの信号を供
給する。

比較回路１３５がＢＰＩＤ及び基準ＢＰＩＤの一致を検
出して、且つ、Ｔ）ＩＲ，ＤＲ，ＭＤＴにエラーが無け
れば、リフレッシュ要求信号ＲＦＳがＡＮＤゲート１３
３から発生する。ＲＦＳは、その時に比較回路１３５に
入力されているＢＰＩＤが属する有効シンクブロックの
先頭のＢＰＬＸを読み出すべきタイミングが来たことを
示す、第１５図に示すように、リフレッシュ要求信号Ｒ
ＦＳによりカウンタ１０９からのＢＰＩＤの読み出しア
ドレスがＢＰＬＸの上位読み出しカウンタ１０４にロー
ドされ、また、ＢＰＬＸの下位読み出しカウンタ１０５
がリセットされることで、リフレッシュ動作がなされる
。この読み出しアドレスの強制的な操作により、新たな
有効シンクブロックのＢＰＬＸが正しいタイミングで読
み出される。

書き込み時の伝播エラーの検出によりエラーフラグがセ
ットされたまま、読み出しアドレスが停止している場合
には、読み出しアドレスが上述のリフレッシュにより更
新されるので、書き込み時の伝播エラーフラグは、自動
的にリセットされる。

読み出し時の伝播エラーフラグは、ある画像ブロックの
ＴＨＲＳＤＲ，ＭＤＴの何れかの符号にエラーが発生し
た時にセットされたままであるが、これは、リフレッシ
ュ時にリセットされる。

−度リフレッシュが行われると、次の起こりうる伝播エ
ラーに備えるために、第１８図で１３６で示すＢＰＩＤ
リードアドレスコントローラによりＢＰＩＤ読み出しア
ドレスがインクリメントされ、比較回路１３９に供給さ
れる。この動作は、リフレッシュの度に続けられる。ま
た、ＢＰＩＤにエラーが発生している場合もある。この
場合には、このＢＰＩＤによるリフレッシュの機会が失
われたと判断して、リードアドレスコントローラ１３６
は、更に読み出しアドレスをインクリメントして、次の
ＢＰＩＤが比較回路１３９に供給される。ＢＰＩＤのエ
ラーが続いていれば、この動作が繰り返される。

比較回路１３９、ＡＮＤゲート１４０、ＯＲゲ−１１４
１は、破線で囲んで示すＢＰＩＤリードアドレスコント
ローラ１３８を構成する。このリードアドレスコントロ
ーラ１３８は、ＢＰＬＸのリードアドレスコントローラ
１２４に含まれている。１３７は、ＢＰＩＤのメモリブ
ロック８０の読み出し側に設けられたレジスタである。

比較回路１３９の出力信号とエラーフラグＥＦ、ＢＰＩ
Ｄとタイミング信号とがＡＮＤゲート１４０に供給され
、ＡＮＤゲート１４０からリフレッシュ要求信号ＲＦＳ
を形成するための信号ＥＱが発生する。この信号ＥＱと
ＥＦ、ＢＰＩＤとがＯＲゲート１４１に供給され、ＯＲ
ゲート１４１の出力信号がリードアドレスコントローラ
１３６に供給される。

ｇ、変形例 上述の実施例では、ダイナミックレンジの情報として、
ダイナミックレンジＤＲ及び最小値ＭＩＮを伝送してい
るが、ダイナミックレンジＤＲ１最小値ＭＩＮ及び最大
値ＭＡＸの中の任意の二つを伝送すれば良い。

また、画像ブロックが静止ブロックか動きブロックかを
区別するためのしきい値を可変することで発生情報量を
制御する処理と上述のしきい値ＴＨＲによる制御と併用
するバッファリング方式に対してもこの発明は、適用で
きる。

〔発明の効果〕

この発明に依れば、フレーム化回路の出力信号のシンク
プロッタの所定位置にビットプレーンの最上位ビット（
ＭＳＢ）が挿入されているので、シンクブロックの単位
で再生データが得られるピクチャーサーチ時にも、２値
画像を復元することができる。

また、上述の実施例では、ＭＢＰスロットが設けられ、
このＭＢＰスロットにＭＳＢが入っている場合と入って
いない場合とがある。従って、フレーム分解回路では、
しきい値コードＴＨＲとダイナミックレンジＤＲとか、
ら画像ブロックのビットプレーンのビット長とを再生し
、ビット長が１以上の場合にＭＢＰスロットに有効なＭ
ＳＢがあると判定する。従って、ＴＨＲ及びＤＲがＭＳ
Ｂの処理にとって重要である。このため、しきい値コー
ドが全てのシンクブロックに挿入され、フレ−ム分解回
路では、多数決処理でＴＨＲのエラーを防止している。

【図面の簡単な説明】

第１図はこの発明を適用できる記録再生回路の一例のブ
ロック図、第２図及び第３図は画像ブロック及びビット
プレーンの説明に用いる路線図、第４図はフレーム化回
路の一例のブロック図、第５図はフレーム化回路に供給
されるタイミング信号の波形図、第６図及び第７図はビ
ットプレーンを詳細に示す路線図、第８図はフレーム化
回路の出力信号の説明に用いる路線図、第９図はフレー
ム分解回路の一例のブロック図、第１０図は多数決ブロ
ックの一例のブロック図、第１１図はピクチャーサーチ
時の説明に用いる路線図、第１２図はＢＴＬ再生回路の
一例のブロック図゛、第１３図はノーマル再生時とピク
チャーサーチ時の復元画像のレベルを比較して示す路線
図、第１４図はフレーム分解回路の書き込み側の構成を
示すブロック図、第１５図はフレーム分解回路の読み出
し側の構成を示すブロック図、第１６図は書き込み時伝
播エラーフラグ発生回路の一例を示すブロック図、第１
７図は読み出し時伝播エラーフラグ発生回路の一例を示
すブロック図、第１８図はＢＰＩＤリードコントローラ
のブロック図である。 図面における主要な符号の説明 ６：ＡＤＲＣエンコーダ、 ７：フレーム化回路、 １６；フレーム分解回路、 １７：ＡＤＲＣデコーダ、 ３１〜３７：各符号のメモリブロック、３８ニレジスタ
ブロツク、 ７１〜８０；各符号のメモリブロック、８１．８３：多
数決ブロック。 代理人　弁理士　杉　浦　正　知 ＢＴＬ＝１ ＢＴＬ＝２ ＢＴＬ＝３ ＢＴＬ　＝　４ １１元画像のしへ・ル

Claims (1)

1. 【特許請求の範囲】 ディジタル画像信号を画像ブロックに分解し、上記画像
   ブロック毎に可変長符号化を行う符号化回路からの信号
   が供給され、シンクブロックが連続する出力信号を発生
   するフレーム化回路において、 画素毎の符号化出力信号の最上位ビットを上記シンクブ
   ロックの所定の位置に挿入するようにしたことを特徴と
   するフレーム化回路。