DE68910086T2

DE68910086T2 - Digitales motorregelsystem.

Info

Publication number: DE68910086T2
Application number: DE89903317T
Authority: DE
Inventors: Signore James Del
Original assignee: NCR International Inc
Current assignee: NCR International Inc
Priority date: 1988-03-25
Filing date: 1989-02-21
Publication date: 1994-05-05
Anticipated expiration: 2009-02-22
Also published as: US4833375A; EP0371094B1; EP0371094A1; JP2767149B2; JPH02503741A; WO1989009511A1; DE68910086D1

Description

Technisches Gebiet

Diese Erfindung betrifft ein digitales Motorregelsystem von der Art, die eine Mikroprozessoreinrichtung einschließt.

Stand der Technik

Auf dem Gebiet der Matrixdrucker kann ein Drucker einen oder mehrere Druckköpfe einschließen, die man zum Drucken in einer seriellen Weise quer zum Drucker hin- und herbewegen läßt. Der Druckkopf kann mittels einer Seil- und Riemenscheiben-Anordnung, einer Führungsschnecke oder einem Kurvengetriebe oder einem ähnlichen Antriebsmechanismus bewegt werden. Jeder der Druckköpfe schließt eine Vielzahl von Elementen ein, die in einer Gruppe abgestützt und mit großer Geschwindigkeit aktiviert oder erregt werden, um ein Drucken von Punkten mittels der Bewegung von punkterzeugenden Elementen zu bewirken, die Tintentröpfchen einschließen oder durch die Bewegung von an Solenoiden befestigten Drucknadeln, die man gegen das Papier stoßen läßt. Die Drucknadeln oder Tintenstrahldüsen werden gewöhnlich vertikal räumlich getrennt angeordnet, um so die Punkte, die die Zeichen in einer Zeile bilden sollen, zu drucken, während der Druckkopf quer zum Drucker bewegt wird. Auf diese Weise wird eine Zeile mit gedruckten Zeichen nach dem Bewegen des Druckkopfes in einer Richtung über das Papier fertiggestellt.
Eine andere Matrixdruckerform schließt die Verwendung einer Vielzahl von Druckelementen ein, die von einem Wagen in einer Art abgestützt werden, bei der die Elemente horizontal quer zum Drucker ausgerichtet sind und nach jedem Lauf des Wagens entsprechende Punkte von Zeichen in einer Zeile oder Reihe gedruckt werden und nachfolgende Läufe des Wagens und der Druckelemente zusätzliche Zeilen von zu druckenden Punkten bewirken, um die Punktmatrixzeichen entlang der Druckzeile zu vervollständigen. Übliche Anordnungen schließen die Verwendung von vier oder acht Druckelementen ein, die vom Wagen abgestützt werden.
Ein Taktstreifen mit Schlitzen oder ähnlichen Indizes wird üblicherweise verwendet, um das Aktivieren der Druckelemente auszulösen, wobei ein oder mehrere Sensoren die Schlitze oder anderen Indizes erfassen, um Punkte in präzisen Spalten über das Papier zu drucken. Während das Drucken häufig in eine Richtung durchgeführt wird, beispielsweise von links nach rechts, kann das Drucken auch in beiden Bewegungsrichtungen des Druckkopfwagens oder des Druckelementwagens durchgeführt werden.
Die Geschwindigkeit eines einen Druckkopf antreibenden Gleichstrommotors beeinflußt die Stelle jedes Druckpunktes, der eine Matrix von Punkten bildet, die ein Zeichen erstellen. Die Geschwindigkeit des Gleichstrommotors wird dann wieder durch den Betrag des am Motorausgangsschaft aufgebotenen Drehmoments, die Temperatur, die Feuchtigkeit, die mechanische Abnutzung und viele andere Faktoren beeinflußt. Motorgeschwindigkeits-Regeleinrichtungen werden verwendet, um zu versuchen die Geschwindigkeit des Gleichstrommotors auf einem relativ konstanten Wert zu halten, um die Druckqualität sicherzustellen; jedoch wurde festgestellt, daß die Geschwindigkeits-Steuereinrichtungen die Druckgeschwindigkeit allgemein nur innerhalb eines
begrenzten Bereiches regeln können, und, wenn die Belastung des Motors diesen Bereich überschreitet, wird die Motorgeschwindigkeit nicht genau geregelt.
Das US Patent Nr. 4, 293, 233 offenbart ein System, bei dem ein Druckerwagen und ein Typenrad mittels eines digitalen Regelschaltkreises gesteuert werden, der einen Mikroprozessor einschließt, der gewünschte Geschwindigkeitswerte liefert. Steuersignale vom Mikroprozessor werden einem Ausgabe-Baustein zugeführt, der Signale liefert, die die Richtung der Motordrehung und, ob eine Beschleunigung oder Abbremsung gewünscht werden, anzeigen. Ein Zähler erfaßt den Unterschied zwischen der gewünschten und der tatsächlichen Geschwindigkeit und erzeugt ein Fehlersignal, das zur einem Nur-Lesespeicher (ROM) übertragen wird, der ein Ausgangssignal zu einem programmierbaren monostabilen Multivibrator liefert, um das Tastverhältnis einer Ausgangs-Impulsfolge zu verändern, so daß der Motor beschleunigt oder verzögert wird.
US-A-4194 144 offenbart ein anderes Geschwindigkeitsregelsystem für einen Drucker.

Darstellung der Erfindung

Die Aufgabe der vorliegenden Erfindung ist es, ein effizientes digitales Motorregelungssystem der benannten Art zu schaffen.
Deshalb wird gemäß der vorliegenden Erfindung ein digitales Motorregelsystem mit einer Mikroprozessoreinrichtung vorgesehen, das umfaßt: eine Speichereinrichtung, die digitale Motorbetriebsdaten von der Mikroprozessoreinrichtung speichern kann; eine Zwischenspeichereinrichtung, die mit der Speichereinrichtung gekoppelt ist und die digitalen 4157 DE PAe KahLer, Käck & Fiener Motorbetriebsdaten empfangen und speichern kann; eine Zähleinrichtung, die durch eine Taktsignaleinrichtung gesteuert wird und schrittweise von einem ersten digitalen Wert zu einem zweiten digitalen Wert und dann zum ersten digitalen Wert zurückzählen kann; eine digitale Vergleichereinrichtung, die mit der Zwischenspeichereinrichtung und der Zähleinrichtung gekoppelt ist und den digitalen Wert des in der Zwischenspeichereinrichtung gespeicherten Datenwertes mit dem digitalen Wert des in der Zähleinrichtung gespeicherten Datenwertes vergleichen kann und ein Ausgangssignal an einem Ausgang vorsieht, wenn ein vorbestimmtes Verhältnis zwischen dem Datenwert der Zwischenspeichereinrichtung und dem Zählwert auftritt; eine Schiebeeinrichtung, die mit der Taktsignaleinrichtung und der Vergleichereinrichtung gekoppelt ist und das Ausgangssignal von der Vergleichereinrichtung zeitlich verschieben kann; eine Motorantriebs-Steuereinrichtung, die mit der Mikroprozessoreinrichtung gekoppelt ist; eine Rücksetz- Steuereinrichtung; eine Verzögerungseinrichtung, die mit der Motorantriebs-Steuereinrichtung gekoppelt ist und ein verzögertes Ausgangssignal vorsieht; eine erste Gattereinrichtung, die mit der Schiebeeinrichtung, der Motorantriebs-Steuereinrichtung und der Verzögerungseinrichtung gekoppelt ist und das Motorantriebs-Steuersignal steuern kann, dessen Beginn um einen vorbestimmten Betrag bis nach Beendigung eines vorhergehenden Bremssignales verzögert wird; und eine zweite Gattereinrichtung, die mit der Rücksetz- Steuereinrichtung, der Motorantriebs-Steuereinrichtung und der Verzögerungseinrichtung gekoppelt ist und ein Bremssignal erzeugen kann, dessen Beginn um einen vorbestimmten Betrag bis nach Beendigung eines vorhergehenden Motorantriebssignales verzögert wird.
Ein digitales Motorregelsystem gemäß der Erfindung weist den Vorteil auf, das es einer Hochintegration mit anderen Schaltkreisen digitalen Types zugänglich ist. Ferner werden, durch das Vorsehen von Verzögerungen bei Übergängen vom Motorantriebsbetrieb zum Bremsbetrieb und umgekehrt zerstörerische Stromspitzen in Treiberschaltkreisen vermieden. Ferner vermeidet das Vorsehen einer Schiebeeinrichtung, die mit der Taktsignaleinrichtung und der Vergleichereinrichtung gekoppelt ist, das Übertragen von Schaltungsrauschen, das während der Vergleicherübergänge erzeugt werden kann. Diese Vorteile tragen zur Leistungsfähigkeit des Motorregelungssystem bei.

Kurze Beschreibung der Zeichnungen

Ein Ausführungsbeispiel der vorliegenden Erfindung wird nun beispielsweise unter Bezug auf die beiliegenden Zeichnungen beschrieben, in denen:
Figuren 1A und 1B zusammengenommen ein Schaltkreisdiagramm des erfindungsgemäßen Motorregelungssystemes bilden;
Fig. 2 eine graphische Darstellung der Wellenformen gewisser Signale ist, die dem System der Fig. 1A und 1B zugeordnet ist; und
Figuren 3A und 3B zusammengenommen eine graphische Darstellung der Wellenformen gewisser zusätzlicher Signale bilden, die dem System der Figuren 1A und 1B zugeordnet sind.

Bester Weg zur Ausführung der Erfindung

Nimmt man nun auf die Figuren 1A und 1B Bezug, so ist dort eine Speichereinrichtung 20 dargestellt, die ein oktales D- Flip-Flop mit einer Löscheinrichtung, beispielsweise vom
Typ 74LS273, sein kann. Es sollte bemerkt werden, daß alle der in dieser Anmeldung beschriebenen Halbleitereinrichtungen beispielsweise von Texas Instruments Incorporated, Dallas, Texas, bezogen werden können. Es ist verständlich, daß für eine größere Wirtschaftlichkeit und Effektivität die verschiedenen hierin beschriebenen Komponenten auch in der Form von LSI (Hochintegration), vorzugsweise zusammen mit anderen zugehörigen Motorschaltkreis-Regelkomponenten realisiert werden können.
Die Speichereinrichtung oder das oktale D-Flip-Flop 20 ist mit ihren acht Eingängen mit einzelnen Leitungen eines Busses 22 verbunden, der in Fig. 1B als ADBUS bezeichnet wird, wobei die Leitungen entsprechend als ADO-AD7 bezeichnet sind, um Motorantriebs-Steuerdaten von einem zugeordnetem Mikroprozessor zu empfangen, der in Fig. 1B durch die Mikroprozessor-Schnittstelle 14 dargestellt wird. Das Mikroprozessor-Eingangssignal kann von einer kodierten Gleichstrommotor-Schaftgeschwindigkeit, einer Drehmomentsteuerung oder Positionssignalen abgeleitet werden. Der Mikroprozessor verwendet einen Programmsteuerungsalgorithmus und ist mit einem Schaltkreis zum Steuern der Gleichstrom-Motorspannung ausgestattet, die von dem Mikroprozessor angelegt wird. Die Steuerung der angelegten Gleichstrom-Motorspannung findet durch Pulsbreitenmodulation statt. Die Datenwerte, die an den Leitungen ADBUS auftreten, liefern die relativen Strom-EIN- bzw. Strom-AUS-"Zerhacker"-Anteile eines vollständigen Impulses, der an die Leistungsverstärkungs-Schaltkreise des Gleichstrom-Motorantriebes angelegt wird. Ein Takteingang des oktalen D-Flip-Flops 20 ist mit einer WR/-Leitung 18 verbunden (der Schrägstrich ist als "quer" zu lesen) und ein Lösch- bzw. Rücksetzeingang der Speichereinrichtung 20 ist mit einer RÜCKSETZ/-(RESET/-)Leitung 16 verbunden.
Die acht Ausgänge des oktalen D-Flip-Flops 20 sind mit den entsprechenden Eingängen eines Zwischenspeichers 24 gekoppelt, der ein oktaler D-Transparent-Zwischenspeicher mit Tristate-Ausgängen vom Typ 74LS373 sein kann. Ein "F-" Eingang des Zwischenspeichers 24 ist mit Erde verbunden und ein Takteingang ist mit einer Leitung 25 verbunden, die ein Ripple-carry- bzw. Schnellübertrag-Signal RC02 (Fig. 2) überträgt, das nachfolgend im einzelnen beschrieben wird. Die Ausgänge D0-D3 bzw. D4-D7 des Zwischenspeichers 24 sind mit Eingängen B0-B3 von zwei miteinander verbundenen Vergleichern 26 bzw. 28 entsprechend gekoppelt, von denen jeder ein Vier-Bit-Wertevergleicher des Typs 74LS85 sein kann.
Die beiden Vergleicher 26 und 28 sind untereinander mittels Verbindungsleitungen 30 verbunden und bilden funktionell einen einzelnen 8-Bit-Wertevergleicher mit einem A< B- Ausgangssignal (Fig. 2), das auf einer Leitung 32 auftritt. Eingänge A0-A3 der Vergleicher 26 bzw. 28 werden entsprechend mit Ausgängen C0-C3 bzw. C4-C7 (Fig. 2) zweier synchroner Vier-Bit-Binärzähler 36 bzw. 34 gekoppelt, die vom Typ 74LS161 sein können. Die zwei Zähler 34 und 36 sind untereinander mittels einer Leitung 38 verbunden, auf der ein Schnellübertrag-Signal RC01 erscheint. Diese beiden Zähler bilden funktionell einen einzelnen Acht-Bit-Zähler mit dem zuvor erwähnten Schnellübertrag-Signal RC02 als ein Ausgangssignal. Ein 2-MHZ Taktsignal (Fig. 2) wird über eine Leitung 40 an die Zähler 34 und 36 und ein Rücksetzsignal RESET/ wird über eine Leitung 16 an den Nullsetzeingang (CLR/) der Zähler 34 und 36 angelegt. Die Potentialverbindungen bzw. die Erde-Verbindungen der Zähler 34 und 36 sind Fig. 1A dargestellt.
Kommt man auf die Ausgangsleitung 32 zurück, die das A< B- Signal vom Vergleicher 28 überträgt, so wird diese an einen Eingang eines Flip-Flops 42 angelegt, das eine Signalschiebefunktion durchführt und vom Typ 74LS74 sein kann. Die Rücksetz/-Leitung 16(RESET/) ist an den Rücksetzeingang des Flip-Flops 42 angelegt. Der 2-MHZ Takt auf Leitung 40 wird durch einen invertierenden Puffer 44, der vom Typ 74LS04 sein kann, invertiert und vom Ausgang des Puffers an den Takteingang des Flip-Flops 42 angelegt.
Das Ausgangssignal PWMS (Fig. 2, 3A und 3B) vom Flip-Flop 42 wird über eine Leitung 46 an einen Eingang eines UND- Gatters 48 mit drei Eingängen angelegt. Das Gatter 48 sieht zusammen mit einem zweiten Gatter 50, das ein NICHT-ODER- Gatter NOR mit drei Eingängen sein kann, und einem zugehörigem invertierenden Puffer 51 Signale zum Antreiben und Abbremsen eines elektrischen Motors (nicht dargestellt) vor, der beispielsweise zum Betätigen des beweglichen Wagens eines Druckers, wie z. B. eines Punktmatrix- Nadeldruckers, verwendet werden kann. Wie dies in Fig. 1B angedeutet wird, werden diese Signale MCHOP (Fig. 3A und 3B) und BRAKE/ (Bremse/) (Fig. 3A und 3B) an Leistungsverstärker-Schaltkreise (nicht dargestellt) angelegt, die dem Motor zugeordnet sind.
Das Gatter 48 kann beim veranschaulichten Ausführungsbeispiel vom Typ 74LS11 sein und stellt an seinen Ausgängen das als MCHOP bezeichnete Signal zur Verfügung, das zum Antreiben des Motors verwendet wird und hinsichtlich der Dauer variiert werden kann, um die Motorschaftgeschwindigkeit für eine konstante Winkelgeschwindigkeit einzuregeln.
Bei dem veranschaulichten Ausführungsbeispiel sieht das NICHT-ODER-Gatter 50, das vom Typ 74LS27 sein kann, zusammen mit dem invertierenden Puffer 51, der vom Typ 74LS04 sein kann, an dem Ausgang des invertierenden Puffers das als BRAKE/ bezeichnete Signal vor, das zum Unterbrechen der Drehung des Motors verwendet wird.
Ein zweites Eingangssignal für das Gatter 48 wird von dem auf einer Leitung 52 auftretenden Prozessormotorsignal PMTR/ (Fig. 3A und 3B) abgeleitet, das mittels eines invertierenden Puffers 54, der vom Typ 74LS04 sein kann, invertiert und in seiner invertierten Form an das Gatter 48 wie auch das Gatter 50 angelegt wird. Das invertierte Signal PMTR/ wird auch an einen Eingang eines seriellen Acht-Bit-Registers 56 angelegt, das vom Typ 74LS91 sein kann. Ein 125-KHz Taktsignal (Fig. 3A und 3B) wird auch über eine Leitung 58 an das Register 56 angelegt. Übergänge der Signale PMTR/ werden um acht Taktperioden des 125-KHz Taktes verzögert und erscheinen als ein Signal Q (Fig. 3A und 3B) an der Ausgangsleitung 60. Dieses verzögerte Signal wird an einen Eingang jedes der Gatter 48 und 50 angelegt und stellt sicher, daß das Signal MCHOP für 8 125-KHz Taktperioden inaktiv ist (0 Volt), bevor das Signal BRAKE/ aktiv wird (0 Volt), und daß das Signal BRAKE/ für 8 125- KHz Taktperioden inaktiv ist (+5 Volt), bevor das Signal MCHOP aktiv wird ("zerhacken").
Ein drittes Eingangssignal für das Gatter 50 wird durch das Rücksetz/-Signal (RESET/) auf einer Leitung 16 vorgesehen, das mittels eines invertierenden Puffers 62 invertiert wird, der vom Typ 74LS04 sein kann.
Nun wird der Betrieb des Systems der Fig. 1A und 1B beschrieben. Für ein besseres Verständnis des Betriebes dieses Systems, kann auf die in den Fig. 2, 3A und 3B dargestellten Wellenformen Bezug genommen werden. Es ist zu sehen, daß die Bezeichnungen der verschiedenen Wellenformen auf der linken Seite der Fig. 2 und 3A auftreten. Bei dieser Erläuterung wird davon ausgegangen, daß ein hexadezimaler Wert von 84H, der 132 Zählwerte des 2-MHZ Taktsignales darstellt, mit Hilfe des Busses ADBUS und der WR/-Signale in dem oktalen Flip-Flop 20 zwischengespeichert wurde.
Bei dem System der Fig. 1A und 1B verändert der aus einzelnen Zählern 34 und 36 zusammengesetzte Zähler seinen Zustand an der ansteigenden Flanke des 2-MHZ Taktes. Folglich ist die ansteigende Flanke des Ausgangssignales RC02 des sequentiell arbeitenden Zählers getaktet, um mit einer ansteigenden Flanke der 2-MHZ Taktsignale zusammenzufallen, wie dies aus Fig. 2 ersichtlich ist. Wenn die Ausgänge C0-C7 alle auf hohem Pegel liegen, hat der Zähler seinen maximalen Zählwert von 256 erreicht und das Ausgangssignal RC02 des sequentiell arbeitenden Zählers liegt auf einem hohen logischen Pegel. Dies bewirkt, daß die Inhalte des oktalen D-Flip-Flops 20 in dem Zwischenspeicher 24 zwischengespeichert und an die "B-" Eingänge der Vergleicher 26 und 28 angelegt werden soll.
Wenn die nächste ansteigende Flanke des 2-MHZ Taktes empfangen wird, geht der Zähler auf 0, das Signal RC02 fällt auf seinen niedrigen logischen Pegel und alle Signale C0-C7 nehmen ihre niedrigen logischen Pegel an. Diese Signalpegel werden an die "A-" Eingänge der Vergleicher 26 und 28 angelegt. Deshalb ist zu diesem Zeitpunkt der "B-" Eingangszählwert des Vergleichers größer als der "A-" Eingangszählwert und das A< B-Signal liegt auf einem hohen logischen Pegel. Das A< B-Signal wird über die Leitung 32 an einen Eingang des Flip-Flops 42 angelegt und das Flip-Flop wird durch das 2-MHZ Taktsignal getaktet, das durch den invertierenden Puffer 44 invertiert wurde. Es ist ersichtlich, daß das Signal PWMS, das von dem Flip-Flop 42 ausgegeben wird, identisch zu dem A< B-Signal der Leitung 32 ist und deshalb auf einen hohem logischen Pegel liegt, jedoch mittels des invertierenden Puffers 44 um einen halben Zyklus des 2-MHZ Taktes verschoben ist. Dies wird durchgeführt, um Schaltungsrauschen des Signales PWMS zu vermeiden, das während Zustandsübergängen in den Vergleichern 26 und 28 erzeugt werden kann.
Nachdem das Signal PWMS einen hohen logischen Pegel annimmt, erhöhen die kombinierten Zähler 34, 36 für jede ansteigende Flanke des 2-MHZ Taktpulses ihren Zählwert, beim veranschaulichten Ausführungsbeispiel bis auf einen Zählerstand von 132, wobei der Ausgangswert der Zähler, der an die "A-" Eingänge der Vergleicher 26, 28 angelegt wird, gleich dem Wert wird, der von dem Zwischenspeicher 24 an die "B-" Eingänge angelegt wird. Zu diesem Zeitpunkt geht das Signal A< B auf einen niedrigen logischen Pegel über, und bei der nächsten abfallenden Flanke des 2-MHZ Taktes, der mittels des invertierenden Puffers 44 invertiert und an das Flip-Flop 42 angelegt wird, nimmt das Signal PWMS einen niedrigen logischen Pegel an.
Die Zähler 34, 36 werden mittels des 2-MHZ Taktsignales um weitere 124 Zählwerte erhöht, bis die zusammengesetzten Zähler ihre Gesamtkapazität mit einem Zählerstand von 256 erreichen, wobei das Signal RC02 zu dieser Zeit erneut einen hohen logischen Pegel annimmt. Wenn der Eingangswert des oktalen D-Flip-Flop 20 von der ADBUS-Leitung 22 noch 84H beträgt, weist das Signal PWMS die gleichen Zeitdauern für die hohen und niedrigen logischen Pegel wie zuvor auf. Wenn ein neuer Eingangswert mit unterschiedlichem Wert über die Leitungen 18 und 22 an das oktale D-Flip-Flop 20 angelegt wurde, verändern sich die Zeitdauern für die hohen und niedrigen logischen Pegel des Signales PWMS entsprechend.
Wie zuvor mit Bezug auf die Figuren 3A und 3B bemerkt wurde, stellt das Signal PWMS eines von drei Signalen dar, die an Eingänge des Gatters 48 angelegt werden, um ein Ausgangssignal MCHOP zu erzeugen. Die anderen zwei Signale werden von dem Prozessormotorsignal PMTR/ abgeleitet, wobei eines dieser Signale mittels des invertierenden Puffers 54 invertiert wird und das andere dieser Signale ebenso mittels des invertierenden Puffers 54 invertiert wird und dann durch das serielle Register 56 verzögert wird, bevor es an das Gatter 48 angelegt wird. Das Signal PMTR/ löst das Signal MCHOP in Erwiderung auf die Steuerung des Mikroprozessors aus, jedoch wird der tatsächliche Beginn des Signales MCHOP durch die acht Zählwerte des 125-KHz Taktes verzögert, die für das Signal PMTR/ erforderlich sind, um über das Register 56 und dessen Ausgang Q zur Leitung 60 zu gelangen. Dies verhindert eine mögliche Überlappung der Signale BRAKE/ und MCHOP, was zerstörerische Stromspitzen bewirken könnte.
In ähnlicher Weise wird das Signal BRAKE/ durch das Gatter 50 und durch Invertierung seitens des invertierenden Puffers 51 gemäß dem inversen Signal PMTR/, dem Ausgangssignal Q des Registers 56 auf der Leitung 60 und dem Inversen des Signales RESET/, das dem invertierendem Puffer 62 entnommen wird, erzeugt. In diesem Fall wird auch das Signal BRAKE/ mit Hilfe der acht Zählwerte des 125-KHz Taktes verzögert, die für das Signal PMTR/ benötigt werden, um über das Register 56 und dessen Q-Ausgang zur Leitung 60 zu gelangen, um eine mögliche Überlappung der Signale BRAKE/ und MCHOP zu verhindern.

Claims

1. Digitales Motorregelsystem, das eine Mikroprozessoreinrichtung (l4) einschließt und umfaßt: eine Speichereinrichtung (20), die digitale Motorbetriebsdaten von der Mikroprozessoreinrichtung (14) speichern kann; eine Zwischenspeichereinrichtung (24), die mit der Speichereinrichtung gekoppelt ist und die digitalen Motorbetriebsdaten empfangen und speichern kann; eine Zähleinrichtung (34, 36), die durch eine Taktsignaleinrichtung (40) gesteuert wird und schrittweise von einem ersten digitalen Wert bis zu einem zweiten digitalen Wert zählen und dann zu dem ersten digitalen Wert zurückzählen kann; eine digitale Vergleichereinrichtung (26, 28), die mit der Zwischenspeichereinrichtung (24) und der Zähleinrichtung (34, 36) gekoppelt ist und den in der Zwischenspeichereinrichtung (24) gespeicherten digitalen 30 Datenwert mit dem in der Zähleinrichtung (34, 36) gespeicherten digitalen Datenwert vergleichen kann und ein Ausgangssignal an ihrem Ausgang (32) vorsieht, wenn ein vorbestimmtes Verhältnis zwischen dem Datenwert der Zwischenspeichereinrichtung und dem Zählwert auftritt; eine Schiebeeinrichtung (42, 44), die mit der Taktsignaleinrichtung (40) und der Vergleichereinrichtung (26, 28) gekoppelt ist und das Ausgangssignal der Vergleichereinrichtung (26, 28) zeitlich verschiebt; eine Motorantriebs-Steuereinrichtung (52, 54), die mit der Mikroprozessoreinrichtung (14) gekoppelt ist; eine Rücksetz-Steuereinrichtung (16); eine Verzögerungseinrichtung (56), die mit der Motorantriebs- Steuereinrichtung gekoppelt ist und ein verzögertes Ausgangssignal vorsieht; eine erste Gattereinrichtung (48), die mit der Schiebeeinrichtung (42, 44), der Motorantriebs- Steuereinrichtung (52, 54) und der Verzögerungseinrichtung gekoppelt ist und das Motorantriebs-Steuersignal steuern kann, dessen Beginn um einen vorbestimmten Betrag bis nach Beendigung eines vorhergehenden Bremssignales verzögert wird; und eine zweite Gattereinrichtung (50), die mit der Rücksetzsteuereinrichtung (l6), der Motorantriebs- Steuereinrichtung (52, 54) und der Verzögerungseinrichtung (56) gekoppelt ist und ein Bremssignal erzeugen kann, dessen Beginn um einen vorbestimmten Betrag bis nach Beendigung eines vorhergehenden Motorantriebssteuersignales verzögert wird.

2. Digitales Motorregelsystem nach Anspruch 1, dadurch gekennzeichnet, daß die erste Gattereinrichtung (48) ein UND-Gatter mit drei Eingängen einschließt.

3. Digitales Motorregelsystem nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Gattereinrichtung (50) ein NOR-Gatter mit drei Eingängen und einen invertierenden Puffer einschließt.

4. Digitales Motorregelsystem nach Anspruch 1, dadurch gekennzeichnet, daß die Schiebeeinrichtung (42, 44) einen invertierenden Puffer (44), der ein invertiertes Taktsignal liefert, und ein Flip-Flop (42) mit Eingängen einschließt, die mit dem invertierenden Puffer (44) und dem Ausgang der Vergleichereinrichtung (26, 28) gekoppelt sind.

5. Digitales Motorregelsystem nach Anspruch 1, dadurch gekennzeichnet, daß die Verzögerungseinrichtung (56) ein serielles Schieberegister aufweist, das durch eine weitere Taktsignaleinrichtung (58) gesteuert wird.

6. Digitales Motorregelsystem nach Anspruch 5, dadurch gekennzeichnet, daß das serielle Schieberegister (56) ein serielles 8-Bit-Schieberegister ist.

7. Digitales Motorregelsystem nach Anspruch 1, dadurch gekennzeichnet, daß die Zähleinrichtung (34, 36) mit einem Übertrag-Ausgang (RC02) ausgestattet ist, der mit der Zwischenspeichereinrichtung (24) gekoppelt ist und den Betrieb der Zwischenspeichereinrichtung (24) steuern kann.

8. Digitales Motorregelsystem nach Anspruch 1, dadurch gekennzeichnet, daß die Rücksetz-Steuersignal- Eingangseinrichtung (16) auch mit der Speichereinrichtung (20) und der Zähleinrichtung (34, 36) gekoppelt ist.

9. Digitales Motorregelsystem nach Anspruch 1, dadurch gekennzeichnet, daß die Speichereinrichtung (20) ein oktales Flip-Flop ist.

10. Digitales Motorregelsystem nach Anspruch 1, dadurch gekennzeichnet, daß das vorbestimmte Verhältnis mit dem Datenwert des Zwischenspeichers korrespondiert, der dem Wert der Zähleinrichtung entspricht.