DE68904990T2 - Verfahren und schaltung zur verarbeitung und uebertragung eines taktsignals, speziell der videosynchronisationsfrequenz. - Google Patents

Description

• Die Erfindung betrifft ein Verfahren und eine Schaltung zum Verarbeiten und Übertragen eines Taktsignals mit einer Periode 1/Fsr, das von Taktjitter (oder Synchronisationsstörungen) beeinflußt wird, wobei die Periode des Taktsignals durch ein Abtast- oder Probensignal mit einer Frequenz Fc gemessen wird.
• Die Erfindung ist insbesondere auf Videosynchronisiersignale anwendbar.
• Im allgemeinen wird zum Übertragen der Videofrequenz, der Zeilenfrequenz, der Vollbildfrequenz oder eines mit diesen Frequenzen verbundenen Signals im Empfänger ein Vergleich zwischen dem Wert einer derartigen Frequenz und einer bekannten Abrastfrequenz vorgenommen. Typischerweise steht die Abtastfrequenz mit der Frequenz, mit der die Daten übertragen werden, in Beziehung.
• Die folgenden Verfahren sind im Stand der Technik bekannt: (1) direktes Abtasten der Videofrequenz mit einer im Empfänger bekannten Abtastfrequenz. Die Schwierigkeit bei diesem Verfahren besteht darin, daß eine hohe Bitrate dazu erforderlich ist, geringe Verzerrung des wiedergewonnenen Signals zu erzielen.
• (2) Phasenvergleich zwischen der Videofrequenz und der Abtastfrequenz. Die Übertragung erfolgt dadurch, daß "0" gesendet wird, wenn -π ≤ Φ ≤ 0, und "1" übertragen wird, wenn 0 ≤ Φ ≤ π ist. Nachteile bei diesem Verfahren liegen in der variablen Bitrate und der Schwierigkeit des Unterdrückens von Vergleichsjitter.
• (3) Diskrete Messung der Videofrequenzperiode mit Hilfe einer Abtastfrequenz. Eine Schwierigkeit bei diesem Vefahren liegt in der Tatsache, daß beim Vorhandensein von Jitter die zu übertragende Information von einem Mehrpegeltyp ist, was die Bitrate erhöht.
• EP-A-0,126,586 offenbart eine Schaltung zum Synchronisieren eines Fernseh-Eingangsvollbildimpulses mit einem Bezugsvollbildimpuls durch Erzeugen eines umgekehrten Vollbildimpulses, der an einen Fernsehsignalprozessor geliefert wird, um die Phase des durch ihn gehenden Fernsehsignals einzustellen. Der Betrieb dieser bekannten Schaltung ist dadurch dem obigen Verfahren (2) ähnlich.
• Die Erfindung basiert auf dein obigen Verfahren (3), erfordert jedoch nur das Übertragen von Minimalinformation, d.h. von nur einem einzelnen Bit für jede einzelne Periode, während sie den Jitter in der Frequenz des Taktsignals (das ein Videosignal sein kann) berücksichtigt.
• Das Verfahren und die Schaltung, die diese Aufgabe lösen, sind in den Ansprüchen 1 bzw. 3 dargelegt.
• Im allgemeinen ist das Verhältnis Fc/Fsr zwischen der Frequenz des Abtastsignals und derjenigen des Taktsignals eine Dezimalzahl in der Form n.m, d.h. eine Zahl zwischen n und n+1. Daher ist es möglich, den einzelnen gemessenen Wert in eine ganze Zahl umzuwandeln, die n oder n+1 entspricht. Dies kann z.B. mit Hilfe einer Schaltung erfolgen, die die ansteigende (oder fallende) Kante des Taktsignals mit der Frequenz Fsr ermittelt und einen Zähler mit dem Wert 0 initialisiert. Dieser Zähler, der mit der Frequenz Fc dem Abtastsignals arbeitet, liefert so einen Meßwert, d.h. den schließlichen Zählwert, der entweder n oder n+1 ist. Das Übertragen erfolgt z.B. dadurch, daß "0" übertragen wird, falls der endgültige Zählwert n ist, während "1" übertragen wird, wenn der endgültige Zählwert n+1 ist.
• Alle diese Überlegungen gelten unter der Bedingung, daß sich die Frequenz Fsr auf ihrem Sollwert befindet.
• Bei Vorliegen von Jitter für die Frequenz Fsr kann der Meß- oder Zählwert andere Werte als n und n+1 haben. Anstatt den aktuellen Meßwert des Zählers, wenn dieser den Zählvorgang beendet, zu übertragen, was sicher mehr als 1 Bit erfordern würde, wird gemäß der Erfindung in diesem Fall immer noch entweder n oder n+1 übertragen, abhängig davon, ob der endgültige Zählwert ≤ n oder ≥ n+1 ist, und es wird der endgültige Fehler als aktueller Zählwert -n oder n+1 auf Grundlage dessen berechnet, was übertragen wird.
• Der Fehler, der eine positive oder negative Größe darstellt, wird zum endgültigen Zählwert des folgenden Zyklus hinzugezählt. Mit der so erhaltenen Größe wird eine Entscheidung dahingehend getroffen, ob n oder n+1 übertragen wird.
• Das in Fig. 1 dargestellte Blockschema bezieht sich auf eine Schaltung mit einer Aktuell-Zählstufe 1, einem Addierer 2, in dem die Summe zwischen dem Ausgangszählwert der Zählstufe 1 und einem Fehler 7 gebildet wird, einer Entscheidungsstufe 3, einem Addierer 4, in dem die Differenz zwischen der vom Addierer 2 gebildeten Summe und dem übertragenen Wert 6 gebildet wird, und einem Speicher 5 zum Abspeichern des Fehlers 7, der durch eine Schleife 8 an den Addierer 2 rückgekoppelt wird.
• Wenn z.B. ein negativer Fehler (beim Übertragen von n) akkumuliert wurde, ist es erforderlich, den Fehler auf positive Werte zu führen, damit der Zählvorgang bei Werten ≥ n+1 endet, während immer noch n übertragen wird. Dies kann wie folgt gezeigt werden: Übertragener Wert ... n n+1 n n n n n n n n n n n+1 ... aktueller Zählwert ... n n+1 n n-1 n-1 n-2 n n n+1 n+2 n+1 n n+1 ... Fehler ... 0 0 0 -1 -2 -4 -4 -4 -3 -1 0 0 0 ...
• Dadurch kann das entfernte Terminal auf Grundlage einer Information, die für jede Periode von Fsr 1 Bit aufweist, die Videosynchronisationsfrequenz (das Taktsignal) im Mittel wiedergewinnen. Dies ist aufgrund der Integration des durch den Jitter hervorgerufenen Fehlers und dank des Unterdrükkens des letzteren möglich.
• Die vorige Anmeldung EP-A-0,271,846 des Anmelders, wie sie am 22.06.1988 veröffentlicht wurde, beschreibt ein System zum Verarbeiten eines Fernsehsignals auf Grundlage einer Kodierung mit Hilfe einer ein- oder zweidimensionalen Transformation, wodurch hohe Kompression der zu übertragenden Information erzielt wird. Die folgende Beschreibung betrifft eine Schaltungsrealisierung durch einen Multiplexer von z.B. 34.368 kb/s.
• Der Zähler, der die Videosynchronisationsfrequenz mißt, führt keinen Zählvorgang ausgehend von 0 bis zu n oder n+1 aus; statt dessen ist es zum Vereinfachen der Schaltung bevorzugt, einen 5-Bit-Zähler zu verwenden, der in einer Periode von Fsr vielfach durchzählt.
• Ferner ist es zum Realisieren der Rechenoperationen auf einfache Weise erwünscht, daß das Zählen sollmäßig bei 15 oder 16 endet; dies erfordert es, daß der Zähler mit einem besonderen Wert initialisiert wird, der abhängig von Fsr und Fc berechnet wird. Wenn z.B. Fsr = 31.250 Hz (2 x 15.625 Hz) und Fc = 4.296 MHz sind, ist es erforderlich, 137 oder 138 Takte mit der Frequenz Fc zu zählen, und dann den Zähler mit 7 zu initialisieren, so daß der endgültige Zählwert 15 oder 16 ist. Wenn der Jitter der Frequenz Fsr und der Wert von Fc berucksichtigt wird, ist ein Zählvorgang annehmbar, der bei Werten zwischen 3 und 28 endet; in anderen Fällen führen endgültige Zählwerte von 0, 1 und 2 oder 29, 30 und 31 zu einem externen Alarm.
• Wenn ein hingenommener Jitter berücksichtigt wird, sei angenommen, daß in Fällen korrekter Funktion der akkumulierte Fehler zwischen -31 und +31 liegt. Eine Überlaufsituation tritt dann auf, wenn die Summe des aktuellen Zählwertes und des Zählers ≥ 48 ist, während eine Unterschreitungssituation auftritt, wenn die Summe aus dem aktuellen Zählwert und dem Fehler ≤ -17 ist. Sowohl Überlauf- als auch Unterschreitungssituationen erzeugen einen externen Alarm.
• Im Fall eines Überlaufs oder einer Unterschreitung wird die Summe so überprüft, daß es zu folgendem führt:
• -16 ≤ überprüfte Summe ≤ 47.
• Ein Blockdiagramm für eine Schaltung, die dieses Ergebnis liefert, ist in Fig. 2 veranschaulicht.
• Es liegt ein weiterer Zähler (z.B. 11 in Fig. 3a) vor, der die Anzahl von Durchläufen der Videosynchronisationsfrequenz (des Taktsignals) innerhalb einer vorgegebenen Zeitspanne, die insbesondere die Vollbildperiode oder Rahmenperiode des Multiplexers sein kann, zählt. Auf Grundlage des Jitters der Frequenz Fsr und der Vollbildfrequenz (4 kHZ im vorliegenden Fall) kann die Anzahl von Durchläufen 7, 8 oder 9 sein; in jedem anderen Fall wird ein Alarm ausgelöst.
• Die letztere Information, die zum Übertragen 2 Bits erfordert, wird dadurch geschützt, daß ein geeigneter 6-Bit-Code (z.B. 13 in Fig. 3d) übertragen wird; beim Empfangen dieses Code wird die Information durch eine 2/3-Mehrheitsentscheidung wiedergewonnen.
• Schließlich werden 9 Informationsbits immer übertragen, von denen 7, 8 oder 9 signifikant sind, abhängig von den 6 Bits, wie sie vom Durchlaufzähler und einem anderen Bit für einen externen Alarm von der Schaltungsplatine erhalten werden. So liegen 16 Informationsbits pro Rahmen oder Vollbild bei 4 kHz vor, was zu einem Gesamtfluß von 64 kHz führt.
• Die Fig. 3a bis 3e zeigen zusammen den Aufbau einer detaillierten Schaltung dieses speziellen Ausführungsbeispiels. Diese Schaltung beinhaltet einen Meßzähler 1 mit 5 Bits C0, C1, C2, C3 und C4, einen Zähler 11 mit 4 Bits CF0, CF1, CF2 und CF3 zum Zählen der Durchläufe der Videosynchronisationsfrequenz FSINC innerhalb der Rahmenperiode, und eine Schaltung 12, die die Durchläufe (führenden Falnken) von FSINC erfaßt.
• Fig. 3b zeigt speziell die Schaltung, die den tatsächlichen Algorithmus ausführt, und die den Addierer 2 zum Bilden der algebraischen Summe (unter Verwendung einer Repräsentation negativer Zahlen im Zweierkomplement) aus dem Zählwert vom Zähler 1 und dem Fehler 7 - ES, ER(4), ER(3), ER(2), ER(1) und ER(0) - bildet, gefolgt von einem Begrenzer 10, der von Unterschreitungs- und Überlaufsignalen UD und OV gesteuert wird. Mit dem Begrenzer 10 ist ein Addierer 4 zum Addieren der kontrollierten Summe und der übertragenen Daten D (0) angeschlossen, wobei das Ausgangssignal des Addierers 4 den zukünftigen Fehler bildet. Eine Logikschaltung 16, wie sie zum Kodieren der Anzahl von Durchläufen von FSINC innerhalb der Rahmenperiode und zum Vorbereiten der l6 Bits SYPA
• (15:0), die innerhalb des Rahmens zu senden sind, erforderlich ist, vervollständigt dieses Ausführungsbeispiel.

Claims (7)

1. Verfahren zum Verarbeiten und Übertragen eines durch Synchronisationsstörung beeinträchtigten Taktsignals, wobei die Periode 1/Fsr des Taktsignals mit einem Probensignal der Frequenz Fc gemessen wird, umfassend die folgenden Schritte:

es wird eine diskrete binäre Messung (1) des Verhältnisses Fc/Fsr vorgenommen;

das gemessene Verhältnis Fc/Fsr wird verarbeitet, um die Synchronisationsstörung mittels einer Schaltung (2, 4, 5, 8) zu komprimieren und entfernen, wobei die Schaltung eine Rückkopplungsschleife (8) aufweist, die einen durch die Synchronisationsstörung eingeleiteten Fehler (7) rückkoppelt und dadurch den Fehler akkumuliert und integriert; und

aufgrund der Summe aus dem gemessenen Verhältnis Fc/Fsr und dem Fehler wird eine jeweils die Periode des Taktsignals angebende einzelne Binärziffer ("0" oder "1") erzeugt.

2. Verfahren nach Anspruch 1, wobei eine binäre "0" erzeugt wird, wenn die Summe aus dem gemessenen Verhältnis Fc/Fsr und dem Fehler ≤ n (n: ganze Zahl) ist, und eine binäre "1" erzeugt wird, wenn die besagte Summe ≥ n + 1 ist, oder umgekehrt.

3. Schaltung zur Verarbeitung und Übertragung eines durch Synchronisationsstörung beeinträchtigten Taktsignals, wobei die Periode 1/Fsr des Taktsignals mit einem Probensignal der Frequenz Fc gemessen wird, umfassend

eine Einrichtung (1) zur Durchführung einer diskreten binären Messung des Verhältnisses Fc/Fsr,

eine Einrichtung (2, 4, 5, 8) zur Anwendung eines Algorithmus auf das Verhältnis Fc/Fsr zur Unterdrückung und Entfernung der Synchronisationsstörung, wobei die Einrichtung eine Rückkopplungsschleife (8) aufweist, um einen durch die Synchronisationsstörung eingeleiteten Fehler (7) rückzukoppeln und dadurch den Fehler zu akkumulieren und integrieren, und

eine Einrichtung (3) zur Erzeugung einer jeweils die Periode des Taktsignals angebenden einzelnen Binärziffer ("0" oder "1") aufgrund der Summe aus dem gemessenen Verhältnis Fc/Fsr und dem Fehler (7).

4. Schaltung nach Anspruch 3 mit einem Sättigungszähler zur Messung der Periode 1/Fsr des Taktsignals.

5. Schaltung mach Anspruch 4 mit einem Zähler, der die Anzahl von Durchgängen des Sättigungszählers zählt und somit das Verhältnis Fc/Fsr entsprechend der Anzahl der Durchgänge des Taktsignals innerhalb eines vorgegebenen Zeitintervals bestimmt.

6. Schaltung nach Anspruch 4 oder 5, wobei die Einrichtung zur Anwendung des Algorithmus einen Addierer (2) umfaßt, der eine algebraische Summe aus dem der Periode 1/Fsr des Taktsignals entsprechenden Ausgang des Sättigungszählers und dem akkumulierten und integrierten Synchronisationsstörungs-Fehler bildet.

7. Schaltung nach Anspruch 6, ferner umfassend eine Alarmeinrichtung zur Anzeige einer Unterschreitung oder eines Überlaufs des Zählers (2)