DE3230270C2

DE3230270C2 - Verfahren zur zeitlichen Verschachtelung dreier Binärsignale

Info

Publication number: DE3230270C2
Application number: DE3230270A
Authority: DE
Inventors: Joachim Dr.-Ing. 8500 Nürnberg Speidel
Original assignee: Philips Kommunikations Industrie AG
Current assignee: Philips Intellectual Property and Standards GmbH
Priority date: 1982-08-14
Filing date: 1982-08-14
Publication date: 1987-01-22
Also published as: DE3230270A1

Abstract

Bei dem beschriebenen Verfahren zur Verschachtelung dreier Binärsignale handelt es sich insbesondere um die zeitliche Verschachtelung eines binären Fernsehsignales, eines binären Tonsignales und eines Synchronisationssignales zu einem Multiplexsignal mit einer Bitrate von etwa 140 Mbit/s. Das Verfahren ist so beschaffen, daß zu seiner Durchführung möglichst wenig Bausteine nötig sind, die mit sehr hohen Taktfrequenzen arbeiten. Eine Schaltungsanordnung zur Realisierung des Verfahrens für einen in der Praxis wichtigen Sonderfall wird angegeben.

Description

Die Erfindung betrifft ein Verfahren zur zeitlichen Verschachtelung dreier Binärsignale mit den im Oberbegriff des Anspruchs 1 genannten Merkmalen.
Ein derartiges Verfahren wird z. B. bei der gleichzeitigen PCM-Übertragung von digitalen Fernseh- und Tonsignalen über Glasfasern oder Koaxialkabel benötigt. Hält man sich an die vom CCITT empfohlene Multiplex-Hierarchie, so kommt derzeit als Bitrate für das gemeinsame Digitalsignal nur 139,264 Mbit/s in Frage, um die Bildqualität nicht zu beeinträchtigen. Schließlich muß das gemeinsame Digitalsignal noch ein binäres Synchronisationssignal enthalten, um sende- und empfangsseitige Vorgänge zu synchronisieren.
Ein dienstintegriertes, im Zeitmultiplex arbeitendes System ist in der DE-OS 30 47 045 beschrieben. Bei diesem System werden ebenfalls Breitbandsignale, Schmalbandsignale und ein Synchronisationssignal zu einem in Impulsrahmen unterteilten Multiplexsignal verschachtelt. Jedoch wird in der DE-OS 30 47 045 auf die Bildung des Multiplexsignales nicht im Detail eingegangen, so daß ihr z. B. konstruktive Einzelheiten der Multiplexer nicht zu entnehmen sind. Diese Einzelheiten hängen bei der DE-OS 30 47 045 auch nicht von der in ihr beschriebenen Rahmenstruktur ab.
In einem Artikel von A. R&ijlig;broek et al. (R&ijlig;broek, A. und Drupsteen, J.: Higher-order PCM multiplex systems. Philips Telecommunication Review, Vol. 38, No. 1, January 1980, Seite 11 bis 22) ist ebenfalls ein Multiplexsystem beschrieben. Der Beschreibung ist unter anderem der Aufbau eines Multiplexers zu entnehmen, der vier Signale gleicher Bandbreite miteinander verschachtelt. Der Multiplexer besteht aus einem vierstufigen Serien-Parallel-Umsetzer, dessen Eingang für den Schiebetakt direkt mit dem Ausgang eines Taktgenerators für den Systemtakt verbunden ist und dessen parallelen Eingängen die vier zu verschachtelden Signale zugeführt werden.
Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zum Aufbau eines binären, in Pulsrahmen unterteilten Multiplexsignales anzugeben, das zwei Nutzsignale und ein Synchronisationssignal enthält, wobei es sich bei einem der Nutzsignale um ein digitalisiertes Breitbandsignal handelt und wobei dieses Verfahren so beschaffen ist, daß bei der Realisierung möglichst wenig Bausteine erforderlich sind, mit denen hohe Bitraten verarbeitet werden müssen. Derartige schnellschaltende Bausteine sind nämlich in teuerer Shottky-TTL oder in ECL-Technologie auszuführen; sie haben außerdem gegenüber den langsameren Bausteinen einen erheblich höheren Energiebedarf.
Die Lösung des oben erwähnten Problems ist im Kennzeichenteil des Anspruchs 1 angegeben. Den Unteransprüchen sind vorteilhafte Ausgestaltungen sowie eine Schaltungsanordnung zur Durchführung des erfindungsgemäßen Verfahrens zu entnehmen.
Anhand eines speziellen Beispieles und anhand der Figuren soll die Erfindung mit ihren Ausgestaltungen näher erläutert werden.
Fig. 1 zeigt einen Sonderfall eines Pulsrahmens nach der Erfindung,
Fig. 2 zeigt eine Schaltungsanordnung zur Durchführung des erfindungsgemäßen Verfahrens und
Fig. 3 zeigt Impulsdiagramme zur Erläuterung der Wirkungsweise einer Anordnung nach Fig. 2.
Soll z. B. ein Zeitmultiplexsignal, das aus einem digitalen Fernsehsignal, einem zugehörigen digitalen Tonsignal sowie aus einem Synchronisationssignal besteht, die Bitrate von 139,264 Mbit/s haben, so ist zunächst zu entscheiden, welche Bitraten die einzelnen Teilsignale haben sollen.
Werden auf der Empfängerseite gewisse Mindestanforderungen an Ton- und Bildqualität gestellt, so führt das - u. a. wegen des Abtasttheorems - zu Mindestgrößen für die Bitraten des digitalisierten Ton- und Fernsehsignales. Andererseits sollen die Bitraten dieser Signale auch nicht zu hoch gewählt werden, da dies den schaltungstechnischen Aufwand bei der Signalverarbeitung heraufsetzen würde.
Da die Bitraten der Teilsignale über die natürlichen Zahlen n, p und q, die in der erfindungsgemäßen Lehre erwähnt sind, eindeutig mit der Bitrate bo des Multiplexsignales zusammenhängen - für die Bitrate bl des Fernsehsignales gilt z. B. bl = @W:°Kp°k:°Kp°k¤+¤1&udf54;bo - sind diese Zahlen so zu bestimmen, daß sich für die Teilsignale Bitraten ergeben, die die erwähnten Bedingungen erfüllen.
So sollte z. B. die Zahl p - wegen ihrer Bedeutung als Wortlänge des Fernsehsignales - nicht kleiner als 8 gewählt werden, da sonst das Quantisierungsrauschen zu groß wird. Zur Zeit realisierbar sind Analog-Digital-Wandler für Videosignale mit einer Wortlänge von 9 bit, so daß sich p = 9 als günstigster Wert ergibt. Die Abtastrate des Videosignales muß dann - wie aus der angegebenen Beziehung folgt - 13,9264 MHz betragen, ein Wert, der eine Bandbreite für das analoge Videosignal von gut 6 MHz zuläßt. Schließlich ergibt sich mit q = 1 und n = 10 für das zweite Nutzsignal, also das Tonsignal, eine Bitrate von 1,39264 Mbit/s, ein Wert, der groß genug ist, um außer dem reinen Tonsignal auch noch digitalisierte Zusatzinformationen zu übertragen. Diese Zusatzinformationen haben jedoch für die Erfindung keinerlei Bedeutung, so daß sie im folgenden nicht ausdrücklich erwähnt werden. Für das Synchronisationssignal bleibt ein Bitstrom mit einer Rate, die neunmal so groß ist wie die Bitrate des Tonsignals, nämlich 12,53376 Mbit/s.
Die Fig. 1 zeigt einen Pulsrahmen R des Multiplexsignales wie er sich nach der erfindungsgemäßen Lehre mit den speziellen Werten n = 10, p = 9 und q = 1 ergibt. Die mit TV bezeichneten Zeitabschnitte enthalten jeweils das aus 9 bit bestehende Wort des Fernsehsignales, die mit S bezeichneten Abschnitte jeweils 1 bit des Synchronisationssignales und der mit T bezeichnete Abschnitt 1 bit des Tonsignales. Der Rahmen R besteht also aus 10 Worten W 1. . .W 10 zu je 10 bit.
Wählt man die Synchronisationsbits innerhalb eines Rahmens abwechselnd "0" und "1", so läßt sich das in der erfindungsgemäßen Lehre erwähnte Zwischenmultiplexsignal SA bie dem vorliegenden Zahlenbeispiel dadurch erzeugen, daß jedes zehnte Bit einer fortlaufenden "0-1"-Folge der Bitrate 13,9264 Mbit/s durch ein Bit des Tonsignales ersetzt wird.
Folgender Ausschnitt aus dem Zwischenmultiplexsignal SA veranschaulicht diesen Sachverhalt:
010101010T010101010T010101010T
Die mit T bezeichnete Stelle ist diejenige Stelle, an die das Tonbit statt der "1" der fortlaufenden "0-1"-Folge gesetzt werden muß.
Fig. 2 zeigt eine Anordnung zur Realisierung des erfindungsgemäßen Verfahrens mit den Werten n = 10, p = 9 und q = 1.
Durch einen Taktgenerator TG wird der Systemtakt von 139,264 MHz erzeugt. Mit einem Teiler T 1 wird hieraus der Takt von 13,9264 MHz zur Abtastung des Videosignales gewonnen, das am Videoeingang E eines Analog-Digital-Umsetzers A/D anliegt. Der Analog-Digital-Umsetzer A/D codiert jeden Abtastwert durch ein 9 bit langes Codewort, das in Parallelform vorliegt und an die ersten neun Paralleleingänge eines 10stufigen Parallel-Serien-Umsetzers SR übergeben wird. Am zehnten Paralleleingang des Umsetzers SR liegt das Zwischenmultiplexsignal SA an, dessen Bitrate zahlenmäßig mit der Abtastfrequenz für das Videosignal übereinstimmt.
Liegen die Codeworte des Videosignals in Serienform vor, so müssen sie vor der weiteren Verarbeitung einen aus schnellen Bausteinen aufgebauten Serien-Parallel-Umsetzer durchlaufen. Es ist daher günstiger, einen Analog-Digital-Umsetzer zu verwenden, der die Codeworte in Parallelform abgibt.
Der Takt, mit dem die zehn parallelen Bits in den Parallel-Serien-Umsetzer SR übernommen werden, ist der gleiche wie der Takt für die Abtastung des Videosignals. Dieser Takt wird dem zugehörigen Eingang C 1 des Umsetzers A/D bzw. dem Takteingang C 2 des Parallel-Serien-Umsetzers SR zugeführt. Ein Takteingang C 3 für den Schiebetakt des Parallel- Serien-Umsetzers SR ist direkt mit dem Taktgenerator TG verbunden. Das Multiplexsignal erscheint am Ausgang A des Parallel-Serien-Umsetzers SR.
Zur Erzeugung des Zwischenmultiplexsignales SA ist eine mit M bezeichnete Teilanordnung in Fig. 2 vorgesehen. Eingangssignale dieser Teilanordnung sind das Tonsignal T, das Ausgangssignal So der zweiten Stufe eines Modulo-10-Zählers T 2 und die Endstandsimpulse des Zählers T 2. Ein Endstandsimpuls tritt immer dann auf, wenn der Zähler T 2 seinen Höchststand erreicht hat. Die Länge dieses Impulses stimmt mit der Periodendauer des Taktes für den Zähler T 2 überein. Dieser Takt wird vom Ausgang des Teilers T 1 geliefert. Die Endstandsimpulse des Zählers T 2 werden auch als Taktsignal C 4 zum Abruf der Tondaten T verwendet.
Die Teilanordnung M enthält einen Inverter G 1, ein NAND-Gatter G 2 und ein UND-Gatter G 3. Über den Inverter G 1 wird das invertierte Tonsignal dem einen Eingang des NAND-Gatters G 2 zugeführt, während der andere Eingang die Endstandsimpulse des Modulo-10-Zählers T2 erhält. Der Ausgang des NAND-Gatters G 2 wiederum ist mit dem Eingang des UND-Gatters G3 verbunden, an dessen anderem Eingang das Ausgangssignal So der zweiten Stufe des Modulo-10-Zählers T 2 anliegt. Das gewünschte Zwischenmultiplexsignal SA ist das Ausgangssignal des Gatters G 3.
In Fig. 3 ist die gemeinsame Wirkungsweise der Gatter G 1, G 2 und G 3 durch Impulsdiagramme dargestellt. Das mit AG 1 bezeichnete Impulsdiagramm zeigt eine mögliche Folge invertierter Tonbits. Darunter ist eine Folge C 4 von Endstandsimpulsen des Modulo-10-Zählers T 2 eingetragen. AG 2 ist die NAND-Verknüpfung der beiden vorgenannten Signale. Im vierten Impulsdiagramm So ist das Ausgangssignal der zweiten Stufe des Modulo-10-Zählers T 2 eingetragen; es ist eine forlaufende "0-1"- Folge mit einer Bitrate von 13,9264 Mbit/s. Die UND-Verknüpfung des Signales So mit dem Signal AG 2 zeigt das Impulsdiagramm SA. Es läßt erkennen, daß in der fortlaufenden "0-1"-Folge So jedes zehnte Bit durch ein Bit des Tonsignales überschrieben ist.
Die Teilanordnung M läßt sich auch mit geringfügiger Änderung für den allgemeinen Fall verwenden, in dem jedes n-te bit des Synchronisationssignales von einem Tonbit überschrieben werden soll. Der Zähler T 2 ist dann lediglich durch einen Modulo-n-Zähler zu ersetzen.
Schnellschaltende Bauteile der Anordnung nach Fig. 2 sind der Teiler T 1 und der Parallel- Serien-Umsetzer SR . Nicht erwähnt sind Schaltungseinheiten zur Anpassung der Logikpegel zwischen Bauteilen unterschiedlicher Technologie, weil sie für die Erfindung unwesentlich sind.

Claims

1. Verfahren zur zeitlichen Verschachtelung zweier binärer Nutzsignale (TV, T) und eines binären Synchronisationssignales (S) zu einem in Pulsrahmen (R) zu je n Worten unterteilten Multiplexsignal, unter der Voraussetzung, daß das erste binäre Nutzsignal (TV) ein digitalisiertes Breitbandsignal ist und das zweite binäre Nutzsignal (T) ein digitalisiertes Signal geringerer Bandbreite darstellt, daß die Bitrate des Multiplexsignales vorgegeben ist und daß die Bitraten der Nutzsignale (TV, T) in engen Grenzen gewählt werden können, dadurch gekennzeichnet,

a) daß n-q aufeinanderfolgende Bits des Synchronisationssignales (S) und q aufeinanderfolgende Bits des zweiten Nutzsignales (T) zu einem Zwischenmultiplexsignal (SA) mit Rahmen aus je n bit zusammengefaßt werden,

b) daß die Worte zu je p bit des ersten Nutzsignales (TV) durch jeweils 1 bit des Zwischenmultiplexsignales (SA) zu Worten aus p + 1 bit ergänzt werden,

c) daß ein Pulsrahmen (R) des Multiplexsignales aus den Worten zu je p + 1 bit aufgebaut wird, wobei die ersten n-q Worte W 1 . . . W 9 des Pulsrahmens (R) jeweils 1 bit des Synchronisationssignals (S) und die letzten q Worte (W 10) jeweils 1 bit des zweiten Nutzsignals (T) enthalten.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Worte zu je p bit des ersten Nutzsignales (TV) in paralleler Form vorliegen.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß n = 10, p = 9 und q = 1 gewählt wird, falls es sich bei dem ersten Nutzsignal (TV) um ein digitalisiertes Fernsehsignal und bei dem zweiten Nutzsignal (T) um ein digitalisiertes Tonsignal handelt.

4. Verfahren nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß das Synchronisationssignal (S) aus einer Folge von sich regelmäßig abwechselnden Binärwerten besteht.

5. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 2 mit einem mehrstufigen Parallel-Serien- Umsetzer, dessen Eingang für den Schiebetakt direkt mit dem Ausgang eines Taktgenerators für den Systemtakt verbunden ist, dadurch gekennzeichnet, daß die Anzahl der Stufen des Parallel-Serien-Umsetzers (SR) p + 1 beträgt, der Eingang (C 2) des Parallel-Serien-Umsetzers (SR) für den Takt zur Übernahme von parallel anliegenden Bits über einen Teiler (T 1) mit dem Teilungsverhältnis 1 : (p + 1) an den Ausgang des Taktgenerators (TG) geführt ist und an dessen erste p Paralleleingänge die p-Ausgänge eines Analog-Digital-Umsetzers (A/D) für das erste Nutzsignal (TV) angeschlossen sind, während an den (p + 1)ten Paralleleingang das Zwischenmultiplexsignal (SA) angelegt ist.

6. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß für q = 1 zur Erzeugung des Zwischenmultiplexsignales (SA) das zweite Nutzsignal (T) einem Inverter (G 1) zugeführt wird, dessen Ausgang mit dem einen Eingang eines NAND-Gatters (G 2) verbunden ist, während dem anderen Eingang des NAND-Gatters (G 2) der Endstandsimpuls eines Modulo-n-Zählers (T 2) zugeführt wird, dessen Takteingang mit dem Ausgang des Teilers (T 1) verbunden ist, daß der Ausgang des NAND-Gatters (G 2) an den ersten Eingang eines UND-Gatters (G 3) führt, dessen zweiter Eingang mit dem Ausgang der ersten Stufe des Modulo-n-Zählers (T 2) verbunden ist, und daß der Ausgang des UND-Gatters (G 3), an dem das Zwischenmultiplexsignal (SA) anliegt, an den (p + 1)ten Paralleleingang des Parallel- Serien-Umsetzers (SR) geführt ist.