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Gebiet der
Erfindung
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Die
vorliegende Erfindung betrifft das Testen von Kommunikationskanälen hoher
Geschwindigkeit und insbesondere einen verbesserten Parallelkanal-Bitfehlerratentester
und ein Verfahren zur Verwendung desselben zum Testen derartiger
Kanäle.
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Hintergrund der Erfindung
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Ein
Parallelkanal-Bitfehlerratentester wird normalerweise bei Kommunikationssystemen
mit mehreren getrennten Kanälen
verwendet. Derartige Tester umfassen ein Mittel zum gleichzeitigen
Testen vieler Kanäle,
so daß damit
die zum Testen eines Kommunikationssystems benötigte Zeit reduziert werden
kann. Zusätzlich
können
mit derartigen Testern Fehler erfaßt werden, die nur auftreten,
wenn eine Anzahl von Kanälen
gleichzeitig betrieben wird. Beispielsweise treten aus einem Übersprechen
zwischen zwei Kanälen
resultierende Fehler lediglich dann auf, wenn sich Daten in beiden
Kanälen
befinden. Ein Parallelkanal-Bitfehlerratentester umfaßt typischerweise
einen Mustergenerator zur Erzeugung von Signalen auf jedem der zu
testenden Kanäle
und eine Analyseeinrichtung, die die am Ende der Kommunikationskanäle empfangenen
Signale prüft,
um zu bestimmen, ob die empfangenen Signale mit den vom Mustergenerator
erzeugten Signalen übereinstimmen.
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Ein
Parallelkanal-Bitfehlerratentester kann auch dazu verwendet werden,
einen Kommunikationskanal mit einer Datenrate zu testen, die größer ist als
die der einzelnen Kanäle
des Testers. Um dies auszuführen,
werden einzelne Testsignale von den Mustergeneratorkanälen zusammen
gemultiplext, um ein Hochgeschwindigkeitssignal zu bilden, das auf
dem Hochgeschwindigkeitskanal versandt wird. Am Ende des Kommunikationskanals
wird der Datenstrom hoher Geschwindigkeit entmultiplext und den
Fehleranalysatorkanälen
des Parallelkanal-Bitfehlerratentesters zugeführt.
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Die
Multiplex- und Demultiplex-Schaltungen können abhängig von der Anwendung als
ein Teil des Gerätes
oder als ein Teil der getesteten Vorrichtung (DUT) betrachtet werden.
Beispielsweise sind Kommunikationssysteme, bei welchen eine Zahl
von Signalen mit relativ niedriger Geschwindigkeit gemultiplext
wird, um ein einzelnes Signal mit hoher Geschwin digkeit zu bilden,
das über
eine Hochgeschwindigkeitsverbindung gesandt wird, und das dann demultiplext
wird, im Stand der Kommunikationstechnik gut bekannt. In derartigen
Systemen muß der
Parallelkanal-Bitfehlerratentester die Multiplexer und Demultiplexer
nicht umfassen, da sie einen Teil des getesteten Kommunikationssystems
bilden. Falls andererseits das getestete Kommunikationssystem lediglich
einen Eingangs- und Ausgangskanal aufweist, müssen die Multiplexer und Demultiplexer
als Teil des Testsystems zum Testen der Hochgeschwindigkeitsverbindung
vorgesehen werden.
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Die
Umwandlung paralleler Ströme
in einen seriellen Strom und dann zurück in parallele Ströme mittels
Multiplexern und Demultiplexern kann zu einer derartigen Umordnung
der Datenmuster führen, daß das in
den i-ten Kanal der Sendevorrichtung eingegebene Muster nicht am
i-ten Kanal des Empfängers
empfangen wird. Dies kann auftreten, wenn die Phasen der verschiedenen
Multiplexer und Demultiplexer nicht richtig synchronisiert sind.
Diese mangelnde Synchronisation kann daher stammen, daß die Multiplexer
miteinander nicht synchronisiert sind, die Demultiplexer nicht miteinander
synchronisiert sind oder die Demultiplexer als eine Gruppe nicht
mit den Multiplexern als eine Gruppe synchronisiert sind. Eine durch
die Kommunikationsverbindung auftretende unbekannte Zeitverzögerung führt häufig zu
einer fehlenden Synchronisation zwischen den Multiplexern und Demultiplexern.
Jeder dieser Umstände kann
zu einer Umordnung der Datenmuster führen.
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Die
Datenumordnungen stellen ein Problem dar, da das Bitfehlerratentesten
auf der Kenntnis des auf jedem Kanal von der Fehleranalyseeinrichtung erwarteten
Datenmusters basiert. Falls das erwartete Datenmuster umgeordnet
wird, ist der Test nutzlos, sofern diese Umordnung nicht identifiziert
werden kann. Wird sie identifiziert, kann eine geeignete Kompensation
vorgesehen werden.
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Prinzipiell
können
Umordnungen durch Synchronisieren der Multiplexerschaltungen untereinander
und/oder Synchronisieren der Demultiplexerschaltungen untereinander
und dann Synchronisieren der Multiplexerschaltungen mit den Demultiplexerschaltungen
beseitigt werden. An diesem Punkt können die in die Analyseeinrichtung
eintretenden Datenströme
zeitlich miteinander synchronisiert werden. Während miteinander synchronisierte
Kommunikationsmultiplexer (die auch synchronisierte Phasen aufweisen)
konstruiert werden können,
ist es wesentlich umständlicher,
Kommunikationsdemultiplexer zu konstruieren, die miteinander synchronisiert sind
und eine gemeinsame interne Phase aufweisen. Dafür gibt es im wesentli chen zwei
Gründe.
Erstens werden von Demultiplexern die Taktdaten aus den durch diese
laufende Daten wiedergewonnen. Die Taktwiedergewinnungssehaltungen
in diesen Multiplexern weisen Division-n-Schaltungen auf, wobei
n die Auffächerung
des Demultiplexers ist. Bei derartigen Schaltungen findet eine Initialisierung
typischerweise in einem willkürlichen
Zustand im Verhältnis
zu den Multiplexern statt und sie sind daher im allgemeinen nicht
richtig synchronisiert. Zweitens führt die unvermeidbare durch
Ausbreitung des Datenstroms durch die Kommunikationsverbindung bedingte
Zeitverzögerung,
welche Demultiplexer und Multiplexer verbindet, dazu, daß die Daten
mit einer unbekannten Phase relativ zu der der Multiplexer ankommen.
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SIGNAL
WIZARD: all-channel-testing technology (SONET), Agilent Teehnologies,
1. Mai 2001, XP002178308 beschreibt eine Signaltestvorrichtung zur
simultanen Überwachung
mehrerer Kanäle
in einer getesteten Vorrichtung.
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US-A-5,761,216
offenbart ein Bitfehlermeßsystem,
das dazu eingerichtet ist, zwischen speziellen Mustern und willkürlichen
Mustern in Echtzeit umzuschalten und die Bitfehler im Ausgangssignal
von einer getesteten Vorrichtung zu analysieren.
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Patent
Abstracts of Japan, Vol. 2000, Nr. 22, 9. März 2001 offenbart ein Verfahren
zum simultanen Überwachen
und Testen mehrerer Ausgangssignale von einer getesteten Vorrichtung
ohne Austausch. Den Eingängen
der getesteten Vorrichtung, die mehrere Eingänge und Ausgänge aufweist,
wird ein Testmustersignal zugeführt
und ein Mustermonitor überwacht,
ob eines der Ausgangssignale dasselbe erwartete Muster aufweist.
Dadurch kann die Funktionsweise der getesteten Vorrichtung getestet
werden.
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Im
allgemeinen ist es die Aufgabe der vorliegenden Erfindung, einen
verbesserten Parallelkanal-Bitfehlerratentester und ein Verfahren
zum Gebrauch desselben zum Testen von Kommunikationsnetzen und dergleichen
bereitzustellen.
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Diese
und weitere Aufgaben der vorliegenden Erfindung ergeben sich für den Fachmann
aus der folgenden detaillierten Beschreibung der Erfindung und den
begleitenden Zeichnungen.
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Abriß der Erfindung
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Gemäß der vorliegenden
Erfindung wird ein Testsystem mit den Merkmalen gemäß Anspruch
1 und ein Verfahren zum Betreiben eines Testsystems mit den Merkmalen
gemäß Anspruch
14 bereitgestellt.
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Die
vorliegende Erfindung umfaßt
ein Testsystem, das einen Generator und eine Analyseeinrichtung
umfaßt,
mit welchen gemeinsam eine Vorrichtung getestet wird, die mehrere
Vorrichtungskommunikationskanäle
aufweist. Die Vorrichtung umfaßt mehrere
Eingänge
und entsprechende Ausgänge, wobei
jeder Eingang Daten zu einem entsprechenden Ausgang weiterleitet.
Der Generator umfaßt mehrere
Testmuster-Kanäle.
Jeder Testmuster-Kanal umfaßt
einen Generator-Musterreferenzspeicher zum Speichern einer Testsequenz
und einen Schaltkreis zum wiederholten Senden der Testsequenz an einen
der Kanäle
der Vorrichtung. Die Analyseeinrichtung umfaßt mehrere Analysekanäle. Jeder
Analysekanal umfaßt
einen Eingang zum Empfang eines Kanaleingangssignals, einen Analyseeinrichtung-Musterreferenzspeicher
zum Speichern eines Referenzmusters, das von dem Analysekanal genutzt
wird und einen Vergleichsschaltkreis zum Vergleichen des Referenzmusters
mit einem an diesem Eingang empfangenen Signal. Der Vergleichsschaltkreis
liefert einen Bitfehlerwert, der den Grad der mangelnden Übereinstimmung
zwischen dem Referenzmuster und dem empfangenen Signal anzeigt. Das
Testsystem umfaßt
einen Kontroller zum Betreiben der Analyseeinrichtung und des Generators,
der eine Abbildung der Eingangskanäle der Vorrichtung auf die
Ausgangskanäle
der Vorrichtung liefert. Das Programm bewirkt (a), daß entweder
der Generator oder die Analyseeinrichtung eine Gruppe einander ausschließender Abbildungs-Testmuster
in die darin enthaltenen Referenzspeicher lädt, so daß jeder Referenzspeicher ein
eindeutiges Testmuster gespeichert hat; (b) daß der jeweils andere des Generators und
der Analyseeinrichtung eines der Gruppe von Abbildungstestmustern
in alle Speicher lädt;
(c) daß jeder
Analysekanal das an dem Kanal empfangene Kanaleingangssignal mit
dem in diesem Kanal gespeicherten Referenzmuster vergleicht; und
(d) ermittelt, ob einer der Bitfehlerwerte, die von den Vergleichsschaltkreisen
geliefert werden, geringer ist als ein Bitfehlerschwellwert, und
bildet, wenn die Antwort ja ist, den Analysekanal, für den der
Bitfehlerwert geringer ist als der Bitfehlerschwellwert, auf den
Testmusterkanal ab, der dasselbe Abbildungstestmuster aufweist.
Bei dem Testsystem werden die Schritte (a)–(d) wiederholt, wobei im Schritt
(b) ein anderes Abbildungs-Testmuster in die Speicher geladen wird, bis
der Kontroller dazu in der Lage ist, alle Eingangskanäle ihren
entsprechenden Ausgangskanälen zuzuordnen.
Das Testsystem kann auch Informationen über die getestete Vorrichtung
in Verbindung mit einer oder mehreren Kanal-Abbildungen verwenden, um
den Rest der Kanäle
abzubilden, sobald einer oder mehrere entsprechende Kanäle unter
Verwendung des oben erläuterten
Algorithmus abgebildet wurden. Bei der bevorzugten Ausführungsform
der Erfindung wird bei dem Schritt zur Abbildung der Eingangs- auf
die Ausgangskanäle
die Gruppe sich gegenseitig ausschließender Abbildungs-Testmuster eher
in die Referenzspeicher des Generators als die der Analyseeinrichtung
geladen. Nachdem das Testsystem die Eingangs- und Ausgangskanäle der Vorrichtung abgebildet
hat, lädt
der Generator eine Gruppe von Bitfehlertestmustern in die Referenzspeicher
im Kontroller, um das Testen auf Bitfehler fortzusetzen.
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Kurzbeschreibung
der Zeichnungen
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1 ist
eine schematische Zeichnung eines mit einer getesteten Vorrichtung
verbundenen Parallelkanal-Bitfehlerratentesters 10.
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2 ist
eine schematische Zeichnung eines Parallelkanal-Bitfehlerratentesters 25,
bei dem die Analyseeinrichtung vom Mustergenerator entfernt ist.
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3 und 4 sind
schematische Zeichnungen der Arten von Multiplexmodellen, die typischerweise
in Telekommunikationssystemen verwendet werden.
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5 ist
ein Ablaufdiagramm einer Ausführung
eines erfindungsgemäßen Logarithmus
zur Identifizierung der aus einer mangelnden Synchronisation resultierenden
Kanalpermutationen.
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Detaillierte
Beschreibung der Erfindung
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Wie
mit der vorliegenden Erfindung Vorteile erzielt werden können, wird
einfacher mit Bezugnahme auf 1 verständlich,
bei der es sich um eine schematische Zeichnung eines mit einer getesteten Vorrichtung
(DUT) 11 verbundenen Parallelkanal-Bitfehlerratentesters 10 handelt.
In seiner einfachsten Form besteht der Parallelkanal-Bitfehlerratentester 10 aus
einem Mustergenerator 12 und einer Fehleranalyseeinrichtung 13,
die durch die DUT 11 verbunden sind. Der Mustergenerator
erzeugt ein vorbestimmtes Muster als Eingangssignal in die DUT 11. Dieses
Muster wird in einem Musterspeicher 121 gespeichert. Die
Analyseeinrichtung 13 vergleicht die empfangenen Daten
mit dem bekannten Muster, das im Musterspeicher 131 gespeichert
ist und mißt
den Bitfehler (BER). Der Mustergenerator weist eine Taktquelle 15 auf,
welche die Erzeugung der Testdaten triggert. Um einen Bitfehlerratentest
durchzuführen, muß die Fehleranalyseeinrichtung 13 mit
derselben Rate getaktet sein wie der eingehende Datenstrom. Dies
wird entweder durch Triggern der Fehleranalyseeinrichtung und des
Mustergenerators durch eine gemeinsame Taktquelle erreicht oder
dadurch, daß die
Fehleranalyseeinrichtung einen Takt erhält, der aus den Daten wiedergewonnen
wird. Bei der in 1 gezeigten Ausführungsform
wird davon ausgegangen, daß sich
die Analyseeinrichtung nahe genug am Mustergenerator befindet, so
daß sich
beide denselben Takt teilen können.
Diese Wahl hängt
von der Anwendung und der Entfernung zwischen der Fehleranalyseeinrichtung
und dem Mustergenerator ab. Falls der Analyseabschnitt weit vom
Mustergenerator entfernt ist, umfaßt die Analyseeinrichtung eine
Taktwiedergewinnungsschaltung 20, wie in 2 gezeigt ist.
Jedoch können
auch Ausführungsformen
realisiert werden, bei welchen eine Taktwiedergewinnungsschaltung
in der Fehleranalyseeinrichtung 13 enthalten ist. 2 ist
eine schematische Zeichnung eines Parallelkanal-Bitfehlerratentesters 25,
bei dem die Analyseeinrichtung 21 vom Mustergenerator 22 entfernt
angeordnet ist. Zur Vereinfachung der Zeichnung wurden die Musterspeicher
aus der Zeichnung weggelassen. Die Takterzeugungsschaltung 20 ist von
einer herkömmlichen
Bauart und wird daher hier nicht in Einzelheiten erläutert. Im
allgemeinen umfassen die Analyseeinrichtung und der Mustergenerator einen
Kommunikationsweg 17 zur Übermittlung von Befehlen untereinander.
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Das
in die DUT ausgesandte Muster muß bekannt sein. Die herkömmlichsten
Arten von Mustern sind pseudozufällige
Bitsequenzen (Pseudo Random Bit Sequences (PRBS)), pseudozufällige Wortsequenzen
(Pseudo Random Word Sequences (PRWS)) und auf Speichern basierende
Muster. Auf Speichern basierende Muster sind solche, die vor dem
Test in den Speicher geladen werden, um während des Tests nacheinander
ausgelesen zu werden. PRBSen sind Sequenzen, die aus einer Kombination von
Schieberegistern und einer Logik erzeugt werden. Die Daten derartiger
Sequenzen sind scheinbar zufällig,
sind tatsächlich
jedoch deterministisch. Es gibt Familien bekannter Standard-PRBSen,
die zum Testen verschiedener Arten von Kanälen verwendet werden. Der hauptsächliche
Vorteil von PRBSen besteht darin, daß sie weitestgehend dieselben
statistischen und spektralen Eigenschaften wie zufällige Daten
aufweisen, obwohl diese Sequenzen deterministisch sind. PRWSen sind
parallele Versionen von PRBSen, bei welchen die Sequenz über mehrere
parallele Kanäle
gespreizt ist, so daß die
Bits der PRBSen in einer zyklischen Folge über alle Kanäle verteilt austreten.
Auf Speichern basierende Muster können jede Form umfassen, einschließlich der
einer PRBS/PRWS. Die einzigen Beschränkungen eines auf einem Speicher
basierenden Musters sind die Größe des Speichers
und die Geschwindigkeit, mit der auf ihn zugegriffen werden kann.
Auf Speichern basierende Muster können dazu verwendet werden, eine
Vielzahl von Kommunikationsprotokollen durch Konstruieren eines
Musters zu simulieren, das aus wiederholten Mustern besteht, wie
solchen, die für Anfangsblöcke mit
PRBS/PRWS-Mustern an der Stelle der Pakete zur Simulierung von Daten
verwendet werden. In vielen Fällen
ist es einfacher, die Kanäle
unter Verwendung von PRBS/PRWS-Mustern zu synchronisieren als unter
Verwendung von auf Speichern basierenden Mustern, da lediglich eine kleine
Gruppe von Bits benötigt
wird, um die Testsequenz eindeutig zu bestimmen, sobald der PRBS/PRWS-Algorithmus
bekannt ist.
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Prinzipiell
sind Parallelkanal-Bitfehlerratentester gut für ein Testen von Telekommunikations- und Netzsystemen
geeignet. Diese Systeme umfassen häufig mehrere Datenströme, die
in einen oder mehrere Ströme
mit höherer
Geschwindigkeit gemultiplext werden, bevor sie über einen Kanal hoher Geschwindigkeit
gesendet werden. Die am entfernten Ende des Kanals empfangenen Ströme hoher
Geschwindigkeit werden dann in die sie bildenden bzw. untergeordneten
Ströme
demultiplext. Im folgenden wird auf 3 und 4 Bezug
genommen, in welchen schematische Zeichnungen der typischerweise in
Telekommunikationssystemen verwendeten Multiplexmodelle gezeigt
sind. Das Multiplexen kann auf einer einzigen Ebene ausgeführt werden,
wie in 3 gezeigt ist, oder auf mehreren Ebenen, wie in 4 gezeigt
ist. Mit Bezug auf 3 werden die untergeordneten
Datenströme 30 in
einen Multiplexer 31 eingegeben, der die Datenströme durch
nacheinander Wählen
eines Bits aus jedem Datenstrom und Ausgeben des kombinierten Datenstroms
hoher Geschwindigkeit auf eine Kommunikationsverbindung 32 kombiniert.
Am Anschlußende
der Kommunikationsverbindung empfängt ein Demultiplexer 33 den Datenstrom
hoher Geschwindigkeit und mutet Bits zu aufeinanderfolgenden, bei 34 gezeigten
Ausgangsdatenströmen.
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Die
Multiplexer und Demultiplexer können
so betrachtet werden, als ob sie einen Zeiger enthielten, der den
nächsten
Kanal anzeigt, der bedient werden soll. Im Fall des Multiplexers
gibt der Zeiger den nächsten
Dateneingang an, der als Quelle eines Bits verwendet werden soll,
das auf die Kommunikationsverbindung 32 gesetzt werden
soll. Im Fall des Demultiplexers gibt der Zeiger die Identität der nächsten Datenausgangsleitung
an, die ein Bit von der Kommunikationsverbindung 32 empfangen
soll. Jeder Zeiger wird modulo N inkrementiert, nachdem M Datenbits
in einem 1:N Multiplexer oder Demultiplexer übertragen wurden. Im einfachsten
Fall ist M = 1. Falls die Zeiger nicht richtig synchronisiert sind,
werden die die Demultiplexerkanäle
verlassenden Datenströme
im Verhältnis
zu den in den Multiplexer einge tretenen Datenströmen vertauscht. Das Problem kann
korrigiert werden, indem der Zeiger im Multiplexer oder Demultiplexer
zurückgesetzt
wird, um den Multiplexer und Demultiplexer zu synchronisieren. Man
beachte, daß im
Falle, daß M > 1 einer der Zähler ebenfalls
zurückgesetzt
werden muß,
um den Multiplexer und Demultiplexer zu synchronisieren.
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Mit
Bezugnahme auf 4 können der Multiplexer und Demultiplexer
aus kaskadenförmigen Stufen
kleinerer Multiplexer bzw. Demultiplexer aufgebaut werden. Im in 4 gezeigten
Fall wurde der in 3 gezeigte Multiplexer 31 durch
zwei Stufen kleinerer bei 41–44 gezeigter Multiplexer
ersetzt. In ähnlicher
Weise wurde der Demultiplexer 33 durch zwei Stufen kleinerer
Demultiplexer, wie sie bei 51–54 gezeigt sind,
ersetzt. Bei den Stufen-Multiplexern und -Demultiplexern müssen die
Multiplexer- und Demultiplexerkomponenten ebenfalls miteinander
synchronisiert sein.
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Die
vorliegende Erfindung basiert auf einem Algorithmus, der die Kanalvertauschungen
identifiziert, die auftreten, wenn parallele Daten durch Kommunikations-Multiplexer
und -Demultiplexer laufen. Durch Identifizieren und Kompensieren
dieser Kanalvertauschungen wird erfindungsgemäß das Problem der Neusynchronisierung
der verschiedenen Multiplexer und Demultiplexer vermieden. Die Funktionsweise
des Algorithmus wird mit Bezugnahme auf 5 besser
verständlich,
wobei es sich um ein Ablaufdiagramm gemäß einer Ausführungsform
eines erfindungsgemäßen Algorithmus
zur Identifizierung der aus der oben erläuterten fehlenden Synchronisation
resultierenden Kanalvertauschungen handelt. Die Zahl der zu testenden
Kanäle
wird mit N bezeichnet, wobei es sich um eine Zahl größer als
1 handelt. Der Algorithmus beginnt durch Laden von N eindeutigen
Bitmustern in die N unterschiedlichen Generatorkanäle, wie
bei 61 gezeigt ist. In der folgenden Erläuterung
werden die Muster entsprechend dem diesem Muster zugeordneten Generator
numeriert, d.h. das Muster k ist das durch den Generator k erzeugte Muster.
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Als
nächstes
wählt der
Tester eines der Muster und lädt
dieses Muster in alle der N Analysekanäle, wie bei 62 und 63 gezeigt
ist. Der Tester versucht dann alle Analysekanäle mit den Generatorkanälen zu synchronisieren,
wie bei 64 gezeigt ist. Dies erfordert, daß der Generator kontinuierlich
Datenströme ausgibt,
während
das Timing der Analyseeinrichtungen so eingestellt wird, daß die Bitfehlerrate
minimiert wird. Man beachte, daß diese
Einstellung entweder manuell oder automatisch erfolgen kann und vollständig mittels
Hardware oder in Verbindung mit Software ausgeführt werden kann. In diesem
Schritt wird vorzugsweise dieselbe Verzögerung zu jedem der Kanäle hinzugefügt und die
Bitfehlerrate jedes Kanals gemessen. Dieser Prozeß wird wiederholt, bis
ein Kanal gefunden ist, bei dem die Bitfehlerrate für einen
speziellen Wert der Verzögerung
unter einer bestimmten Schwelle σ bleibt.
Dieser Kanal wird dann als synchronisiert betrachtet.
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Von
den N verschiedenen Mustern, die von den N individuellen Analysekanälen empfangen
werden, stimmt nur eines mit den in alle Analyseeinrichtungen geladenen
Mustern überein.
Somit ist die dieses übereinstimmende
Bitmuster empfangende Analyseeinrichtung, die als Analyseeinrichtung
j bezeichnet wird, die einzige, die synchronisiert werden kann. Die
Bitfehlerraten auf den anderen Kanälen bleiben aufgrund der fehlangepaßten Muster
hoch. Es ist dann bekannt, daß das
Eingangssignal zur Analyseeinrichtung j vom Generator k kommt und
es wird, wie bei 65 gezeigt ist, ein einzelnes Eingangs-Ausgangs-Paar
identifiziert.
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Als
nächstes
wird vom Tester bestimmt, ob ein Analysekanal keinem Generatorkanal
zugeordnet wurde, wie bei 66 gezeigt ist. Falls es einen
derartigen Kanal gibt, führt
der Algorithmus mit diesem Kanal als Analysekanal eine Schleife
zurück
zu 62 aus. Dieser Schritt wird wiederholt, bis jeder der
N Analysekanäle
einem entsprechenden Generatorkanal zugeordnet wurde.
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Die
Analysekanäle
können
unter Verwendung einer Vielzahl von Synchronisationstestmustern einschließlich spezieller
Synchronisationsmuster synchronisiert werden. Im allgemeinen unterscheiden
sich diese Muster von Mustern, die beim tatsächlichen Testen verwendet werden.
Jedoch können
die tatsächlichen
Testmusterdaten verwendet werden, falls sie die oben erläuterten
eindeutigen Musterkriterien erfüllen.
Falls die gesendeten Daten die für
den Test gewünschten
Daten sind, kann eine zeitliche Synchronisation ausgeführt werden,
mit der die Analysekanäle
untereinander ausgerichtet werden, um alle identifizierten Kanäle zeitlich
zu synchronisieren und die Testphase kann daraufhin beginnen.
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Im
allgemeinen umfassen die Analyseeinrichtung und der Generator Mikrokontroller,
die die hier beschriebenen Algorithmen ausführen. In der folgenden Erläuterung
wird der Teil des Testprogramms, der auf dem Analysekontroller abläuft, als das „Analysekontrollprogramm" bezeichnet und der Teil
des Programms, der auf dem Generatorkontroller läuft, als das „Generatorkontrollprogramm". Die Testsequenzen,
die verwendet werden, um die Eingangskanäle von den Generatoren mit
den Eingangskanälen
von den Analyseeinrichtungen zu verbinden, werden als die „Synchronisationstestmuster" bezeichnet. Die
zur Durchführung
der tatsächlichen
Bitfehlerratenmessungen verwendeten Muster werden als die Bitfehlerratenmuster
bezeichnet.
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Falls
sich die Bitfehlerratenmuster von den Synchronisationstestmustern
unterscheiden, müssen
die Testmuster sowohl im Generator als auch in der Analyseeinrichtung
vor Beginn des tatsächlichen Bitfehlerratentests
gewechselt werden. Das Wechseln wird vorzugsweise dadurch erreicht,
daß das Analysekontrollprogramm
ein Signal/eine Nachricht zum Generatorkontrollprogramm sendet,
das/die anzeigt, daß der
Identifikationsteil der Synchronisation abgeschlossen ist. Beim
Empfang dieser Nachricht triggert das Generatorkontrollprogramm
ein Ereignis, das die Bitfehlerratenmuster lädt. Dabei sendet es einen Befehl
zum Analysekontrollprogramm, mit dem die Analyseeinrichtung instruiert
wird, sich auf den Test vorzubereiten. Wenn das Analysekontrollprogramm
diesen Befehl erhält,
lädt es
Datensegmente zum Abgleich der entsprechenden Bitfehlerratenmuster,
die von den Generatoren gesendet werden. Die Analyseeinrichtung
führt dann
eine zeitliche Synchronisation durch, um die Kanäle zeitlich auszurichten. Um
dies auszuführen,
müssen
die Testdaten eine eindeutige Bitsequenz umfassen, die einen bekannten
Punkt in den Testdaten auf jedem Kanal definiert. Sobald die Kanäle ausgerichtet
sind, ist das System zum Bitfehlerratentest bereit.
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Es
ist zu beachten, daß bei
den Ausführungsformen,
bei welchen die Analyseeinrichtung ihr Taktsignal aus dem Datenstrom
erhält
oder die Demultiplexer ihre Takte aus dem Datenstrom erzeugen, die
Takte auf der Seite der Analyseeinrichtung driften, sobald der Generator
keine Daten mehr sendet. Falls diese Drift nicht wesentlich ist
oder die Analyseeinrichtung ihren Takt unabhängig von den Daten erhält, kann
eine zweite Version dieses Algorithmus verwendet werden, bei der
die N unterschiedlichen Muster in die Analyseeinrichtungen geladen
werden und die Generatoren weiterhin jeweils zu einem Zeitpunkt
mit unterschiedlichen Mustern geladen werden, bis die Analyseeinrichtungen
wahrnehmen, daß alle
Kanäle
synchronisiert sind und verwendet werden können.
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Aus
der obigen Erläuterung
wird klar, daß drei
unterschiedliche Schritte beim Bitfehlerratentesten für Kommunikationssysteme
und dergleichen bestehen: Der Identifizierungs- oder Abbildungsschritt, der
Synchronisationsschritt und der Testschritt. Die Synchronisation
umfaßt
das Verbinden jedes Generatorkanals mit seinem entsprechenden Analysekanal,
um Kanalumordnungen zu korrigieren. Dieser Schritt kann durch Ändern der
physischen Verdrahtung zwischen dem getesteten System und entweder dem
Analyseabschnitt oder Generatorabschnitt des Testers ausgeführt werden.
Der Verbindungsschritt kann auch durch Ändern der „logischen Verdrahtung" im Analyse- oder
Generatorabschnitt ausgeführt
werden. Beispielsweise werden die von den Demultiplexerausgängen in
den Analyseabschnitt gelesenen Daten typischerweise in einem einem
digitalen Prozessor in der Analyseeinrichtung zugeordneten Speicher
gespeichert. Daten für
spezielle Kanäle
werden an durch einen oder mehrere Speicherzeiger definierten Orten
gespeichert. Somit können
die Kanäle durch
Umändern
dieser Zeigerwerte ausgetauscht werden. In der hier verwendeten
Form bezeichnet der Ausdruck „Neuverdrahten" sowohl ein physisches
Neuverdrahten als auch ein logisches Neuverdrahten. Erfindungsgemäß gibt es
zwei allgemeine bevorzugte Ausführungsformen
eines Testers.
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Bei
der ersten Ausführungsform
werden die beim Identifizierungsschritt vorgefundenen Vertauschungen
dazu verwendet, eine Neuverdrahtung zwischen den Demultiplexerausgängen und
den Eingängen
der Analyseeinrichtung festzulegen. Bei der zweiten Ausführungsform
werden die Testmuster in der Analyseeinrichtung vertauscht, um die
gemessene Vertauschung in den Kanälen zu kompensieren. Im Prinzip
können
auch auf einer Kombination dieser Strategien basierende Ausführungsformen
entworfen werden. Beispielsweise könnte die Identifizierung der Kanalvertauschungen
durch Neuverdrahten der Verbindungen zwischen den Demultiplexerausgängen und
den Eingängen
der Analyseeinrichtung erfolgen. Dann könnte für den tatsächlichen Test die Neuverdrahtung
rückgängig gemacht
werden und könnten die
Testmuster im Speicher der Analyseeinrichtung vertauscht werden.
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Im
Prinzip können
auch Ausführungsformen realisiert
werden, bei welchen die Neuverdrahtung auf der Generatorseite ausgeführt wird.
Falls jedoch diese Handlungen eine Unterbrechung der Erzeugung von
Daten erfordern, ist es möglich,
daß die Phase
der Multiplexer-/Demultiplexer-Schaltung nicht
bekannt ist, wenn mit der Datenerzeugung wieder begonnen wird und
somit wäre
die im Identifizierungsschritt erzielte Identifizierung nicht länger gültig. Da
der Zustand der Analyseeinrichtung keine Auswirkungen auf die Multiplexer-
oder Demultiplexerphasen hat, wird ein Modell bevorzugt, bei dem
eher die Analyse der Daten als die Erzeugung von Daten unterbrochen
wird.
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Falls
sich die Bitfehlertestmuster von den Synchronisationstestmustern
unterscheiden, muß die
Notwendigkeit des Austausches von Datengruppen dem Generator von
der Analyseeinrichtung mitgeteilt werden. Der Austausch der Testmuster
muß in einer
Weise erfolgen, durch die die Synchronisierung nicht gestört wird
oder die Systeme müssen
unter Verwendung der Bitfehlertestmuster oder von Teilen derselben
neu synchronisiert werden. Sobald die Kanäle unter Verwendung der Synchronisationstestmuster
synchronisiert wurden, sendet die Analyseeinrichtung eine Nachricht
zum Generator, die anzeigt, daß sie
zum Beginn des Bitfehlertests bereit ist. Der Generator tauscht
dann Testsequenzen aus und beginnt mit einer Schleife, in der er
jedes Bitfehlertestmuster wiederholt aussendet. Die Analyseeinrichtung
muß dann
bestimmen, wann mit den Bitfehlermessungen begonnen wird. Dies ist äquivalent
zur Bestimmung, wann der Beginn des ersten Bitfehlertestmusters
auf der Seite der Analyseeinrichtung des getesteten Netzes erfolgt.
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Falls
sich die Analyseeinrichtung nahe am Generator befindet und die Verzögerungen
in der Kommunikation zwischen den Kontrollprogrammen derselben ignoriert
werden können,
müssen
die Analyseeinrichtung und der Generator lediglich über ein bestimmtes
Signal verfügen,
für das
vereinbart wurde, daß bei
diesem das Umschalten erfolgt. Beispielsweise kann der Generator
ein Bestätigungssignal
aussenden, das relativ zum Beginn der Bitfehlermuster in einer der
Analyseeinrichtung bekannten Weise zeitlich festgelegt ist. Falls
die Verzögerungen durch
das getestete Netz beträchtlich
geringer sind als die Zeit zum Aussenden einer Sequenz, kann ein Signal
verwendet werden, das in der Mitte der momentanen Testsequenz ausgesendet
wird und das angibt, daß die
Testdaten nach dem Abschluß der momentanen
Sequenzen beginnen. Da die Analyseeinrichtung die Länge der
Synchronisationstestmuster kennt, kann die Analyseeinrichtung die
Muster zum richtigen Zeitpunkt umtauschen.
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Falls
die Analyseeinrichtung vom Generator entfernt ist, kann die Zeit,
die die Analyseeinrichtung für
eine Signalübermittlung
an den Generator und für den
Empfang eines Bestätigungssignals
benötigt
viel länger
sein als die Zeit, die benötigt
wird, um eines der Bitfehlerratentestmuster auszusenden. In diesem Fall
muß die
Analyseeinrichtung den Punkt im in ihre Eingänge eintretenden Datenstrom
erfassen, der dem Beginn der Bitfehlertestmuster entspricht. Bei einer
bevorzugten Ausführungsform
der vorliegenden Erfindung sind die Synchronisationstestmuster auf
dieselbe Länge
wie die Bitfehlertestmuster beschränkt. Bei einer derartigen Ausführungsform
kann die Analyseeinrichtung ihre Suche nach dem Beginn der Bitfehlertestmuster
auf die Zeitpunkte beschränken,
die dem Beginn der Sequenzen mit dieser Länge entsprechen. Man beachte,
daß mit
diesem Ansatz auch die Suchzeit verbessert würde, falls die Bitfehlertestmuster
eine Länge
aufweisen, die ein ganzzahliges Vielfaches mehrerer Synchronisationstestmuster
ist.
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Bei
einer alternativen Ausführungsform
wird das Austauschen der Synchronisationsdaten und Testdaten vermieden.
Um dies zu erreichen, müssen die
eindeutigen Synchronisationsbits in die Testdaten eingebettet werden.
Dies kann erreicht werden, indem einige der Merkmale bestehender
Parallelkanal-Bitfehlerratentestsysteme verwendet werden. Bei derartigen
Systemen werden Speicheranordnungen verwendet, bei welchen die zur
Synchronisation der zeitlichen Abstimmung in den Kanälen verwendeten Sequenzen
aus Sequenzen bestehen, die an einem bestimmten Ort im Speicher
gespeichert sind. Die Synchronisationssequenz ist typischerweise
ein kleiner Bruchteil der tatsächlichen
Testsequenzen. Beispielsweise sind die ersten 48 Bits im 81250 Tester von
Agilent für
Zeitsynchronisationstestmuster reserviert. In diesem Tester liegen
die Bitfehlertestmuster typischerweise in der Größenordnung von 3.000 Bit oder
mehr. Ein gewöhnlicher
zweckmäßiger Testrahmen
für Anbieter
von Telekommunikationsgeräten
ist z.B. ein SONET-Rahmen. Ein SONET-Rahmen für den OC-768 Entwicklungsstandard
würde mehr
als 4 Millionen Bits umfassen. Darüber hinaus kann eine Testsequenz
mehrere Kopien derartiger Rahmen umfassen. Von der Analyseeinrichtung
werden die 48 Bits zur Synchronisation der Analyse- und Generatorkanäle unter
der Annahme verwendet, daß die
entsprechenden Kanäle
miteinander verbunden sind. Somit kann ein Parallelkanal-Bitfehlerratentester
gemäß der vorliegenden
Erfindung auf einem derartigen Tester durch Einfügen eines Kontrollcodes realisiert
werden, der die Kanalidentifizierung und das Neuverdrahten vor einem
Umschalten in die Synchronisations- und Testphase, die normalerweise
auf diesen Tester implementiert sind, ausführt.
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Die
feste kleine Zahl von Synchronisationsbits wirft zwei Probleme für die Implementierung
der vorliegenden Erfindung auf derartigen Systemen auf. Erstens
muß der
Rest des Testmusters mit einem Muster gefüllt werden, das die Synchronisation
der Takte in den Demulitplexern und in der Analyseeinrichtung aufrechterhält. Um dies
zu erreichen, darf das Muster keine langen Lauflängen aus Einsen oder Nullen
enthalten. Die maximale Länge
einer derartigen Lauflänge
hängt von
der speziell getesteten Vorrichtung oder Netz ab. Um derartige Probleme
zu vermeiden, sollte der Datenblock eine in etwa ausgeglichene Zahl
von Einsen und Nullen aufweisen und die Lauflänge entweder der Nullen oder
Einsen sollte begrenzt sein. Dies kann dadurch erreicht werden,
daß bestimmte
Anforderungen an die Nutzerdaten gestellt werden oder eine bestimmte
Form einer Lauflängen-begrenzten
Codierung (RLL) oder ein Verscrambeln der Daten verwendet wird.
Man beachte, daß ein
Verscrambeln der Daten mittels eines Exklusiv-oder-Verknüpfens derselben
mit einer PRBS-Sequenz fast immer zu beschränkten Lauflängen von Einsen und Nullen
mit der Ausnahme des pathologischen Falls führt, in dem die Daten und die
Verscramblungsbits identisch sind. In diesem Fall entartet die verscrambelte
Sequenz ausschließlich
zu Nullen.
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Das
zweite Problem steht im Bezug zu einem Testen, bei dem in der Testphase
Daten verwendet werden, die spezielle Telekommunikationsformate, wie
beispielsweise SONET oder SDH, simulieren. Diese Formate umfassen
typischerweise eine Anfangsblockinformation in jedem Paket, die
durch das spezielle Format festgelegt ist und somit nicht für Testdaten
zur Verfügung
steht. Diese Formate bieten spezielle Orte in den Datenpakten für die Daten,
die übertragen
werden. Wenn ein Kommunikationssystem getestet wird, das zum Transport
derartiger Pakete bestimmt ist, umfassen die Testsequenzen typischerweise
diese Anfangsblöcke
mit den Testdaten an den zur Datenübertragung vorgesehenen Positionen.
Während
die Anfangsblöcke
nicht unbedingt während
der Bitfehlertests benötigt
werden, sind sie dennoch enthalten, so daß die Testdaten dasselbe Frequenzspektrum
aufweisen, wie echte, in derartigen Paketen versandte Daten. In
vielen Fällen überlappen
die Anfangsblockdaten den Bereich des Testdatenspeichers, der für die Testmuster
zur Zeitsynchronisation reserviert ist. Da die Anfangsblockdaten festgelegt
sind und für
das Format spezifische Informationen umfassen müssen, können sie nicht in zweckmäßiger Weise
als das Synchronisationstestmuster verwendet werden. Bei einer bevorzugten Ausführungsform
der Erfindung wird dieses Problem in derartigen Testern dadurch
umgangen, daß die Datenpakete
zirkular verschoben werden, so daß sich die Information des
Anfangsblocks nunmehr im Teil des Speichers befindet, der nicht
für die
Synchronisation benötigt
wird. Der Teil des Pakets, der die eindeutigen Sequenzen aufweist,
kann dann in dem Teil des Speichers positioniert werden, der für die Synchronisation
reserviert ist. Da jede zirkulare Verschiebung des Pakets das Frequenzspektrum
des Pakets bewahrt, macht es das verschobene Paket möglich, daß das Synchronisationsmodell
gemäß der vorliegenden
Erfindung auf derartigen bestehenden Testgeräten laufen kann, während das
fragliche Kommunikationsformat simuliert wird.
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Bei
einer dritten Ausführungsform
werden getrennte Synchronisations- und Testblöcke verwendet. Die Synchronisationsblöcke sind
wie zuvor aufgebaut. Jedoch enthalten die Testblöcke auch Synchronisationsbits,
die im Testblock verwendet werden, sobald die Kanalverbindungen
identifiziert wurden, um eine zeitliche Synchronisation zu erhalten. Da
die Kanäle
bereits identifiziert sind, müssen
die Synchronisationsbits für
einen gegebenen Kanal nicht eindeutig sein. Dadurch wird die Notwendigkeit, daß ein Identifikationsblock
dieselbe Größe umfassen
muß wie
ein Testblock, gelockert und die Größe des Testblocks, der zur
Bestimmung der Kanal-IDs verwendet wird, kann reduziert werden.
Dadurch wird die zur Kanal-ID verwendete Zeit reduziert. Die zeitliche
Synchronisation muß dennoch
auf die Testdatenblöcke
ausgeführt
werden.
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Bei
den oben beschriebenen Ausführungsformen
der vorliegenden Erfindung wird ein Kanalabgleichsalgorithmus verwendet,
bei dem die Übereinstimmung
zwischen jedem Generatorausgangskanal und einem Analyseeinrichtungseingangskanal
ohne Bezugnahme auf bei vorherigen Suchen festgestellte Übereinstimmungen
ermittelt wird. Falls die Struktur der Multiplexer und Demultiplexer
bekannt ist, können
die zuvor festgestellten Übereinstimmungen dazu
verwendet werden, die Arbeit zur Bestimmung der verbleibenden Übereinstimmungen
zu reduzieren. Es sei der einfache Fall betrachtet, in dem das getestete
Netz einen Multiplexer mit einer einzigen Stufe und einen Demultiplexer
mit einer einzigen Stufe umfaßt.
Des weiteren werde angenommen, daß die Zeiger in den Multiplexern
und Demultiplexern, jeweils nachdem ein Bit gesendet bzw. empfangen wurde,
Modulo M inkrementiert werden. Hier ist M die Zahl der Eingangs-
oder Ausgangskanäle.
Sobald die Beziehung zwischen den Zeigerwerten im Multiplexer und
Demultiplexer bekannt ist, kann die Abbildung der Eingangsanschlüsse auf
die Ausgangsanschlüsse
ohne eine weitere Suche berechnet werden. In diesem Fall kann die
Beziehung unabhängig von
M aus dem ersten Paar von Eingangs- und Ausgangsanschlüssen bestimmt
werden, die an der Analyseeinrichtung abgebildet werden. Somit kann
die Suche mit M – 1
Schritten darauf reduziert werden, das erste übereinstimmende Paar von Kanälen zu ermitteln
und die verbleibenden Fälle
zu berechnen.
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In
komplexeren Netzen müssen
zusätzliche Paare
von Eingangs-Ausgangspaaren bestimmt werden, bevor der Rest unter
der Kenntnis des Netzes berechnet werden kann. Jedoch kann die Gesamtzahl
der Paare, die durch Suchen bestimmt werden muß, dennoch wesentlich reduziert
werden, falls die Struktur der Multiplexer bekannt ist.
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Verschiedene
Modifizierungen der vorliegenden Erfindung werden dem Fachmann aus
der vorhergehenden Beschreibung und den begleitenden Zeichnungen
verständlich.
Dementsprechend ist die vorliegende Erfindung lediglich durch den
Umfang der folgenden Ansprüche
beschränkt.