JP2001127729A - Sdh伝送装置の試験装置 - Google Patents

Sdh伝送装置の試験装置

Info

Publication number
JP2001127729A
JP2001127729A JP30618399A JP30618399A JP2001127729A JP 2001127729 A JP2001127729 A JP 2001127729A JP 30618399 A JP30618399 A JP 30618399A JP 30618399 A JP30618399 A JP 30618399A JP 2001127729 A JP2001127729 A JP 2001127729A
Authority
JP
Japan
Prior art keywords
test
pattern
output
circuit
outputs
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP30618399A
Other languages
English (en)
Inventor
Yoshikazu Nishioka
善和 西岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Engineering Ltd
Original Assignee
NEC Engineering Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Engineering Ltd filed Critical NEC Engineering Ltd
Priority to JP30618399A priority Critical patent/JP2001127729A/ja
Publication of JP2001127729A publication Critical patent/JP2001127729A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Time-Division Multiplex Systems (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)

Abstract

(57)【要約】 (修正有) 【課題】 一つのパターン監視回路と複数のデータ比較
回路を使用することにより、被試験対象回路からの複数
出力信号を切替えなしで同時に監視・試験する方法を得
る。 【解決手段】 複数の入力・出力をもつ被試験対象回路
1の入力に、同じ試験用パターン信号を供給し、出力側
では、出力の一つをパターン監視回路6で期待通りのパ
ターンであるかを監視し、その他複数の出力に対して
は、データ比較部8−2〜8−Nで、パターン監視回路
6が監視する出力と比較することにより、被試験対象回
路1の出力全てが期待通りのパターンであるかを監視す
ることで、被試験対象回路1の動作を試験する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明はSDH(Synchronou
s Digital Hierarchy )伝送装置に関し、特にSDH伝
送装置内のクロスコネクト機能または多重・分離機能を
有する回路の試験装置に関するものである。
【0002】
【従来の技術】SDH伝送装置において、クロスコネク
ト機能を有する回路や多重・分離機能を有する回路を試
験する場合、上記回路の入力に試験用のパターンを挿入
し、出力に導出される出力パターンを監視することによ
り、当該回路の機能の正当性を確認するのが一般的であ
る。
【0003】例えば、図8に試験構成例のブロック図を
示す。本ブロック図では、クロスコネクト機能または多
重分離機能を有する被試験対象回路1の複数の入力2−
1〜2−Nの各々に対してパターンを生成して供給する
生成部4と、複数の出力3−1〜3−Nの各々からの出
力パターンを監視するパターン監視部5とにより構成さ
れている。被試験対象回路1は入力2−1〜2−Nを有
し、これ等入力に対して供給された信号を処理した結果
が出力3−1〜3−Nに夫々出力される。
【0004】但し、図8の被試験対象回路1がクロスコ
ネクト機能を有する回路である場合には、試験実施時は
図9に示す様なSW(スイッチ)設定が実施される。図
9では、「入力1の信号が出力1に出力される」、…
…、「入力Nの信号が出力Nに出力される」という具合
に、SW設定4−1〜4−Nが実施される。
【0005】また、図8の被試験対象回路1が多重分離
機能を有する回路である場合には、被試験対象回路の構
成が図10に示す如くなされる。図10における被試験
対象の多重分離回路1は、入力2−1〜2−Nに対して
多重処理を行って多重信号6を生成する多重回路4と、
多重信号6に対して分離処理を行って出力信号3−1〜
3−Nを生成する分離回路5とにより構成されている。
試験実施時には、多重回路4から出力される多重信号6
を分離回路5に折り返すことにより、「入力1の信号が
出力1に出力される」、……、「入力Nの信号が出力N
に出力される」という具合に制御される。
【0006】図8に示す例では、入力2−1と出力3−
1を通る信号を試験する場合、パターン生成部4から出
力されるパターン信号を入力2−1に入力し、出力3−
1から出力される出力信号をパターン監視部5で監視す
る。パターン監視部5は入力信号が期待されたパターン
であるか否かを判断し、期待されたパターンであれば、
入力2−1と出力3−1の試験結果が”正常”となる。
【0007】入力2−2と出力3−2を通る信号を試験
する場合、パターン生成部4から出力されるパターン信
号を入力2−2に入力し、出力3−2から出力される出
力信号をパターン監視部5で監視する。以下同様にし
て、入力2−1〜入力2−Nと出力3−1〜3−Nを通
る信号を試験し、N本すべて”正常”であることで被試
験対象回路1の動作が正常であることを確認する。
【0008】また、図11に示す例を参照すると、被試
験対象回路1、パターン生成部4、データ分配部6、デ
ータ選択部7、パターン監視部5とにより構成されてい
る。パターン生成部4では、試験用のパターン信号が生
成される。このパターン信号はデータ分配部6において
N分岐され、N分岐された信号は被試験対象回路1の入
力2−1〜2−Nに入力される。データ選択部7は試験
実施者の操作に基づき出力3−1〜3−Nの信号のうち
一つを出力する。データ選択部7の出力信号はパターン
監視部において期待されたパターンであるか否かが判定
される。
【0009】試験実施時には、試験実施者の操作により
出力3−1〜3−Nを選択し、N通り全ての選択におい
て”正常”であることで、被試験対象回路の動作が正常
であることを確認する。
【0010】
【発明が解決しようとする課題】ところが、上記構成で
は、パターン生成部及びパターン監視部と被試験対象回
路との間の接続・選択という作業が発生し、作業性が悪
くなるという問題がある。更には、被試験対象回路が有
する複数の出力を一つずつ順番に試験しなければならな
いために、試験時間が長くなるという問題もある。
【0011】本発明の目的は、被試験対象回路からの複
数出力信号を同時に監視・試験可能としたSDH伝送装
置の試験装置を提供することである。
【0012】
【課題を解決するための手段】本発明によるSDH伝送
装置の試験装置は、SDH伝送装置の一部機能であるク
ロスコネクト機能や多重分離機能を有し、かつ複数の入
出力を有する被試験対象回路の試験装置であって、試験
用のパターンを前記複数の入力の各々に分配供給するパ
ターン供給手段と、前記複数の出力のうちの特定の一出
力から得られるパターンを監視するパターン監視手段
と、残余の出力の各々から得られるパターンと前記特定
の一出力から得られるパターンとを比較する比較手段と
を含むことを特徴とする。
【0013】そして、試験開始指示に応答して、前記パ
ターン供給手段は前記パターンを前記入力に同時に分配
供給し、前記パターン監視手段及び前記比較手段は同時
に監視及び比較処理をなすようにしたことを特徴として
おり、また前記パターン監視手段の監視結果及び前記比
較手段の各比較結果を表示可能な表示手段を、更に含む
ことを特徴としている。
【0014】本発明の作用を述べる。クロスコネクト機
能を有する回路や多重・分離機能を有する回路の複数の
入力に対して、同時に試験パターンを分配供給し、複数
の出力のうち特定の一つの出力でパターン監視部による
監視を行い、残余の出力で当該特定の出力のパターンと
の比較をデータ比較部で同時に行う様にしている。従っ
て、一つのパターン監視部と複数のデータ比較部とによ
り、被試験対象回路の複数の出力を、切替えなしで同時
に試験することができることになる。
【0015】
【発明の実施の形態】本発明の実施形態について図1を
参照して詳細に説明する。図1に示す実施形態による
と、SDH伝送装置におけるクロスコネクト機能を有す
る回路や多重・分離機能を有する被試験対象回路1を試
験するための試験装置11は、パターン生成部5、デー
タ分配部7、パターン監視部6、データ比較部8−2〜
8−Nからなる。また、試験実施者とのインタフェース
として、「試験開始/試験終了」を試験装置に伝える試
験指示9及び被試験対象回路1の「正常/異常」を試験
実施者に伝える試験結果10を持つ。
【0016】被試験対象回路1は入力2−1〜2−N、
出力3−1〜3−N、出力クロック4を有するものとす
る。パターン生成部4では試験用のパターン信号が生成
される。データ分配部7は上記パターン信号をN分岐し
て出力する。N分岐された信号は被試験対象回路1の入
力2−1〜2−Nに入力される。
【0017】パターン監視部6は、試験指示9による
「試験開始」から「試験終了」まで、被試験対象回路1
の出力3−1に対して、期待されたパターンであるか否
かを判定する。データ比較部8−2〜8−Nは、試験指
示9による「試験開始」から「試験終了」まで、被試験
対象回路1の出力3−2〜3−Nと出力3−1が一致し
ているか否かを判定する。
【0018】試験装置11は、試験指示9による「試験
開始」から「試験終了」まで、パターン監視部6が「出
力3−1のデータは期待されたパターンである」と判定
し、かつデータ比較部8−2〜8−Nが「出力3−2〜
3−Nのデータと出力3−1のデータは一致している」
と判定した場合、被試験対象回路1は「正常」であるこ
とを試験実施者に通知する。それ以外の場合、被試験対
象回路1は「異常」であることを試験実施者に通知す
る。
【0019】図1におけるデータ比較部8−2〜8−N
の各々の回路例を図2に示す。図2に示すように、排他
的論理和ゲート61と、論理和ゲート62と、Dタイプ
F/F(フリップフロップ)63とからなる。これ等各
データ比較8−2〜8−Nは、被試験対象回路1より、
比較の元となる「被試験対象回路の出力1」、比較対象
となる「被試験対象回路の出力n」、「被試験対象回路
の出力1」と「被試験対象回路の出力n」の比較をサン
プリングするための「被試験対象回路の出力クロック」
を受信する。また、試験実施者とのインタフェースより
「試験指示」を受信する。上記4つの入力「被試験対象
回路の出力1」、「被試験対象回路の出力n」、「被試
験対象回路の出力クロック」、「試験指示」を元に、
「比較結果」を出力する。
【0020】図3にデータ比較部の動作例を示す。時刻
T1に「試験開始」が指示されることにより、フリップ
フロップのリセットが解除される。時刻T1から時刻T
2の間は「被試験対象回路の出力1」と「被試験対象回
路の出力n」とが一致しているため比較結果は「一致」
となる。時刻T2に「被試験対象回路の出力1」と「被
試験対象回路の出力n」のデータが不一致になると、比
較結果は「不一致」となり、その値は「試験終了」が指
示されるまで保持される。
【0021】図4に本発明の動作例を示す。図4におい
て、時刻T1からT2は、出力3−1のパターンが正常
であり、かつ出力3−1と出力3−2〜3−Nのデータ
が一致している場合を表している。時刻T1からT2で
は、試験終了時刻T2において、「出力3−1のパター
ンが正常」かつ「出力3−1と出力3−2〜3−Nのデ
ータが一致」であるので、試験結果”正常”を試験実施
者に通知している。図4において、時刻時刻T3からT
5は、出力3−1のパターンのミスマッチが発生した場
合を表している。
【0022】時刻T4において、出力3−1のパターン
ミスマッチを検出したため、試験結果”異常”を試験実
施者に通知している。時刻T6からT8は、出力3−2
〜3−Nのうちの1つ以上が、出力3−1のデータと一
致していない場合を表している。時刻7において、出力
3−Nと出力3−1のデータが”不一致”となったた
め、試験結果”異常”を試験実施者に通知している。
【0023】図1では、試験実施者とのインタフェース
として、「試験開始/試験終了」を試験装置に伝える試
験指示9及び被試験対象回路1の「正常/異常」を試験
実施者に伝える試験結果10を具備していたが、この部
分を具体的に試験開始ボタン・試験終了ボタン・試験状
態表示LED、パターン監視結果不一致LED、パター
ン比較結果不一致LEDとしてもよい。
【0024】この場合の実施形態を図5に示す。図5の
実施形態によると、SDH伝送装置においてクロスコネ
クト機能を有する回路や多重・分離機能を有する被試験
対象回路1を試験するための試験装置本体11は、パタ
ーン生成部5、データ分配部7、パターン監視部6、デ
ータ比較部8−2〜8−Nからなる。また、操作・表示
パネル16には、試験開始ボタン9、試験終了ボタン1
0、試験状態表示LED12、試験結果正常LED1
3、パターン監視結果不一致LED14、比較結果不一
致LED15−2〜15−Nを有している。
【0025】図5におけるパターン生成部5、データ分
配部7、パターン監視部6、データ比較部8−2〜8−
Nの動作は、図1におけるパターン生成部5、データ分
配部7、パターン監視部6、データ比較部8−2〜8−
Nと同じである。試験開始ボタン9、試験終了ボタン1
0は試験実施者が試験開始・終了を操作するためのボタ
ンである。試験状態表示LED12は試験開始ボタン9
が押されてから試験終了ボタン10が押されるまでの
間、試験中であることを表示するためのLEDである。
【0026】試験結果正常LED13は試験終了時に、
パターン監視部6の結果とデータ比較部8−2〜8−N
の結果全てが正常である場合に点灯する。パターン監視
結果不一致LED14は、パターン監視部6の結果に基
づき、出力3−1が期待通りのパターン出なかった場合
に点灯するLEDである。比較結果不一致LED15−
2〜15−Nはデータ比較部8−2〜8−Nの結果に基
づき出力3−1と出力3−2〜3−Nのデータが不一致
だった場合にLEDを点灯する。
【0027】図5の実施形態における動作例を図6に示
す。図6において、時刻T1からT2は、出力3−1の
パターンが正常であり、かつ出力3−1と出力3−2〜
3−Nのデータが一致している場合を表している。時刻
T1からT2において、試験状態表示LEDは試験開始
時刻T1から試験終了時刻T2まで点灯する。時刻T2
において試験終了ボタンが押されるが、このとき、「出
力3−1のパターンが正常」かつ「出力3−1と出力3
−2〜3−Nのデータが一致」であれば試験結果正常L
EDが点灯する。試験結果正常LEDは次に試験開始ボ
タンが押されるときまで点灯を継続する。
【0028】図6において時刻T3からT5は、出力3
−1のパターンのミスマッチが発生した場合を表してい
る。時刻T3からT5において、試験状態表示LEDは
試験開始時刻T3から試験終了時刻T5まで点灯する。
時刻T4において、パターン監視部6により出力3−1
のパターンミスマッチを検出すると、パターン監視結果
不一致LEDは点灯し、次に試験開始ボタンが押される
ときまで点灯を継続する。
【0029】時刻T6からT8は、出力3−2〜3−N
が出力3−1のデータと一致していない場合を表してい
る。時刻T6からT8において、試験状態表示LEDは
試験開始時刻T6から試験終了時刻T8まで点灯する。
時刻T7において、データ比較部Nにより出力3−1と
出力3−Nのデータ不一致を検出すると、比較結果不一
致LEDが点灯し、次に試験開始ボタンが押されるとき
まで点灯を継続する。
【0030】また、図1、図5では、パターン生成部、
パターン監視部が試験装置に組み込まれていたが、この
部分は一般のアナライザを使用してもよい。この場合の
実施形態を図7に示す。図7の実施形態によると、SD
H伝送装置においてクロスコネクト機能または多重・分
離機能を有し、かつ入力データ・出力データのインタフ
ェースがSTM(Synchronous Transfer Mode )1であ
る被試験対象回路1を試験するための試験装置本体11
は、STM1アナライザ17との入出力インタフェース
であるIF18,19と、データ分配部7と、データ比
較部8−2〜8−Nとからなる。
【0031】試験装置本体11と接続するSTM1アナ
ライザ17はパターン生成部5、パターン監視部6をも
つ。また、操作・表示パネル16には、試験開始ボタン
9、試験終了ボタン10、試験状態表示LED12、試
験結果正常LED13、パターン監視結果不一致LED
14,比較結果不一致LED15−2〜15−Nをも
つ。
【0032】図7におけるデータ分配部7、データ比較
部8−2〜8−Nの動作は、図1,5におけるデータ分
配部7、データ比較部8−2〜8−Nと同じである。パ
ターン生成部5、パターン監視部6も図1,図5におけ
るパターン生成部5、パターン監視部と同じであるが、
STM1アナライザの場合、ペイロードにPN15パタ
ーンまたはPN23パターンが挿入された信号を生成・
監視するのが一般的である。
【0033】STM1アナライザ17と操作・表示パネ
ル16はSTM1アナライザ制御インタフェース20で
接続される。STM1アナライザ制御インタフェース2
0により、操作・表示パネル16からSTM1アナライ
ザ17への試験開始・試験終了・パターン監視部結果の
検索などの制御を可能とする。
【0034】試験開始ボタン9、試験終了ボタン10、
試験状態表示LED12、試験結果正常LED13,パ
ターン監視結果不一致LED14,比較結果不一致LE
D15−2〜15−Nは、図5における試験開始ボタン
9、試験終了ボタン10、試験状態表示LED12、試
験結果正常LED13,パターン監視結果不一致LED
14,比較結果不一致LED15−2〜15−Nと同じ
機能である。
【0035】なお、本発明は上記実施例に限定されず、
本発明の技術思想の範囲内において、各実施例は適宜変
更され得ることは明らかである。
【0036】
【発明の効果】以上説明したように、本発明によれば、
被試験対象回路からの複数出力信号を一つのパターン監
視部と複数のデータ比較部とにより試験するという基本
構成に基づき、被試験対象回路からの複数出力信号を切
替えなしで同時に試験することができるという効果があ
る。
【図面の簡単な説明】
【図1】本発明によるSDH伝送装置の試験装置の一実
施形態を示す図である。
【図2】データ比較部の回路例を示す図である。
【図3】データ比較部の動作例を示す図である。
【図4】図1のSDH伝送装置の試験装置の動作例を示
す図である。
【図5】本発明によるSDH伝送装置の試験装置の他の
実施形態を示す図である。
【図6】図5のSDH伝送装置の試験装置の動作例を示
す図である。
【図7】本発明によるSDH伝送装置の試験装置の別の
実施形態を示す図である。
【図8】従来の試験方法の一例を示す図である。
【図9】試験時の被試験対象クロスコネクト回路の設定
を示す図である。
【図10】試験時の被試験対象多重分離回路の構成を示
す図である。
【図11】従来の試験方法の他の例を示す図である。
【符号の説明】
1 被試験対象回路 2−1〜2−N 被試験対象回路の入力 3−1〜3−N 被試験対象回路の出力 11 試験装置 5 パターン生成部 6 パターン監視部 7 データ分配部 8−2〜8−N データ比較部

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 SDH伝送装置の一部機能であるクロス
    コネクト機能や多重分離機能を有し、かつ複数の入出力
    を有する被試験対象回路の試験装置であって、試験用の
    パターンを前記複数の入力の各々に分配供給するパター
    ン供給手段と、前記複数の出力のうちの特定の一出力か
    ら得られるパターンを監視するパターン監視手段と、残
    余の出力の各々から得られるパターンと前記特定の一出
    力から得られるパターンとを比較する比較手段とを含む
    ことを特徴とする試験装置。
  2. 【請求項2】 試験開始指示に応答して、前記パターン
    供給手段は前記パターンを前記入力に同時に分配供給
    し、前記パターン監視手段及び前記比較手段は同時に監
    視及び比較処理をなすようにしたことを特徴とする請求
    項1記載の試験装置。
  3. 【請求項3】 前記パターン監視手段の監視結果及び前
    記比較手段の各比較結果を表示可能な表示手段を、更に
    含むことを特徴とする請求項1または2記載の試験装
    置。
JP30618399A 1999-10-28 1999-10-28 Sdh伝送装置の試験装置 Pending JP2001127729A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP30618399A JP2001127729A (ja) 1999-10-28 1999-10-28 Sdh伝送装置の試験装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP30618399A JP2001127729A (ja) 1999-10-28 1999-10-28 Sdh伝送装置の試験装置

Publications (1)

Publication Number Publication Date
JP2001127729A true JP2001127729A (ja) 2001-05-11

Family

ID=17954036

Family Applications (1)

Application Number Title Priority Date Filing Date
JP30618399A Pending JP2001127729A (ja) 1999-10-28 1999-10-28 Sdh伝送装置の試験装置

Country Status (1)

Country Link
JP (1) JP2001127729A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1298830A2 (en) * 2001-09-28 2003-04-02 Agilent Technologies, Inc. Identifying and synchronizing permuted channels in a parallel bit error rate tester
CN100391179C (zh) * 2003-11-04 2008-05-28 华为技术有限公司 网络线路误码检测系统及方法
CN100421392C (zh) * 2004-12-15 2008-09-24 华为技术有限公司 实现sdh逻辑测试的系统及其方法
JP2012222589A (ja) * 2011-04-08 2012-11-12 Anritsu Corp Opuフレーム生成装置及びopuフレーム試験装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1298830A2 (en) * 2001-09-28 2003-04-02 Agilent Technologies, Inc. Identifying and synchronizing permuted channels in a parallel bit error rate tester
EP1298830A3 (en) * 2001-09-28 2003-10-08 Agilent Technologies, Inc. Identifying and synchronizing permuted channels in a parallel bit error rate tester
US6961317B2 (en) 2001-09-28 2005-11-01 Agilent Technologies, Inc. Identifying and synchronizing permuted channels in a parallel channel bit error rate tester
CN100391179C (zh) * 2003-11-04 2008-05-28 华为技术有限公司 网络线路误码检测系统及方法
CN100421392C (zh) * 2004-12-15 2008-09-24 华为技术有限公司 实现sdh逻辑测试的系统及其方法
JP2012222589A (ja) * 2011-04-08 2012-11-12 Anritsu Corp Opuフレーム生成装置及びopuフレーム試験装置

Similar Documents

Publication Publication Date Title
US20020082790A1 (en) Method, clock generator module and receiver module for synchronising a receiver module
US5805571A (en) Dynamic communication line analyzer apparatus and method
US5557437A (en) Optical terminal system having self-monitoring function
JP4659129B2 (ja) 試験装置および試験方法
US5682408A (en) Method of transmitting sync clock and sync data between shelves of a synchronous digital hierarchy system
JP3851766B2 (ja) 半導体集積回路
US5357491A (en) Clock selection control device
JP2001127729A (ja) Sdh伝送装置の試験装置
US7599460B2 (en) Transmitting apparatus
US5450440A (en) Monitor system for digital communication apparatus
KR100406863B1 (ko) 다중컴퓨터 시스템의 클럭 생성장치
JP2776417B2 (ja) 多重化クロック分配方式
KR0125210Y1 (ko) 디지탈 시스템에서의 여러 동기 타이밍 발생회로
KR19990023993A (ko) 디멀티플렉싱 장치의 동작 체크 장치
DK172489B1 (da) Fremgangsmåde og indretning til frembringelse af et startsignal for parallel-synkron drift af tre identiske databehandlings
KR0136521B1 (ko) 이중화 클럭선택장치
KR200334584Y1 (ko) 교환기에서옵틱데이터절체제어장치
JPH089478A (ja) 構内交換機の網同期クロック選択回路
JP2004120231A (ja) ループバック方式
JP2746144B2 (ja) 選択系監視システム
JPH10215240A (ja) Pn符号同期検出回路
JP3765601B2 (ja) 現用予備の切替装置
GB2340628A (en) Processing and passing on peripheral unit activations in a network
JPH1049249A (ja) クロック信号供給回路
JPH02137534A (ja) デイジタル信号選択回路