JPH10215240A - Ｐｎ符号同期検出回路 - Google Patents
Ｐｎ符号同期検出回路Info
- Publication number
- JPH10215240A JPH10215240A JP9017160A JP1716097A JPH10215240A JP H10215240 A JPH10215240 A JP H10215240A JP 9017160 A JP9017160 A JP 9017160A JP 1716097 A JP1716097 A JP 1716097A JP H10215240 A JPH10215240 A JP H10215240A
- Authority
- JP
- Japan
- Prior art keywords
- code
- circuit
- parallelized
- parallel
- synchronization
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】
【課題】 入力並列化ＰＮ符号と検出回路内で発生され
る並列化ＰＮ符号との同期状態を監視し、検出結果が真
の異常か同期外れかを識別可能にする。 【解決手段】 ＰＮ符号同期検出回路２２において、ｎ
×ｋ（ｎ，ｋはそれぞれ任意の自然数）ビットのＰＮ符
号を並列化回路２２１に入力してｎ系列に並列展開して
ｋビット毎の並列化ＰＮ符号を生成し、それぞれ対応す
る並列化ＰＮ符号同期検出回路２２２１〜２２２ｎに入
力して、その内部で発生される予め割り当てられた並列
化ＰＮ符号を同期させ、両信号を比較して一致／不一致
を識別することで同期、同期はずれを検出する。各並列
化ＰＮ符号同期検出回路２２２１〜２２２ｎは、互いに
自他回路の一致／不一致識別結果を監視し、全ての回路
が一致となるまで前記同期化処理を実行するようにす
る。
る並列化ＰＮ符号との同期状態を監視し、検出結果が真
の異常か同期外れかを識別可能にする。 【解決手段】 ＰＮ符号同期検出回路２２において、ｎ
×ｋ（ｎ，ｋはそれぞれ任意の自然数）ビットのＰＮ符
号を並列化回路２２１に入力してｎ系列に並列展開して
ｋビット毎の並列化ＰＮ符号を生成し、それぞれ対応す
る並列化ＰＮ符号同期検出回路２２２１〜２２２ｎに入
力して、その内部で発生される予め割り当てられた並列
化ＰＮ符号を同期させ、両信号を比較して一致／不一致
を識別することで同期、同期はずれを検出する。各並列
化ＰＮ符号同期検出回路２２２１〜２２２ｎは、互いに
自他回路の一致／不一致識別結果を監視し、全ての回路
が一致となるまで前記同期化処理を実行するようにす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば多重化伝送
装置の試験として、送信側からシリアル伝送され、受信
側で並列化されたＰＮ符号を個々に同期検出すること
で、伝送路の正常性を確認するＰＮ符号同期検出回路に
関する。
装置の試験として、送信側からシリアル伝送され、受信
側で並列化されたＰＮ符号を個々に同期検出すること
で、伝送路の正常性を確認するＰＮ符号同期検出回路に
関する。
【０００２】
【従来の技術】一般に、多重化伝送装置は、信号を多重
して伝送路に出力する機能と、伝送路からの多重信号を
分離する多重分離機能を備えている。また、伝送路の正
常性を確認する試験機能を備えている。この伝送路の正
常性を確認する試験は、送信側でＰＮ符号を発生し、伝
送路にそのＰＮ符号を多重化して挿入し、受信側でＰＮ
符号を並列展開し、各ＰＮ符号を同期検出することによ
り行う。このような試験機能を備える多重伝送装置の構
成を図３に示す。
して伝送路に出力する機能と、伝送路からの多重信号を
分離する多重分離機能を備えている。また、伝送路の正
常性を確認する試験機能を備えている。この伝送路の正
常性を確認する試験は、送信側でＰＮ符号を発生し、伝
送路にそのＰＮ符号を多重化して挿入し、受信側でＰＮ
符号を並列展開し、各ＰＮ符号を同期検出することによ
り行う。このような試験機能を備える多重伝送装置の構
成を図３に示す。
【０００３】図３において、ＴＲは送信装置、ＲＸは受
信装置であり、両装置ＴＲ，ＲＸ間は伝送路Ｌで接続さ
れている。送信装置ＴＲで多重化された信号は伝送路Ｌ
を介して受信装置ＲＸに送出され、当該受信装置ＲＸ内
で分離された後、個々に復調処理される。
信装置であり、両装置ＴＲ，ＲＸ間は伝送路Ｌで接続さ
れている。送信装置ＴＲで多重化された信号は伝送路Ｌ
を介して受信装置ＲＸに送出され、当該受信装置ＲＸ内
で分離された後、個々に復調処理される。
【０００４】送信装置ＴＲは試験用にＰＮ符号発生回路
１１を備え、この回路１１で発生されるＰＮ符号をシリ
アル形式で伝送路Ｌに送出し、受信装置ＲＸに伝送す
る。受信装置ＲＸは伝送路ＬからのＰＮ符号を検出する
ことで同期処理を行うＰＮ符号同期検出回路１２を備え
る。このＰＮ符号同期検出回路１２では、伝送路Ｌから
のＰＮ符号を並列化回路１２１によってｎ系列に並列展
開し、それぞれｎ系列の並列化ＰＮ符号同期検出回路１
２２１〜１２２ｎに供給する。各並列化ＰＮ符号同期検
出回路１２２１〜１２２ｎは共に同一構成であり、ＰＮ
符号発生回路Ａ１によって送信側と同じＰＮ符号をｎ系
列に対応して分割した一つを発生し、この回路Ａ１で発
生されるＰＮ符号と並列化回路１２１からのＰＮ符号と
を比較回路Ａ２で比較して一致の有無を検出する。全て
の並列化ＰＮ符号同期検出回路１２２１〜１２２ｎでＰ
Ｎ符号の一致が得られた場合、本多重伝送装置の伝送路
Ｌは正常であると判断することができる。
１１を備え、この回路１１で発生されるＰＮ符号をシリ
アル形式で伝送路Ｌに送出し、受信装置ＲＸに伝送す
る。受信装置ＲＸは伝送路ＬからのＰＮ符号を検出する
ことで同期処理を行うＰＮ符号同期検出回路１２を備え
る。このＰＮ符号同期検出回路１２では、伝送路Ｌから
のＰＮ符号を並列化回路１２１によってｎ系列に並列展
開し、それぞれｎ系列の並列化ＰＮ符号同期検出回路１
２２１〜１２２ｎに供給する。各並列化ＰＮ符号同期検
出回路１２２１〜１２２ｎは共に同一構成であり、ＰＮ
符号発生回路Ａ１によって送信側と同じＰＮ符号をｎ系
列に対応して分割した一つを発生し、この回路Ａ１で発
生されるＰＮ符号と並列化回路１２１からのＰＮ符号と
を比較回路Ａ２で比較して一致の有無を検出する。全て
の並列化ＰＮ符号同期検出回路１２２１〜１２２ｎでＰ
Ｎ符号の一致が得られた場合、本多重伝送装置の伝送路
Ｌは正常であると判断することができる。
【０００５】しかしながら、図３に示す受信装置ＲＸの
ＰＮ符号同期検出回路１２では、並列化回路１２１で並
列化された個々のＰＮ符号と各並列化ＰＮ符号同期検出
回路１２２１〜１２２ｎにおけるＰＮ符号発生回路Ａ１
で発生されるＰＮ符号との同期状態を監視していない。
このため、何等かの原因によって同期が外れてもこれを
検出できない。同期が外れると、その検出回路１２２１
〜１２２ｎの出力は異常検出となり、真の異常との区別
がつかなくなる。
ＰＮ符号同期検出回路１２では、並列化回路１２１で並
列化された個々のＰＮ符号と各並列化ＰＮ符号同期検出
回路１２２１〜１２２ｎにおけるＰＮ符号発生回路Ａ１
で発生されるＰＮ符号との同期状態を監視していない。
このため、何等かの原因によって同期が外れてもこれを
検出できない。同期が外れると、その検出回路１２２１
〜１２２ｎの出力は異常検出となり、真の異常との区別
がつかなくなる。
【０００６】
【発明が解決しようとする課題】以上述べたように従来
の多重化伝送装置の受信側に用いられるＰＮ符号同期検
出回路では、試験用に送信側から送出されるＰＮ符号を
並列展開し、それぞれの並列化ＰＮ符号を内部で発生さ
れる並列化ＰＮ符号と比較照合することで異常発生の有
無を調べているが、受信並列化ＰＮ符号と内部の並列化
ＰＮ符号との同期を監視していないため同期外れを検出
できず、同期がずれたときに真の異常との区別ができな
いという問題があった。
の多重化伝送装置の受信側に用いられるＰＮ符号同期検
出回路では、試験用に送信側から送出されるＰＮ符号を
並列展開し、それぞれの並列化ＰＮ符号を内部で発生さ
れる並列化ＰＮ符号と比較照合することで異常発生の有
無を調べているが、受信並列化ＰＮ符号と内部の並列化
ＰＮ符号との同期を監視していないため同期外れを検出
できず、同期がずれたときに真の異常との区別ができな
いという問題があった。
【０００７】本発明の課題は、上記の問題を解決し、並
列展開された並列化ＰＮ符号を検出する場合の、検出回
路内で発生される並列化ＰＮ符号との同期状態を監視
し、検出結果が真の異常か同期外れかを識別可能なＰＮ
符号同期検出回路を提供することにある。
列展開された並列化ＰＮ符号を検出する場合の、検出回
路内で発生される並列化ＰＮ符号との同期状態を監視
し、検出結果が真の異常か同期外れかを識別可能なＰＮ
符号同期検出回路を提供することにある。
【０００８】
【課題を解決するための手段】上記の課題を解決するた
めに本発明に係るＰＮ符号同期検出回路は、以下のよう
な構成とする。 （１）ｎ×ｋ（ｎ，ｋはそれぞれ任意の自然数）ビット
のＰＮ符号をｎ系列に並列展開してｋビット毎の並列化
ＰＮ符号を生成する並列化回路と、それぞれ並列化回路
から対応する並列化ＰＮ符号を入力し、この並列化ＰＮ
符号に内部で発生される予め割り当てられた並列化ＰＮ
符号を同期させ、両信号を比較して一致／不一致を識別
することで同期、同期はずれを検出するｎ個の並列化Ｐ
Ｎ符号同期検出回路とを具備し、各並列化ＰＮ符号同期
検出回路は、互いに自他回路の一致／不一致識別結果を
監視し、全ての回路が一致となるまで前記同期化処理を
実行するようにする。
めに本発明に係るＰＮ符号同期検出回路は、以下のよう
な構成とする。 （１）ｎ×ｋ（ｎ，ｋはそれぞれ任意の自然数）ビット
のＰＮ符号をｎ系列に並列展開してｋビット毎の並列化
ＰＮ符号を生成する並列化回路と、それぞれ並列化回路
から対応する並列化ＰＮ符号を入力し、この並列化ＰＮ
符号に内部で発生される予め割り当てられた並列化ＰＮ
符号を同期させ、両信号を比較して一致／不一致を識別
することで同期、同期はずれを検出するｎ個の並列化Ｐ
Ｎ符号同期検出回路とを具備し、各並列化ＰＮ符号同期
検出回路は、互いに自他回路の一致／不一致識別結果を
監視し、全ての回路が一致となるまで前記同期化処理を
実行するようにする。
【０００９】（２）上記（１）の構成において、前記ｎ
個の並列化ＰＮ符号同期検出回路のうち第ｉ番目の回路
は、前記並列展開された第ｉ番目のｋビット並列化ＰＮ
符号と与えられたｋビット並列化ＰＮ符号の次のビット
の並列化ＰＮ符号とを選択的に発生する並列化ＰＮ符号
発生回路と、前記並列展開された第ｉ番目のｋビット並
列化ＰＮ符号と前記並列化ＰＮ符号発生回路で発生され
る並列化ＰＮ符号のいずれか一方を選択的に出力する選
択回路と、前記並列展開された第ｉ番目のｋビット並列
化ＰＮ符号と前記並列化ＰＮ符号発生回路から出力され
る並列化ＰＮ符号とをビット毎に比較して一致／不一致
を識別する比較回路と、外部からのセレクト信号に従っ
て前記ＰＮ符号発生回路にｉ番目のｋビット並列化ＰＮ
符号の値を初期値として選択させ、前記比較回路で一致
が検出されたとき、前記ＰＮ符号発生回路の発生パター
ンを初期値に設定する設定回路と、自他検出回路のいず
れかの比較結果に不一致があるときは選択回路に並列化
回路からのｋビット並列化ＰＮ符号を選択させ、全ての
識別結果が一致になったとき同期状態とみなして選択回
路にＰＮ符号発生回路からのｋビット並列化ＰＮ符号を
選択させる不一致検出回路とを備えるようにする。
個の並列化ＰＮ符号同期検出回路のうち第ｉ番目の回路
は、前記並列展開された第ｉ番目のｋビット並列化ＰＮ
符号と与えられたｋビット並列化ＰＮ符号の次のビット
の並列化ＰＮ符号とを選択的に発生する並列化ＰＮ符号
発生回路と、前記並列展開された第ｉ番目のｋビット並
列化ＰＮ符号と前記並列化ＰＮ符号発生回路で発生され
る並列化ＰＮ符号のいずれか一方を選択的に出力する選
択回路と、前記並列展開された第ｉ番目のｋビット並列
化ＰＮ符号と前記並列化ＰＮ符号発生回路から出力され
る並列化ＰＮ符号とをビット毎に比較して一致／不一致
を識別する比較回路と、外部からのセレクト信号に従っ
て前記ＰＮ符号発生回路にｉ番目のｋビット並列化ＰＮ
符号の値を初期値として選択させ、前記比較回路で一致
が検出されたとき、前記ＰＮ符号発生回路の発生パター
ンを初期値に設定する設定回路と、自他検出回路のいず
れかの比較結果に不一致があるときは選択回路に並列化
回路からのｋビット並列化ＰＮ符号を選択させ、全ての
識別結果が一致になったとき同期状態とみなして選択回
路にＰＮ符号発生回路からのｋビット並列化ＰＮ符号を
選択させる不一致検出回路とを備えるようにする。
【００１０】（３）上記（２）の構成において、前記選
択回路は、同期引込み指示信号の入力時に、一度同期を
外して前記並列化回路からのｋビット並列化信号を選択
するようにする。
択回路は、同期引込み指示信号の入力時に、一度同期を
外して前記並列化回路からのｋビット並列化信号を選択
するようにする。
【００１１】（４）上記（２）の構成において、前記不
一致検出回路の出力経路に介在され、一定期間は不一致
検出信号を出力させない前方保護回路を備えるようにす
る。
一致検出回路の出力経路に介在され、一定期間は不一致
検出信号を出力させない前方保護回路を備えるようにす
る。
【００１２】
【発明の実施の形態】以下、図１及び図２を参照して本
発明の実施の形態を詳細に説明する。図１は本発明が適
用される多重化伝送装置の構成を示すもので、送信装置
ＴＲはｎ×ｋビットのＰＮ符号を発生するＰＮ符号発生
回路２１を備える。このＰＮ符号発生回路２１から出力
されるＰＮ符号は伝送路Ｌを通って受信装置ＲＸのＰＮ
符号同期検出回路２２を構成する並列化回路２２１に供
給される。この並列化回路２２１は入力したｎ×ｋビッ
トのＰＮ符号をｎ系列に並列展開してｋビット毎の並列
化ＰＮ符号を生成する。ここで並列化された各並列化Ｐ
Ｎ符号１〜ｎは、並列化回路２２の並列展開数ｎに相当
する並列化ＰＮ符号同期検出回路２２２１〜２２２ｎに
供給される。
発明の実施の形態を詳細に説明する。図１は本発明が適
用される多重化伝送装置の構成を示すもので、送信装置
ＴＲはｎ×ｋビットのＰＮ符号を発生するＰＮ符号発生
回路２１を備える。このＰＮ符号発生回路２１から出力
されるＰＮ符号は伝送路Ｌを通って受信装置ＲＸのＰＮ
符号同期検出回路２２を構成する並列化回路２２１に供
給される。この並列化回路２２１は入力したｎ×ｋビッ
トのＰＮ符号をｎ系列に並列展開してｋビット毎の並列
化ＰＮ符号を生成する。ここで並列化された各並列化Ｐ
Ｎ符号１〜ｎは、並列化回路２２の並列展開数ｎに相当
する並列化ＰＮ符号同期検出回路２２２１〜２２２ｎに
供給される。
【００１３】各並列化ＰＮ符号同期検出回路２２２１〜
２２２ｎはそれぞれ並列化回路２２１から対応する並列
化ＰＮ符号を入力し、内部で発生される並列化ＰＮ符号
と比較して一致の有無を検出することで、伝送路Ｌの正
常性の試験を行う。
２２２ｎはそれぞれ並列化回路２２１から対応する並列
化ＰＮ符号を入力し、内部で発生される並列化ＰＮ符号
と比較して一致の有無を検出することで、伝送路Ｌの正
常性の試験を行う。
【００１４】図２は上記ＰＮ符号同期検出回路２２の具
体的な構成と接続関係を示すものである。尚、並列化Ｐ
Ｎ符号同期検出回路２２２１〜２２２ｎはいずれも同一
構成であるので、図２では第１番目の検出回路２２２１
の構成のみ示している。すなわち、この並列化ＰＮ符号
同期検出回路２２２１では、並列化回路２２１で並列展
開された第１番目のｋビット並列化ＰＮ符号を、ＰＮ符
号発生回路Ｂ１で発生されるｋビット並列化ＰＮ符号を
共に、選択回路Ｂ２及び比較回路Ｂ３に入力する。
体的な構成と接続関係を示すものである。尚、並列化Ｐ
Ｎ符号同期検出回路２２２１〜２２２ｎはいずれも同一
構成であるので、図２では第１番目の検出回路２２２１
の構成のみ示している。すなわち、この並列化ＰＮ符号
同期検出回路２２２１では、並列化回路２２１で並列展
開された第１番目のｋビット並列化ＰＮ符号を、ＰＮ符
号発生回路Ｂ１で発生されるｋビット並列化ＰＮ符号を
共に、選択回路Ｂ２及び比較回路Ｂ３に入力する。
【００１５】選択回路Ｂ２は、後述の不一致検出回路Ｂ
４の検出結果に基づいていずれか一方の並列化ＰＮ符号
を選択的に出力するものである。尚、この選択回路Ｂ２
は、図示しないシステム制御部からの同期引込み指示信
号により、並列化回路２２１からのｋビット並列化ＰＮ
符号を選択するように初期設定される。ここで選択され
た並列化ＰＮ符号はＰＮ符号発生回路Ｂ１に供給され
る。
４の検出結果に基づいていずれか一方の並列化ＰＮ符号
を選択的に出力するものである。尚、この選択回路Ｂ２
は、図示しないシステム制御部からの同期引込み指示信
号により、並列化回路２２１からのｋビット並列化ＰＮ
符号を選択するように初期設定される。ここで選択され
た並列化ＰＮ符号はＰＮ符号発生回路Ｂ１に供給され
る。
【００１６】このＰＮ符号発生回路Ｂ１は、選択回路Ｂ
２から並列化ＰＮ符号を受け取ると、その符号の次のビ
ットのＰＮ符号を発生し、後述の設定回路Ｂ５から初期
設定信号を受けて第１番目のパターンの並列化ＰＮ符号
を発生する。
２から並列化ＰＮ符号を受け取ると、その符号の次のビ
ットのＰＮ符号を発生し、後述の設定回路Ｂ５から初期
設定信号を受けて第１番目のパターンの並列化ＰＮ符号
を発生する。
【００１７】上記比較回路Ｂ３は入力される２つの並列
化ＰＮ符号を比較して１ビット毎に一致／不一致を識別
する。この識別結果は設定回路Ｂ５に送られる。この設
定回路Ｂ５は比較回路Ｂ３で一致と識別されたとき、Ｐ
Ｎ符号発生回路Ｂ１の発生パターンを初期値に設定す
る。
化ＰＮ符号を比較して１ビット毎に一致／不一致を識別
する。この識別結果は設定回路Ｂ５に送られる。この設
定回路Ｂ５は比較回路Ｂ３で一致と識別されたとき、Ｐ
Ｎ符号発生回路Ｂ１の発生パターンを初期値に設定す
る。
【００１８】ここで、各並列化ＰＮ符号同期検出回路２
２２ｉ（ｉ＝１〜ｎ）の設定回路Ｂ５には、それぞれシ
ステム制御部からｉ番目のｋビット並列化ＰＮ符号の値
を初期値として選択させるセレクト信号ＳＥＬｉが供給
される。また、各並列化ＰＮ符号同期検出回路２２２ｉ
の比較回路Ｂ３の比較結果は全検出回路２２２１〜２２
２ｎの不一致検出回路Ｂ４に供給される。
２２ｉ（ｉ＝１〜ｎ）の設定回路Ｂ５には、それぞれシ
ステム制御部からｉ番目のｋビット並列化ＰＮ符号の値
を初期値として選択させるセレクト信号ＳＥＬｉが供給
される。また、各並列化ＰＮ符号同期検出回路２２２ｉ
の比較回路Ｂ３の比較結果は全検出回路２２２１〜２２
２ｎの不一致検出回路Ｂ４に供給される。
【００１９】不一致検出回路Ｂ４は、自他検出回路２２
２１〜２２２ｎのいずれかの比較結果に「不一致」があ
るときは、選択回路Ｂ２に並列化回路２２１からのｋビ
ット並列化ＰＮ符号を選択させる。また、全ての識別結
果が「一致」になったとき、選択回路Ｂ２にＰＮ符号発
生回路Ｂ１からのｋビット並列化ＰＮ符号を選択させ
る。
２１〜２２２ｎのいずれかの比較結果に「不一致」があ
るときは、選択回路Ｂ２に並列化回路２２１からのｋビ
ット並列化ＰＮ符号を選択させる。また、全ての識別結
果が「一致」になったとき、選択回路Ｂ２にＰＮ符号発
生回路Ｂ１からのｋビット並列化ＰＮ符号を選択させ
る。
【００２０】上記構成において、以下に並列化ＰＮ符号
同期検出回路２２２ｉの動作について説明する。まず、
上記構成による並列化ＰＮ符号同期検出回路２２２ｉに
は、並列化回路２２１にてｋビット毎に分割されたｎ個
のｋビット並列化ＰＮ符号が対応的に入力される。各検
出回路２２２ｉに入力されたｋビット並列化ＰＮ符号は
選択回路Ｂ２及び比較回路Ｂ３に供給される。
同期検出回路２２２ｉの動作について説明する。まず、
上記構成による並列化ＰＮ符号同期検出回路２２２ｉに
は、並列化回路２２１にてｋビット毎に分割されたｎ個
のｋビット並列化ＰＮ符号が対応的に入力される。各検
出回路２２２ｉに入力されたｋビット並列化ＰＮ符号は
選択回路Ｂ２及び比較回路Ｂ３に供給される。
【００２１】ここで、初期状態（例えば電源投入時）で
は、システム制御部から同期引込み信号が発生され、選
択回路Ｂ２はその同期引込み指示信号を受けて並列化回
路２２１からの並列化ＰＮ符号を選択し、ＰＮ符号発生
回路Ｂ１に出力する。このとき、不一致検出回路Ｂ４は
選択回路Ｂ２の選択動作に影響しない。
は、システム制御部から同期引込み信号が発生され、選
択回路Ｂ２はその同期引込み指示信号を受けて並列化回
路２２１からの並列化ＰＮ符号を選択し、ＰＮ符号発生
回路Ｂ１に出力する。このとき、不一致検出回路Ｂ４は
選択回路Ｂ２の選択動作に影響しない。
【００２２】一方、設定回路Ｂ５は、システム制御部か
らセレクト信号ＳＥＬｉを受け、ＰＮ符号発生回路Ｂ１
にｉ番目のｋビット並列化ＰＮ符号の値を選択させる。
このようにしてＰＮ符号発生回路Ｂ１で発生されるｉ番
目のｋビット並列化ＰＮ符号は、並列化回路２２１から
の並列化ＰＮ符号と共に比較回路Ｂ３に供給され、当該
比較回路Ｂ３にて１ビット毎に両者の一致／不一致が識
別される。
らセレクト信号ＳＥＬｉを受け、ＰＮ符号発生回路Ｂ１
にｉ番目のｋビット並列化ＰＮ符号の値を選択させる。
このようにしてＰＮ符号発生回路Ｂ１で発生されるｉ番
目のｋビット並列化ＰＮ符号は、並列化回路２２１から
の並列化ＰＮ符号と共に比較回路Ｂ３に供給され、当該
比較回路Ｂ３にて１ビット毎に両者の一致／不一致が識
別される。
【００２３】比較回路Ｂ３は、不一致を検出すると、不
一致検出信号ＮＧｉを発生し、設定回路Ｂ５に出力す
る。このとき、設定回路Ｂ５は、ＰＮ符号発生回路Ｂ１
の発生パターンを初期値に設定する。上記比較回路Ｂ３
で発生された不一致検出信号ＮＧｉは、全検出回路２２
２１〜２２２ｎの不一致検出回路Ｂ４にも供給される。
ここで、不一致検出回路Ｂ４は、全検出回路２２２１〜
２２２ｎの比較回路Ｂ３の出力全ての一致を検出したと
きのみ、選択回路Ｂ２をＰＮ符号発生回路Ｂ１の出力側
へ切り替える。
一致検出信号ＮＧｉを発生し、設定回路Ｂ５に出力す
る。このとき、設定回路Ｂ５は、ＰＮ符号発生回路Ｂ１
の発生パターンを初期値に設定する。上記比較回路Ｂ３
で発生された不一致検出信号ＮＧｉは、全検出回路２２
２１〜２２２ｎの不一致検出回路Ｂ４にも供給される。
ここで、不一致検出回路Ｂ４は、全検出回路２２２１〜
２２２ｎの比較回路Ｂ３の出力全ての一致を検出したと
きのみ、選択回路Ｂ２をＰＮ符号発生回路Ｂ１の出力側
へ切り替える。
【００２４】すなわち、比較回路Ｂ３で入力ｋビット並
列化ＰＮ符号とＰＮ符号発生回路Ｂ１の出力を比較し、
比較結果が不一致のときは入力ｋビット並列化ＰＮ符号
に誤りがあると判定する。入力ｋビット並列化ＰＮ符号
の内に１ビットでも誤りがあったとき、選択回路Ｂ２は
入力並列化ＰＮ符号側を選択している。ＰＮ符号発生回
路Ｂ１は、選択回路Ｂ２の出力から次のビットの並列化
ＰＮ符号を発生させる。
列化ＰＮ符号とＰＮ符号発生回路Ｂ１の出力を比較し、
比較結果が不一致のときは入力ｋビット並列化ＰＮ符号
に誤りがあると判定する。入力ｋビット並列化ＰＮ符号
の内に１ビットでも誤りがあったとき、選択回路Ｂ２は
入力並列化ＰＮ符号側を選択している。ＰＮ符号発生回
路Ｂ１は、選択回路Ｂ２の出力から次のビットの並列化
ＰＮ符号を発生させる。
【００２５】但し、ＰＮ符号発生回路Ｂ１は、自同期検
出回路２２２ｉ内に入力される入力並列化ＰＮ符号に１
ビットでも誤りがあるときは、設定回路Ｂ５の制御によ
り初期発生パターンが設定され、このパターンから生成
した並列化ＰＮ符号を出力する。このとき、比較回路Ｂ
３では不一致を識別し、その結果を不一致検出回路Ｂ４
へ出力する。
出回路２２２ｉ内に入力される入力並列化ＰＮ符号に１
ビットでも誤りがあるときは、設定回路Ｂ５の制御によ
り初期発生パターンが設定され、このパターンから生成
した並列化ＰＮ符号を出力する。このとき、比較回路Ｂ
３では不一致を識別し、その結果を不一致検出回路Ｂ４
へ出力する。
【００２６】不一致検出回路Ｂ４は、ｋビットのＰＮ符
号入力が初期設定値と等しい入力になり、各同期検出回
路２２２１〜２２２ｎの比較回路Ｂ３の出力が全て一致
になるまで、選択回路Ｂ２が入力並列化ＰＮ符号側を選
ぶように信号を出力し続ける。
号入力が初期設定値と等しい入力になり、各同期検出回
路２２２１〜２２２ｎの比較回路Ｂ３の出力が全て一致
になるまで、選択回路Ｂ２が入力並列化ＰＮ符号側を選
ぶように信号を出力し続ける。
【００２７】設定回路Ｂ５は、ＰＮ符号発生回路Ｂ１に
ｉ番目の並列化ＰＮ符号の発生パターンを設定する。す
なわち、１番目の設定値の場合は、ｎ×ｋビットＰＮ符
号の内の１番目のｋビット分の初期設定を行い、２番目
の設定値の場合は、ｎ×ｋビットＰＮ符号の内の２番目
のｋビット分の初期設定を行い、以下同様にして、ｎ番
目の設定値の場合は、ｎ×ｋビットのＰＮ符号の内のｎ
番目のｋビット分の初期設定を行う。このように、設定
回路Ｂ５は、１〜ｎ番目の設定毎にずれた初期設定を行
う。
ｉ番目の並列化ＰＮ符号の発生パターンを設定する。す
なわち、１番目の設定値の場合は、ｎ×ｋビットＰＮ符
号の内の１番目のｋビット分の初期設定を行い、２番目
の設定値の場合は、ｎ×ｋビットＰＮ符号の内の２番目
のｋビット分の初期設定を行い、以下同様にして、ｎ番
目の設定値の場合は、ｎ×ｋビットのＰＮ符号の内のｎ
番目のｋビット分の初期設定を行う。このように、設定
回路Ｂ５は、１〜ｎ番目の設定毎にずれた初期設定を行
う。
【００２８】入力ｋビット並列化ＰＮ符号に１ビットも
誤りがないとき、選択回路Ｂ２はＰＮ符号発生回路Ｂ１
の出力側を選択している。ＰＮ符号発生回路Ｂ１は、選
択回路Ｂ２の出力から並列化ＰＮ符号を発生させるの
で、自走することになる。この時、比較回路Ｂ３では一
致を識別し、その結果を不一致検出回路Ｂ４へ出力す
る。不一致検出回路Ｂ４では、自他同期検出回路２２２
１〜２２２ｎの比較回路Ｂ３の出力が全て一致している
ことを検出し、選択回路Ｂ２がＰＮ符号発生回路Ｂ１の
出力側を選ぶ信号を出力し続ける。この状態を同期して
いるとみなす。
誤りがないとき、選択回路Ｂ２はＰＮ符号発生回路Ｂ１
の出力側を選択している。ＰＮ符号発生回路Ｂ１は、選
択回路Ｂ２の出力から並列化ＰＮ符号を発生させるの
で、自走することになる。この時、比較回路Ｂ３では一
致を識別し、その結果を不一致検出回路Ｂ４へ出力す
る。不一致検出回路Ｂ４では、自他同期検出回路２２２
１〜２２２ｎの比較回路Ｂ３の出力が全て一致している
ことを検出し、選択回路Ｂ２がＰＮ符号発生回路Ｂ１の
出力側を選ぶ信号を出力し続ける。この状態を同期して
いるとみなす。
【００２９】ここで、同期引込み指示信号は外部から選
択回路Ｂ２に入力される。同期がとれている状態の時、
同期引込み指示信号が入力されると、一度同期を外した
後、同期引込み状態になる。一度同期がとれると、基本
的に同期外れにはならないが、不一致検出回路Ｂ４の出
力経路に一定期間は不一致検出信号を出力させない前方
保護回路を追加することによって同期外れを監視するこ
ともできる。
択回路Ｂ２に入力される。同期がとれている状態の時、
同期引込み指示信号が入力されると、一度同期を外した
後、同期引込み状態になる。一度同期がとれると、基本
的に同期外れにはならないが、不一致検出回路Ｂ４の出
力経路に一定期間は不一致検出信号を出力させない前方
保護回路を追加することによって同期外れを監視するこ
ともできる。
【００３０】したがって、上記構成によれば、同一の同
期検出回路を複数並列に動作させて並列展開した並列化
ＰＮ符号を検出する場合でも、受信した並列化ＰＮ符号
の同期を判定し、複数並列に動作させた同期検出回路の
同期を監視することができる。特に、送信側と受信側と
の間の障害等で、並列の順序が入れ替わっている場合等
で永久に同期がとれないことを検出することができる。
期検出回路を複数並列に動作させて並列展開した並列化
ＰＮ符号を検出する場合でも、受信した並列化ＰＮ符号
の同期を判定し、複数並列に動作させた同期検出回路の
同期を監視することができる。特に、送信側と受信側と
の間の障害等で、並列の順序が入れ替わっている場合等
で永久に同期がとれないことを検出することができる。
【００３１】
【発明の効果】以上のように本発明に係るＰＮ符号同期
検出回路は、並列展開された並列化ＰＮ符号を検出する
場合の、検出回路内で発生される並列化ＰＮ符号との同
期状態を監視し、検出結果が真の異常か同期外れかを識
別できるという効果を奏する。
検出回路は、並列展開された並列化ＰＮ符号を検出する
場合の、検出回路内で発生される並列化ＰＮ符号との同
期状態を監視し、検出結果が真の異常か同期外れかを識
別できるという効果を奏する。
【図１】本発明が適用される多重化伝送装置の構成を示
すブロック回路図。
すブロック回路図。
【図２】本発明に係るＰＮ符号同期検出回路の一実施形
態の構成を示すブロック回路図。
態の構成を示すブロック回路図。
【図３】従来のＰＮ符号検出回路を用いた多重化伝送装
置の構成を示すブロック回路図。
置の構成を示すブロック回路図。
ＴＲ 送信装置 ＲＸ 受信装置 Ｌ 伝送路 １１ ＰＮ符号発生回路 １２ ＰＮ符号同期検出回路 １２１並列化回路 １２２１〜１２２ｎ 並列化ＰＮ符号同期検出回路 Ａ１ ＰＮ符号発生回路 Ａ２ 比較回路 ２１ ＰＮ符号発生回路 ２２ ＰＮ符号同期検出回路 ２２１ 並列化回路 ２２２１〜２２２ｎ 並列化ＰＮ符号同期検出回路 Ｂ１ ＰＮ符号発生回路 Ｂ２ 選択回路 Ｂ３ 比較回路 Ｂ４ 不一致検出回路 Ｂ５ 設定回路
Claims (4)
- 【請求項１】 ｎ×ｋ（ｎ，ｋはそれぞれ任意の自然
数）ビットのＰＮ符号をｎ系列に並列展開してｋビット
毎の並列化ＰＮ符号を生成する並列化回路と、 それぞれ並列化回路から対応する並列化ＰＮ符号を入力
し、この並列化ＰＮ符号に内部で発生される予め割り当
てられた並列化ＰＮ符号を同期させ、両信号を比較して
一致／不一致を識別することで同期、同期はずれを検出
するｎ個の並列化ＰＮ符号同期検出回路とを具備し、 各並列化ＰＮ符号同期検出回路は、互いに自他回路の一
致／不一致識別結果を監視し、全ての回路が一致となる
まで前記同期化処理を実行するようにしたことを特徴と
するＰＮ符号同期検出回路。 - 【請求項２】 前記ｎ個の並列化ＰＮ符号同期検出回路
のうち第ｉ番目の回路は、 前記並列展開された第ｉ番目のｋビット並列化ＰＮ符号
と与えられたｋビット並列化ＰＮ符号の次のビットの並
列化ＰＮ符号とを選択的に発生する並列化ＰＮ符号発生
回路と、 前記並列展開された第ｉ番目のｋビット並列化ＰＮ符号
と前記並列化ＰＮ符号発生回路で発生される並列化ＰＮ
符号のいずれか一方を選択的に出力する選択回路と、 前記並列展開された第ｉ番目のｋビット並列化ＰＮ符号
と前記並列化ＰＮ符号発生回路から出力される並列化Ｐ
Ｎ符号とをビット毎に比較して一致／不一致を識別する
比較回路と、 外部からのセレクト信号に従って前記ＰＮ符号発生回路
にｉ番目のｋビット並列化ＰＮ符号の値を初期値として
選択させ、前記比較回路で一致が検出されたとき、前記
ＰＮ符号発生回路の発生パターンを初期値に設定する設
定回路と、 自他検出回路のいずれかの比較結果に不一致があるとき
は選択回路に並列化回路からのｋビット並列化ＰＮ符号
を選択させ、全ての識別結果が一致になったとき同期状
態とみなして選択回路にＰＮ符号発生回路からのｋビッ
ト並列化ＰＮ符号を選択させる不一致検出回路とを備え
ることを特徴とする請求項１記載のＰＮ符号同期検出回
路。 - 【請求項３】 前記選択回路は、同期引込み指示信号の
入力時に、一度同期を外して前記並列化回路からのｋビ
ット並列化信号を選択するようにしたことを特徴とする
請求項２記載のＰＮ符号同期検出回路。 - 【請求項４】 前記不一致検出回路の出力経路に介在さ
れ、一定期間は不一致検出信号を出力させない前方保護
回路を備えることを特徴とする請求項２記載のＰＮ符号
同期検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9017160A JPH10215240A (ja) | 1997-01-30 | 1997-01-30 | Ｐｎ符号同期検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9017160A JPH10215240A (ja) | 1997-01-30 | 1997-01-30 | Ｐｎ符号同期検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10215240A true JPH10215240A (ja) | 1998-08-11 |
Family
ID=11936228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9017160A Pending JPH10215240A (ja) | 1997-01-30 | 1997-01-30 | Ｐｎ符号同期検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10215240A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6882682B1 (en) * | 1999-11-01 | 2005-04-19 | Nec Corporation | Fixed pattern detection apparatus |
-
1997
- 1997-01-30 JP JP9017160A patent/JPH10215240A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6882682B1 (en) * | 1999-11-01 | 2005-04-19 | Nec Corporation | Fixed pattern detection apparatus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1298830B1 (en) | Identifying and synchronizing permuted channels in a parallel bit error rate tester | |
| US5706422A (en) | Method of locating fault of communication system | |
| JPS63240241A (ja) | 中間中継装置 | |
| JPH10215240A (ja) | Ｐｎ符号同期検出回路 | |
| US7418203B2 (en) | Diagnosis method for standby system of optical ring network | |
| JPS63253740A (ja) | 多重変換装置の監視システム | |
| US5450440A (en) | Monitor system for digital communication apparatus | |
| JPH08163162A (ja) | ループ式データ伝送装置 | |
| JP2776417B2 (ja) | 多重化クロック分配方式 | |
| JP2746144B2 (ja) | 選択系監視システム | |
| JP3090083B2 (ja) | 障害監視システム | |
| US6763021B1 (en) | Monitoring switching method and apparatus for redundant part of transmission apparatus | |
| JP2727778B2 (ja) | 高速回線終端回路 | |
| KR100279714B1 (ko) | 클록 생성기 장치 | |
| JP2656563B2 (ja) | 多重・分離装置 | |
| JPH0998202A (ja) | 伝送路回線試験方法 | |
| JP2596318B2 (ja) | 伝送装置 | |
| JP3347075B2 (ja) | データ回線終端装置とこれを用いた通信システムおよびデータ回線終端装置における同期系回路診断方法 | |
| JPH08331090A (ja) | パス監視方式 | |
| JPH07312612A (ja) | Ｈｗバスデータ衝突検出回路 | |
| JPH06161799A (ja) | Ｃｐｕ多重化瞬時切換装置 | |
| JPH01316043A (ja) | 通信システムの同期クロック供給制御方式 | |
| JPH0514237A (ja) | 予備切替方式 | |
| JP2004064351A (ja) | 時分割多重伝送システムおよび時分割多重伝送装置 | |
| JP2002271289A (ja) | 伝送路試験回路 |