DE60121331T2 - Feldeffektbauelement - Google Patents

Feldeffektbauelement Download PDF

Info

Publication number
DE60121331T2
DE60121331T2 DE60121331T DE60121331T DE60121331T2 DE 60121331 T2 DE60121331 T2 DE 60121331T2 DE 60121331 T DE60121331 T DE 60121331T DE 60121331 T DE60121331 T DE 60121331T DE 60121331 T2 DE60121331 T2 DE 60121331T2
Authority
DE
Germany
Prior art keywords
trench
area
source
regions
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE60121331T
Other languages
English (en)
Other versions
DE60121331D1 (de
Inventor
J. Raymond HUETING
A. Erwin HIJZEN
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP BV
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Application granted granted Critical
Publication of DE60121331D1 publication Critical patent/DE60121331D1/de
Publication of DE60121331T2 publication Critical patent/DE60121331T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7825—Lateral DMOS transistors, i.e. LDMOS transistors with trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H01L29/8128—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate with recessed gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Semiconductor Memories (AREA)
  • Resistance Heating (AREA)
  • Surface Acoustic Wave Elements And Circuit Networks Thereof (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Bipolar Transistors (AREA)
  • Noodles (AREA)
  • Die Bonding (AREA)

Description

  • Diese Erfindung bezieht sich auf eine Halbleiteranordnung, die eine Feldeffektanordnung mit einer in einem Graben geschaffenen Gatestruktur umfasst.
  • Speziell bezieht sich diese Erfindung auf eine Halbleiteranordnung, die einen Halbleiterkörper mit einer Feldeffektanordnung umfasst, worin der Halbleiterkörper Source- und Draingebiete hat, die durch ein Körpergebiet auf Abstand gehalten werden und beide auf eine Oberfläche des Halbleiterkörpers treffen, wobei die Feldeffektanordnung eine Gatestruktur hat, die innerhalb eines Grabens geschaffen ist, um einen Leitungskanal in einem Leitungskanalaufnahmeabschnitt des Körpergebiets, der sich entlang mindestens der Seitenwände des Grabens und zwischen den Source- und Draingebieten erstreckt, zu steuern.
  • US Patent Nr. US-A-4.835.584 beschreibt einen solchen Trench-Transistor (Graben-Transistor), in dem Source, Gate und Drain innerhalb eines Grabens in einem Halbleitersubstrat geschaffen sind. In diesem Trench-Transistor wird die Gateweite (wobei, wie es in der Technik verstanden wird, die Gateweite die Abmessung senkrecht zu dem Fluss der Majoritätsladungsträger durch einen Leitungskanal in dem Leitungskanalaufnahmeabschnitt und die Gatelänge die Abmessung parallel zu dem Fluss der Majoritätsladungsträger durch den Leitungskanal ist) durch die Tiefe des Grabens bestimmt und kann wesentlich vergrößert werden, ohne die durch den Transistor eingenommene Fläche zu vergrößern, was dabei ermöglicht, dass die Anordnung ein gutes Weiten/Längen-Verhältnis des Leitungskanals und so einen niedrigen On-Widerstand (Rdson) und gute Stromtransportfähigkeiten oder Verstärkung hat, ohne eine allzu große Halbleiterfläche in Anspruch zu nehmen. Aber der in US-Patent Nr. US-A-4.835.584 vorgeschlagene Transistor ist nicht in der Lage, hohen Spannungen zwischen den Source- und Draingebieten standzuhalten, wenn die Anordnung nicht-leitend ist.
  • WO-A-00/33353 beschreibt eine Feldeffekthalbleiteranordnung mit einem Körperabschnitt, der ein Kanalaufnahmegebiet von einem Draingebiet trennt. Der Körper abschnitt, der ein Drain-Driftgebiet enthält, hat Feldentlastungsgebiete des entgegengesetzten Leitfähigkeitstyps, die in einem Spannungssperrbetrieb verarmt werden.
  • Es ist eine Aufgabe der vorliegenden Erfindung, eine laterale Feldeffektanordnung mit einer Trench-Gatestruktur (Graben-Gatestruktur) zu schaffen, die zusätzlich dazu, dass sie einen niedrigen On-Widerstand hat, auch gute Sperrspannungsfestigkeitsmerkmale hat.
  • In einem Aspekt schafft die vorliegende Erfindung eine Halbleiteranordnung, wie in Anspruch 1 dargelegt ist.
  • In einem Aspekt schafft die vorliegende Erfindung eine laterale Feldeffektanordnung mit einer Gatestruktur, die sich innerhalb eines Grabens erstreckt, der in einer Richtung zwischen Source- und Draingebieten der Feldeffektanordnung lang gestreckt ist und in dem sich der Graben von dem Sourcegebiet erstreckt, und in einer Spannung-haltenden Zone endet, wobei die Spannung-haltende Zone aus ersten Gebieten eines Leitfähigkeitstyps mit eingeschobenen zweiten Gebieten des entgegengesetzten Leitfähigkeitstyps besteht, und die Dotierungen und Abmessungen der ersten und zweiten Gebiete so sind, dass, wenn die Zone in einer nicht-leitenden Betriebsart von freien Ladungsträgern verarmt ist, die Raumladung pro Flächeneinheit, in den ersten und zweiten Gebieten mindest soweit im Gleichgewicht steht, dass das elektrische Feld, das aus der Raumladung resultiert, geringer ist als die kritische Feldstärke, bei der Lawinendurchbruch stattfinden würde. Die Gatestruktur kann eine isolierte Gatestruktur sein und eine Vielzahl von parallelen lang gestreckten Gräben, wobei jeder eine isolierte Gatestruktur enthalten kann, kann geschaffen werden. In einer Ausführungsform sind die zwischen einander gelegten ersten und zweiten Gebiete in einer Richtung parallel zu der Richtung, in welcher der Graben lang gestreckt ist, lang gestreckt.
  • In einem Aspekt schafft die vorliegende Erfindung eine Halbleiteranordnung mit einem Halbleiterkörper, der eine Feldeffektanordnung umfasst, wobei der Halbleiterkörper Source- und Draingebiete hat, die in einer ersten Richtung durch ein Körpergebiet auf Abstand gehalten werden und beide auf eine Oberfläche des Halbleiterkörpers treffen, die Feldeffektanordnung eine Vielzahl von Gatestrukturen hat, die sich parallel zueinander in einer zweiten Richtung senkrecht zu der genannten ersten Richtung in jeweiligen Gräben erstrecken, um einen Leitungskanal in Leitungskanalaufnahmeabschnitten des Körpergebiets, das sich entlang mindestens der Seitenwände der Gräben erstreckt, zu steuern, wobei jede Gatestruktur in der genannten ersten Richtung lang gestreckt ist und erste und zweite Enden hat, wobei das erste Ende von dem Sourcegebiet umgeben ist, die Feldeffektanordnung eine Spannung-haltende Zone mit ersten Zonen eines Leitfähigkeitstyps mit eingeschobenen zweiten Gebieten des entgegengesetzten Leitfähigkeitstyps hat, mit Dotierungen und Abmessungen der ersten und zweiten Gebiete so, dass, wenn die Zone in einer Betriebsart von freien Ladungsträgern verarmt ist, die Raumladung pro Flächeneinheit in den ersten und zweiten Gebieten mindest soweit im Gleichgewicht steht, dass das elektrische Feld, das aus der Raumladung resultiert, geringer ist als die kritische Feldstärke, bei der Lawinendurchbruch stattfinden würde. Wobei jedes der ersten und zweiten Gebiete in der genannten ersten Richtung so lang gestreckt ist, dass sich jedes erste Gebiet von zwischen einem Leitungskanalaufnahmeabschnitt und dem Draingebiet erstreckt und sich jedes zweite Gebiet zwischen einem von den Leitungskanalaufnahmeabschnitten mit Abstand angeordneten Abschnitt des Körpergebiets und dem Draingebiet erstreckt.
  • In einem Aspekt schafft die vorliegende Erfindung eine Halbleiteranordnung mit einem Halbleiterkörper, der eine Feldeffektanordnung umfasst, wobei der Halbleiterkörper Source- und Draingebiete hat, die in einer ersten Richtung durch ein Körpergebiet auf Abstand gehalten werden und beide auf eine Oberfläche des Halbleiterkörpers treffen, die Feldeffektanordnung eine Vielzahl von Gatestrukturen hat, die sich parallel zueinander in einer zweiten Richtung senkrecht zu der genannten ersten Richtung erstrecken, um einen Leitungskanal in Leitungskanalaufnahmeabschnitten des Körpergebiets zu steuern, wobei jede Gatestruktur in der genannten ersten Richtung lang gestreckt ist und erste und zweite Enden hat, wobei das erste Ende an das Sourcegebiet anstößt, die Feldeffektanordnung eine Spannung-haltende Zone mit ersten Gebieten eines Leitfähigkeitstyps mit eingeschobenen zweiten Gebieten des entgegengesetzten Leitfähigkeitstyps hat, mit Dotierungen und Abmessungen der ersten und zweiten Gebiete so, dass, wenn die Zone in einer Betriebsart von freien Ladungsträgern verarmt ist, die Raumladung pro Flächeneinheit in den ersten und zweiten Gebieten mindestens soweit im Gleichgewicht steht, dass das elektrische Feld, das aus der Raumladung resultiert, geringer ist als die kritische Feldstärke, bei der Lawinendurchbruch stattfinden würde, wobei jedes der ersten und zweiten Gebiete in der genannten ersten Richtung so lang gestreckt ist, dass sich jedes erste Gebiet von zwischen einem Leitungskanalaufnahmeabschnitt und dem Draingebiet erstreckt und sich jedes zweite Gebiet zwischen einem von den Leitungskanalaufnahmeabschnitten mit Abstand angeordneten Abschnitt des Körpergebiets und dem Draingebiet erstreckt.
  • In einer Ausführungsform sind die Gatestrukturen isolierte Gatestrukturen.
  • Eine Halbleiteranordnung, welche die Erfindung ausführt, ermöglicht eine laterale Trench-Feldeffektanordnung zu schaffen, die gute Stromtransporteigenschaften und einen niedrigen On-Widerstand hat, während sie auch erlaubt, relativ hohen Spannungen zwischen den Source- und Draingebieten standzuhalten, wenn die Feldeffektanordnung nicht-leitend ist.
  • Es sei bemerkt, dass US-Patent Nr. US-A-4.754.310 (unsere Referenz PHB32740) eine Halbleiteranordnung beschreibt, die eine Spannung-haltende Zone hat, die aus ersten Gebieten eines Leitfähigkeitstyps mit dazwischen liegenden zweiten Gebieten des entgegengesetzten Leitfähigkeitstyps gebildet wird, mit Dotierungen und Abmessungen der ersten und zweiten Gebiete so, dass, wenn die Zone von freien Ladungsträgern verarmt ist, die Raumladung pro Flächeneinheit in den ersten und zweiten Gebieten mindest soweit im Gleichgewicht steht, dass das elektrische Feld, das aus der Raumladung resultiert, geringer ist als die kritische Feldstärke, bei der Lawinendurchbruch stattfinden würde.
  • Andere vorteilhafte technische Merkmale gemäß der vorliegenden Erfindung sind in den anhängenden abhängigen Ansprüchen dargelegt.
  • Ausführungsbeispiele der Erfindung sind als Beispiel in der Zeichnung dargestellt und werden im Folgenden näher beschrieben. Es zeigen:
  • 1 eine Draufsicht (mit entfernter Metallisierung) einer ersten Ausführungsform einer Halbleiteranordnung gemäß der vorliegenden Erfindung;
  • 2 eine Querschnittsansicht entlang der Linie II-II in 1; und
  • 3 eine Querschnittsansicht entlang der Linie III-III in 1.
  • Die Zeichnung ist rein schematisch mit relativen Abmessungen und Proportionen, wobei insbesondere einige Abmessungen der Deutlichkeit halber stark verkleinert oder vergrößert dargestellt sind. Gleiche oder ähnliche Merkmale haben in den verschiedenen Ausführungsformen gleiche Bezugszeichen.
  • 1 bis 3 zeigen eine erste Ausführungsform einer erfindungsgemäßen Halbleiteranordnung 1. 1 zeigt eine Draufsicht (mit ausgelassener Metallisierung), während 2 und 3 Querschnittsansichten entlang der Linien II-II und III-III in 1 zeigen.
  • Die Halbleiteranordnung 1 umfasst einen Halbleiterkörper 10 mit einer Feldeffektanordnung FD. In dieser Ausführungsform umfasst der Halbleiterkörper 10 ein Siliziumsubstrat 2, das relativ hoch mit Fremdatomen des p-Leitfähigkeitstyps dotiert ist, und eine Silizium-Epitaxieschicht 3, die relativ niedrig mit Fremdatomen des p-Leitfähigkeitstyps, typischerweise Bor, dotiert ist.
  • Der Halbleiterkörper hat Source- und Draingebiete 4 und 5 des n-Leitfähigkeitstyps, die durch einen Körperbereich 6 des p-Leitfähigkeitstyps auf Abstand gehalten werden und die beide auf eine Oberfläche 3a des Halbleiterkörpers treffen. Die Feldeffektanordnung FD hat eine Gatestruktur 7, die innerhalb eines Grabens 8 geschaffen ist, um einen Leitungskanal in einem Leitungskanalaufnahmeabschnitt 60 des Körpergebiets 6, das sich entlang mindestens der Seitenwände 8a des Grabens 8 und zwischen den Source- und Draingebieten 4 und 5 erstreckt, zu steuern. Typischerweise haben die Source- und Draingebiete 4 und 5 eine Dotierungsdichte in dem Bereich von 1 × 1019 cm–3 bis 1 × 1021 cm–3 und eine Tiefe von beispielsweise 2 bis 4 Mikrometern. Typischerweise hat der Körperbereich 6 eine Dotierungsdichte von 1 × 1016 cm–3 bis 2 × 1017 cm–3 und eine Tiefe, die größer ist als die des Sourcegebiets, aber in derselben Größenordnung.
  • Eine Spannung-haltende Zone 600 erstreckt sich von dem Kanalaufnahmeabschnitt 60 des Draingebiets 5. Die Spannung-haltende Zone umfasst erste Gebiete 61 des n-Leitfähigkeitstyps mit eingeschobenen zweiten Gebieten 62 des p-Leitfähigkeitstyps, wobei jedes Gebiet 61 und 62 sich von dem Kanalaufnahmeabschnitt 60 zu dem Draingebiet 5 erstreckt. Die Dotierungsdichte and die Abmessungen der ersten und zweiten Gebiete 61 und 62 sind so, dass wenn die Spannung-haltende Zone von freien Ladungsträgern verarmt ist, wenn eine Spannung zwischen dem Source- und Draingebiet 4 und 5 angelegt wird, aber die Feldeffektanordnung FD nicht-leitend ist, die Raumladung pro Flächeneinheit in den ersten und zweiten Gebieten 61 und 62 mindest soweit im Gleichgewicht steht, dass das elektrische Feld, das aus der Raumladung resultiert, geringer ist als die kritische Feldstärke, bei der Lawinendurchbruch stattfinden würde. Für Silizium sollte dann das Produkt aus Dotierungsdichte N und der Dicke d einer Schicht 61 oder 62 näherungsweise 2 × 10–12 für völlige Verarmung sein. Dies ermöglicht, wie in US-A-4.754.310 (unsere Referenz PHB32740) dargelegt ist, dass die individuellen ersten und zweiten Gebiete 61 und 62 eine höhere Dotierungsdichte haben, als es der Fall wäre, wenn die Spannung-haltende Zone aus Material eines einzigen Leitfähigkeitstyps gebildet würde, was so erlaubt, dass die gleichen Sperrspannungsfestigkeitsmerkmale mit niedrigerem Serienwiderstand erreicht werden. Zusätzlich kann dann, weil die Gatestruktur 7 innerhalb eines Grabens 8 geschaffen ist und der Leitungskanalaufnahmeabschnitt 60 sich entlang mindestens der Seitenwände 8a des Grabens erstreckt, die Kanalweite (das ist die Abmessung senkrecht zu der Richtung des Majoritätsladungsträgerflusses entlang eines Leitungskanals in dem Leitungskanalaufnahmeabschnitt 60) primär durch die Tiefe des Grabens 8 bestimmt werden, sodass eine größere Kanalweite, und deshalb ein geringerer Serienwiderstand und größere Stromtransportfähigkeiten, durch Vergrößern der Grabentiefe erreicht werden, ohne die erforderliche Oberfläche zu erhöhen, in der die Feldeffektanordnung zu bilden ist. Typischerweise liegt die Grabentiefe in dem Bereich von nähersweise 2 Mikrometern bis näherungsweise 100 Mikrometern. Die Spannung-haltende Zone 600 und die Trench-Gatestruktur zusammen erlauben es, dass eine Feldeffektanordnung erreicht wird, die relativ wenig Oberfläche einnimmt und trotzdem gute Stromtransportfähigkeiten und niedrigen On-Widerstand hat und fähig ist, relativ hohe Spannung auszuhalten, beispielsweise Sperrspannung in dem Bereich von 50 bis 300 Volt zwischen den Source- und Draingebieten 4 und 5.
  • Wie in 1 gezeigt, hat die Feldeffektanordnung FD eine Vielzahl von Gatestrukturen 7, die sich parallel zueinander in jeweiligen Gräben 8 erstrecken. Obwohl nur drei Gatestrukturen 7 in 1 gezeigt werden, wird es natürlich bewusst sein, dass die Feldeffektanordnung FD eine, zwei und viel mehr parallel zueinander angeordneter Gatestrukturen umfassen kann. Bereitstellen einer Vielzahl solcher paralleler, isolierter Gatestrukturen 7 ermöglicht eine höhere Stromtransportfähigkeit.
  • Die Gatestrukturen 7 teilen sich ein gemeinsames Sourcegebiet 4 und ein gemeinsames Draingebiet 5. Wie am deutlichsten in 1 gesehen werden kann, umgibt der Sourcebereich 4 eine Endwand 8b und angrenzende Teile der Seitenwände 8a des Grabens. Dies sichert eine gute Verbindung zwischen dem Leitungskanal in dem Kanalaufnahmeabschnitt 60 und dem Sourcegebiet 4, wenn die Anordnung leitend ist.
  • Wie in 1 gezeigt, umfasst jede der Gatestrukturen 7 eine isolierte Gatestruktur mit einer Gate-Dielektrikumsschicht 7a, die auf die Wände des Grabens 8 aufgebracht ist, und ein auf der Gate-Dielektrumsschicht 7a gebildetes Gate-Leitungsgebiet 7b, das typischerweise aus dotiertem polykristallinen Silizium gebildet wird. Typischerweise ist die Gate-Dielektrikumsschicht 7a eine thermische Siliziumoxidschicht.
  • In dem in 1 gezeigten Beispiel habe die Gräben 8 eine ganz parallelepipedale Form und die Gate-Leitungsgebiete 7b füllen im Wesentlichen die Gräben 8, um so eine planare Oberfläche 3a bereitzustellen. Wie gezeigt, ist jede der Gatestrukturen 7 in der Richtung zwischen den Source- und Draingebieten 4 und 5 lang gestreckt.
  • Die andere Endwand 8c jedes Grabens 8 ist von einem Teil eines entsprechenden ersten Gebiets 61 umgeben, sodass die Gebiete 61 das Drain-Driftgebiet der Feld effektanordnung bilden und dabei einen leitenden Pfad für Majoritätsladungsträger zu dem Draingebiet 5 schaffen.
  • Jedes der zweiten Gebiete 62 des p-Leitfähigkeitstyps erstreckt sich von dem Sourcegebiet 4 zu dem Draingebiet 5 und grenzt an den (die) angrenzenden Leitungskanalaufnahmeabschnitt(e) 60 an.
  • Wie oben erwähnt, wurde die Oberflächenmetallisierung in 1 weggelassen, um so zu ermöglichen, dass die unterliegende Struktur gesehen wird. Die Oberflächenmetallisierung ist aber in 2 und 3 gezeigt. Wie aus diesen Figuren gesehen werden kann, wird eine dielektrische Schicht 9 mit Fenstern über den Source- und Draingebieten 4 und 5 und den Gatestrukturen 7 auf die Oberfläche 3a aufgebracht. Metallisierung wird deponiert und strukturiert, um eine Sourceelektrode S, die, obwohl nicht gezeigt, ohmschen Kontakt mit im Wesentlichen der ganzen Fläche des an der Oberfläche 3a offenen Sourcegebiets 4 macht und eine Drainelektrode D, die, obwohl nicht gezeigt, ohmschen Kontakt mit im Wesentlichen der ganzen Fläche des an der Oberfläche 3a offenen Draingebiets 5 macht, zu definieren. Wie in den 2 und 3 gezeigt, kontaktiert die Metallisierung, welche die Gateelektrode G bildet, im Wesentlichen die ganze offene Fläche des leitenden Gatebereichs 7b und erstreckt sich über die dielektrische Schicht 9 von einem leitenden Gatebereich 7b zu dem nächsten, sodass die leitenden Gatebereiche 7b in Serie verbunden sind.
  • Die Strukturierung der Metallisierung ist natürlich so, dass eine gut definierte Trennung zwischen den Source- und Gateelektroden D und G erreicht wird.
  • Wie in 2 und 3 gezeigt, kann eine hintere Gatelektrode BG auf der offenen Oberfläche 2a des Substrats 2 aufgebracht werden. Als eine ander Möglichkeit kann eine separate hintere Gateelektrode auf der Oberfläche 3a aufgebracht werden, indem, auf bekannte Art, ein Kontaktgebiet außerhalb der Anordnungsfläche und sich durch die Epitaxieschicht 3 bis zum Substrat erstreckend geschaffen werden.
  • Die in 1 bis 3 gezeigte Feldeffektanordnung FD kann durch Einbringen von Dotierstoffen in die Epitaxieschicht 3, um so die Source, Drain, die ersten und zweiten Gebiete 4, 5, 61 und 62 zu bilden, hergestellt werden. Danach können die Gräben 8 durch eine konventionelle anisotrope Ätztechnik unter Verwendung einer passenden Maske produziert werden, wonach das Gatedielektrikum 7a thermisch in den Gräben 8 gewachsen und dann das dotierte polykristalline Silizium deponiert werden kann, um den leitenden Gatebereich 7b zu bilden. Danach kann die dielektrische Schicht 9 deponiert und unter Verwen dung konventioneller Lithografie- und Ätztechniken strukturiert werden und dann Metallisierung deponiert und strukturiert werden, um die Source-, Drain- und Gateelektroden zu bilden. Metallisierung kann dann auf die Oberfläche 2a aufgebracht werden, um die hintere Gateelektrode BG zu bilden.
  • Als eine andere Möglichkeit kann die Feldeffektanordnung hergestellt werden, indem man zuerst unter Verwendung konventioneller anisotroper Ätztechniken den Bereich der Epitaxieschicht 3 wegätzt, in dem die Feldeffektanordnung FD gebildet werden soll, und man dann selektive epitaktische Deposition von Silizium verwendet, wie beispielsweise auf den Seiten 155 und 156 in dem Buch mit dem Titel „Silicon processing for the VLSI Era volume 1: process technology" von Stanley Wolf PhD und Richard N. Tauber PhD, veröffentlicht 1986 von Lattice Press (ISBN 0-961672-3-7) beschrieben ist. Die Gatestrukturen können dann durch anisotropes Ätzen der Gräben 8 durch das selektive epitaktische Material gebildet werden. Epitaktisches Wiederauffüllen von geätzten Gräben ist auch in US-A-4.754.310, US-A-5.438.215 und WO-A-97/29518 beschrieben.
  • In der Praxis wird Dotierung, im Allgemeinen durch Implantation, der Epitaxieschicht 3 verwendet, um die Anordnung für Strukturen von 4 bis 5 Mikrometer oder weniger zu bilden, beispielsweise können die Gebiete 62 des p-Leitfähigkeitstyps durch Implantation von Bor oder durch Verwenden von BSG (Borsilikatglas) gebildet werden. Für 5 Mikrometer und mehr ist es dann attraktiver, die Epitaxieschicht zu ätzen und mit polykristallinem Silizium wieder aufzufüllen, um die Gebiet 61 und 62 zu bilden.
  • In den oben beschriebenen Beispielen wird die Feldeffektanordnung auf einem Siliziumsubstrat geschaffen. Dies muss aber nicht notwendigerweise der Fall sein und die Feldeffektanordnung kann beispielsweise auf einer Isolationsschicht geschaffen werden, um eine Silizium-auf-Isolator-Anordnung zu schaffen.
  • Außerdem hat die Feldeffektanordnung in der oben beschriebenen Ausführungsform eine streifenförmige Geometrie, wobei die Source- und Draingebiete von oben gesehen lang gestreckt und rechtwinklig sind und die Gatestrukturen von oben gesehen auch lang gestreckt und rechtwinklig sind. Aber andere Geometrien können angenommen werden.
  • Auch besteht die in 1 gezeigte Feldeffektanordnung aus einem einzelnen lang gestreckten Source- und entsprechendem lang gestreckten Draingebiet. Es wird aber verstanden, dass die in 1 gezeigte Feldeffektanordnung modifiziert werden kann, um symmetrisch um die mit A gekennzeichnete Achse in 1 zu sein. Außerdem kann die in 1 gezeigte Struktur eine Einheitszelle repräsentieren, die ein- oder mehrmal auf demselben Halbleiterkörper wiederholt wird.
  • In den oben beschriebenen Ausführungsformen werden die Leitungskanalaufnahmeabschnitte 60 entlang Seitenwänden der Gräben geschaffen. Die Leitungskanalaufnahmeabschnitte können auch unter dem Boden der Gräben geschaffen werden.
  • In den oben beschriebenen Ausführungsformen werden die Gatestrukturen innerhalb der Gräben geschaffen. Die vorliegende Erfindung kann auch auf Mesa-Strukturanordnungen angewendet werden, wo die Feldeffektanordnungen eine Hochebene (Mesa) auf einem Substrat bilden und die Gatestruktur sich über die Seitenwände und eine obere Oberfläche eines Körperabschnitts der Mesa-Struktur zwischen dem Sourcegebiet und der Spannung-haltenden Zone erstreckt.
  • In den oben beschriebenen Ausführungsformen sind die eingeschobenen ersten und zweiten Gebiete 61 und 62 so angeordnet, dass sie sich nebeneinander in Richtung der Linie A in 1 erstrecken. Die ersten und zweiten eingeschobenen Gebiete 61 und 62 können aber auch eines über dem anderen, das in einer Richtung senkrecht zu der Linie A und zu der Richtung zwischen den Source- und Draingebieten 4 und 5 eingeschoben ist, platziert werden, vorausgesetzt, dass die ersten Gebiete 61 immer noch angeordnet sind, dass sie einen leitenden Pfad für die Majoritätsladungsträger zu dem Draingebiet 5 bereitstellen.
  • Die in 1 gezeigte Feldeffektanordnung FD kann, obwohl nicht gezeigt, mit passendem Kantenabschluss versehen werden, wie von Fachleuten zu verstehen ist.
  • Es wird natürlich verstanden, dass die vorliegende Erfindung auch angewendet werden kann, wo die oben angegebenen Leitfähigkeitstypen umgekehrt werden und dass anderes Halbleitermaterial als Silizium verwendet werden kann, wie Germanium oder Germanium-Silizium-Legierungen.
  • Auch ist der oben beschriebene Feldeffekttransistor ein Anreicherungs- oder Enhancement-Typ. Aber die vorliegende Erfindung kann auf Verarmungs- oder Depletion-Anordnungen angewendet werden, in welchem Fall mindestens der Teil des Körpergebiets, der den Kanalaufnahmeabschnitt definiert, von demselben Leitfähigkeitstyp ist wie die Source- und Draingebiete 4 und 5. Die vorliegende Erfindung kann auch auf MESFETs wie auch auf Feldeffekteffektanordnungen mit isoliertem Gate angewendet werden. Zusätzlich kann die Feldeffektanordnung beispielsweise ein Bipolartransistor mit isoliertem Gate sein, wo das Draingebiet vom entgegengesetzten Leitfähigkeitstyp ist als das Sourcegebiet. Die Erfindung kann auch auf Anordnungen mit einer Schottky-Source angewendet werden.
  • In den oben beschriebenen Ausführungsformen erstreckt sich die Gatestruktur von einem Ende des Grabens zu dem anderen. Das muss nicht der Fall sein.
  • 1 illustriert eine gleichmäßige Dicke der Gate-Dielektrikumsschicht 7a, wo sie sich von dem Kanalbereich zu dem Sourcegebiet erstreckt. Aber um die Gate-Source-Kapazität zu reduzieren, kann für die Gate-Dielektrikumsschicht 7a eine größere Dicke (und/oder sogar ein unterschiedliches Material) verwendet werden, wo die Gatestruktur 7a und 7b von dem Sourcegebiet 4 begrenzt wird.
  • Wie oben beschrieben, füllt der Gate-Leitungsbereich 7b im Wesentlichen den Graben, was den Vorteil schafft, eine planare Oberfläche bereitzustellen. Aber unter einigen Umständen muss das leitfähige Gategebiet den Graben nicht im Wesentlichen füllen, sondern könnte eine relativ dünne Schicht sein, die der Grabenkontur folgt, wie in US-A-4.835.584 beschrieben.
  • Vom Lesen der vorliegenden Offenbarung werden andere Variationen und Modifikationen im Rahmen der offensichtlichen Ansprüche für Fachleute offensichtlich werden.

Claims (9)

  1. Trench-Gate-Feldeffekthalbleiteranordnung mit einem Halbleiterkörper (10), in dem: Source- (4) und Draingebiete (5) eines Leitfähigkeitstyps auf eine Oberfläche (3a) des Halbleiterkörpers (10) treffen und in einer ersten Richtung durch ein Körpergebiet (6) entgegengesetzten Leitfähigkeitstyps und eine Spannung-haltende Zone (600) auf Abstand gehalten werden; eine Vielzahl von Gatestrukturen (7) sich in jeweiligen Gräben (8) parallel zueinander in einer zweiten Richtung senkrecht zu der ersten Richtung erstrecken, um einen Leitungskanal in einem Kanalaufnahmeabschnitt (60) des Körpergebiets, das sich entlang mindestens paralleler Seitenwände jedes Grabens (8) erstreckt, zu steuern; jede Gatestruktur (7) ihren jeweiligen Graben (8) im Wesentlichen füllt und in der genannten ersten Richtung zwischen erstem und zweitem Ende ihres jeweiligen Grabens lang gestreckt ist, wobei sich der Graben (8) durch das Körpergebiet (6) von dem Sourcegebiet (4) an seinem ersten Ende erstreckt, um in der Spannung-haltenden Zone (600) an seinem zweiten Ende zu enden; die Spannung-haltende Zone (600) eine Nebeneinanderanordnung von ersten Gebieten (61) des einen Leitfähigkeitstyps mit eingeschobenen zweiten Gebieten (62) des entgegengesetzten Leitfähigkeitstyps in der zweiten Richtung umfasst, wobei sowohl die ersten (61) als auch die zweiten (62) Gebiete auf die genannte Oberfläche (3a) des Halbleiterkörpers (10) treffen und in der genannten ersten Richtung zwischen dem Körpergebiet (6) und dem Draingebiet (5) lang gestreckt sind; die jeweiligen Gräben (8) der Gatestrukturen (7) mit ihrem zweiten Ende in ersten Gebieten der Spannung-haltenden Zone (600) aufhören, die einen Pfad für Majoritätsladungsträger des einen Leitfähigkeitstyps von den Kanalaufnahmeabschnitten (60) des Körpergebiets (6) zu dem Draingebiet schaffen, wenn die Feldeffektanordnung leitend ist, wobei die zweiten Gebiete sich von Abschnitten des Körpergebiets neben den Kanalaufnahmeabschnitten (60) zu dem Draingebiet (5) erstrecken; und die Raumladung pro Flächeneinheit, in einer nicht-leitenden Betriebsart von freien Ladungsträgern verarmt, in den ersten und zweiten Gebieten mindestens soweit im Gleichgewicht steht, dass das elektrische Feld, das aus der Raumladung resultiert, geringer ist als die kritische Feldstärke, bei der Lawinendurchbruch stattfinden würde.
  2. Halbleiteranordnung nach Anspruch 1, worin das erste Ende jedes Grabens (8) mindestens teilweise von dem Sourcegebiet (4) umgeben ist.
  3. Halbleiteranordnung nach Anspruch 1 oder 2, worin die zweiten Enden der Gräben (8) mindestens teilweise von den genannten ersten Gebieten (61), die den Pfad für die Majoritätsladungsträger schaffen, umgeben sind.
  4. Halbleiteranordnung nach Anspruch 1, 2 oder 3, worin jede Gatestruktur (7) ein isoliertes Gate ist, das durch eine dielektrische Schicht (7a), die an den Wänden des Grabens (8) aufgebracht ist, und durch ein leitendes Gebiet (7b), der auf der dielektrischen Schicht (7a) in dem Graben (8) aufgebracht ist, definiert wird.
  5. Halbleiteranordnung nach Anspruch 1, 2, 3 oder 4, worin die Gatestrukturen (7) sich ein gemeinsames Sourcegebiet (4) teilen.
  6. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, worin das Körpergebiet (6) eine größere Tiefer als das Sourcegebiet (4) hat.
  7. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, worin die Kanalaufnahmeabschnitte (60) des Körpergebiets (6) sich von den parallelen Seitenwänden des Grabens (8) unter den Boden ihres jeweiligen Grabens (8) erstrecken.
  8. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, worin der Halbleiterkörper (10) eine Epitaxieschicht (3) des entgegengesetzten Leitfähigkeitstyps auf einem höher dotierten Substrat (2) des entgegengesetzten Leitfähigkeitstyps umfasst, und worin die Source- (4) und Draingebiete (5), das Körpergebiet (6), die Gräben (8) und die Spannung-haltende Zone (600) in der Epitaxieschicht (3) geschaffen sind.
  9. Halbleiteranordnung nach Anspruch 8, worin eine hintere Gateelektrode (BG) mit dem hoch dotierten Substrat (2) verbunden ist.
DE60121331T 2000-05-20 2001-05-01 Feldeffektbauelement Expired - Lifetime DE60121331T2 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
GBGB0012137.6A GB0012137D0 (en) 2000-05-20 2000-05-20 A semiconductor device
GB0012137 2000-05-20
PCT/EP2001/004926 WO2001091189A1 (en) 2000-05-20 2001-05-01 Field effect device

Publications (2)

Publication Number Publication Date
DE60121331D1 DE60121331D1 (de) 2006-08-17
DE60121331T2 true DE60121331T2 (de) 2007-08-02

Family

ID=9891933

Family Applications (1)

Application Number Title Priority Date Filing Date
DE60121331T Expired - Lifetime DE60121331T2 (de) 2000-05-20 2001-05-01 Feldeffektbauelement

Country Status (7)

Country Link
US (1) US6559502B2 (de)
EP (1) EP1295342B1 (de)
JP (1) JP2003534665A (de)
AT (1) ATE332574T1 (de)
DE (1) DE60121331T2 (de)
GB (1) GB0012137D0 (de)
WO (1) WO2001091189A1 (de)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2895569A1 (fr) * 2005-12-26 2007-06-29 St Microelectronics Sa Transistor mos de puissance a jonctions verticales et a forte tension de claquage
US20070166972A1 (en) * 2005-12-29 2007-07-19 Young-Tack Park Semiconductor device and manufacturing method
US7804150B2 (en) * 2006-06-29 2010-09-28 Fairchild Semiconductor Corporation Lateral trench gate FET with direct source-drain current path
US7902606B2 (en) * 2008-01-11 2011-03-08 International Business Machines Corporation Double gate depletion mode MOSFET
US20120091516A1 (en) * 2010-04-15 2012-04-19 Robert Kuo-Chang Yang Lateral Floating Coupled Capacitor Device Termination Structures
JP5852913B2 (ja) * 2012-03-27 2016-02-03 ルネサスエレクトロニクス株式会社 半導体装置
US10269658B2 (en) 2012-06-29 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit devices with well regions and methods for forming the same
DE102015105632B4 (de) * 2015-04-14 2016-09-01 Infineon Technologies Ag Halbleitervorrichtung mit einem transistor
US9711644B2 (en) * 2015-09-14 2017-07-18 Globalfoundries Inc. Methods of making source/drain regions positioned inside U-shaped semiconductor material using source/drain placeholder structures
US10020395B2 (en) 2015-09-14 2018-07-10 Globalfoundries Inc. Semiconductor device with gate inside U-shaped channel and methods of making such a device
DE102016106872A1 (de) * 2016-04-13 2017-10-19 Infineon Technologies Ag Verfahren zum herstellen einer integrierten schaltung einschliesslich eines lateralen graben-transistors und eines logikschaltungselements
US11444207B2 (en) * 2018-12-12 2022-09-13 International Business Machines Corporation Lithium drifted thin film transistors for neuromorphic computing
JP7528664B2 (ja) 2020-09-15 2024-08-06 住友電気工業株式会社 半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2089119A (en) * 1980-12-10 1982-06-16 Philips Electronic Associated High voltage semiconductor devices
JPS59107569A (ja) 1982-12-13 1984-06-21 Fuji Photo Film Co Ltd 一次元半導体撮像装置
US4835584A (en) 1986-11-27 1989-05-30 American Telephone And Telegraph Company, At&T Bell Laboratories Trench transistor
CN1019720B (zh) * 1991-03-19 1992-12-30 电子科技大学 半导体功率器件
US5294824A (en) * 1992-07-31 1994-03-15 Motorola, Inc. High voltage transistor having reduced on-resistance
DE4309764C2 (de) 1993-03-25 1997-01-30 Siemens Ag Leistungs-MOSFET
BE1007283A3 (nl) * 1993-07-12 1995-05-09 Philips Electronics Nv Halfgeleiderinrichting met een most voorzien van een extended draingebied voor hoge spanningen.
US6097063A (en) * 1996-01-22 2000-08-01 Fuji Electric Co., Ltd. Semiconductor device having a plurality of parallel drift regions
EP0879481B1 (de) 1996-02-05 2002-05-02 Infineon Technologies AG Durch feldeffekt steuerbares halbleiterbauelement
US6168983B1 (en) * 1996-11-05 2001-01-02 Power Integrations, Inc. Method of making a high-voltage transistor with multiple lateral conduction layers
JP3405681B2 (ja) * 1997-07-31 2003-05-12 株式会社東芝 半導体装置
GB9826291D0 (en) * 1998-12-02 1999-01-20 Koninkl Philips Electronics Nv Field-effect semi-conductor devices

Also Published As

Publication number Publication date
ATE332574T1 (de) 2006-07-15
EP1295342A1 (de) 2003-03-26
US6559502B2 (en) 2003-05-06
WO2001091189A1 (en) 2001-11-29
GB0012137D0 (en) 2000-07-12
JP2003534665A (ja) 2003-11-18
DE60121331D1 (de) 2006-08-17
US20010045578A1 (en) 2001-11-29
EP1295342B1 (de) 2006-07-05

Similar Documents

Publication Publication Date Title
DE19539541B4 (de) Lateraler Trench-MISFET und Verfahren zu seiner Herstellung
DE102013113284B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE60132158T2 (de) Hochspannungs-halbleiteranordnung mit einer feldplattenstruktur
DE10339455B3 (de) Vertikales Halbleiterbauelement mit einer eine Feldelektrode aufweisenden Driftzone und Verfahren zur Herstellung einer solchen Driftzone
DE102013214196B4 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
DE69621200T2 (de) Durchgriff-feldeffekttransistor
DE102011050958B4 (de) Hochspannungshalbleiterbauelemente
DE102004029435B4 (de) Feldplattentrenchtransistor
EP1114466B1 (de) Hochspannungs-halbleiterbauelement
DE69735349T2 (de) Graben-dmos-transistor mit leichtdotierter wanne
DE10120030B4 (de) Lateralhalbleiterbauelement
DE3688518T2 (de) Halbleiteranordnungen mit Leitfähigkeitsmodulation.
EP0879481B1 (de) Durch feldeffekt steuerbares halbleiterbauelement
DE102014117780A1 (de) Halbleiterbauelement mit einer Grabenelektrode
DE102004022455B4 (de) Bipolartransistor mit isolierter Steuerelektrode
DE60121331T2 (de) Feldeffektbauelement
DE102015106683B4 (de) Halbleitervorrichtung mit einem feldeffekttransistor und verfahren zum herstellen der halbleitervorrichtung
DE10229146A1 (de) Laterales Superjunction-Halbleiterbauteil
DE112017002113B4 (de) Halbleitereinheit
EP1264350B1 (de) Vertikales hochvolt-halbleiterbauelement
DE102020116653B4 (de) Siliziumcarbid-halbleiterbauelement
DE102005048447B4 (de) Halbleiterleistungsbauelement mit Ladungskompensationsstruktur und Verfahren zur Herstellung desselben
DE112018007354T5 (de) Siliciumcarbid-halbleitereinheit und herstellungsverfahren für dieselbe
DE112004001846B4 (de) LDMOS-Transistor
DE102007034802B4 (de) Lateraler Hochvolt-MOS-Transistor mit RESURF-Struktur

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8328 Change in the person/name/address of the agent

Representative=s name: EISENFUEHR, SPEISER & PARTNER, 10178 BERLIN

8327 Change in the person/name/address of the patent owner

Owner name: NXP B.V., EINDHOVEN, NL