FR2895569A1 - Transistor mos de puissance a jonctions verticales et a forte tension de claquage - Google Patents

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Sylvain Nizou
Benjamin Morillon
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Abstract

L'invention concerne un composant MOS de puissance, dans lequel les régions actives s'étendent perpendiculairement à la surface d'une puce semiconductrice sensiblement sur toute l'épaisseur de celle-ci, comprenant une source (111), une grille (121), une région intermédiaire d'un premier type de conductivité (113) dans laquelle est susceptible de se former un canal sous l'action de la grille, et une région faiblement dopée d'un premier type de conductivité (114) entre grille et drain. Des régions (130) du deuxième type de conductivité s'étendent sur toute l'épaisseur de la puce à partir de ladite région intermédiaire en direction du drain en bordant la zone de conduction dans ladite région faiblement dopée (114).

Description

TRANSISTOR MOS DE PUISSANCE A JONCTIONS VERTICALES ET A FORTE TENSION DE
CLAQUAGE
Domaine de l'invention La présente invention concerne un transistor MOS de puissance du type dans lequel les régions actives s'étendent perpendiculairement à la surface d'une puce semiconductrice sensiblement sur toute l'épaisseur de celle-ci. Ce transistor sera appelé ici transistor MOS à jonctions verticales. Exposé de l'art antérieur Un transistor MOS à jonctions verticales est décrit dans la demande de brevet PCT W02005/057660 de la demanderesse (B6275). La structure de ce transistor va être rappelée en relation avec les figures 1A à 1C. La figure 1A est une vue en coupe schématique d'une portion de tranche semiconductrice dans laquelle est réalisé un ensemble de cellules de transistors MOS. Les faces principales du composant correspondent aux faces supérieure et inférieure d'une tranche semiconductrice, et la dimension verticale, dont la hauteur est désignée par e, correspond à l'épaisseur de la tranche semiconductrice. Les figures 1B et 1C sont deux exemples simplifiés de 20 vues de dessus de la structure formée dans le substrat semi- conducteur, correspondant toutes deux à la vue en coupe de la figure 1A. Une cellule élémentaire de transistor MOS à jonctions verticales comprend un doigt conducteur 11 s'étendant sur toute l'épaisseur de la tranche ou sur une majeure partie de cette épaisseur. Le doigt conducteur 11 est bordé d'une région 12 fortement dopée de type N (N+), elle-même bordée d'une région intermédiaire 13 de type P puis d'une région 14 faiblement dopée de type N et d'une région 15 fortement dopée de type N servant à une reprise de contact ohmique avec un doigt conducteur 16. Comme le doigt conducteur 11, les régions 12, 13, 14 et 15 et le doigt conducteur 16 s'étendent sensiblement sur toute l'épaisseur du substrat, et les jonctions ou limites entre ces éléments sont sensiblement verticales. Le doigt conducteur 11 correspond à une métallisation de source, la région 12 à une zone de source, la région intermédiaire 13 à la zone dans laquelle il peut se former un canal, la région 14 à une zone de drain, la région 15 à une couche de reprise de contact de drain, et le doigt conducteur 16 à une métallisation de drain.
La figure 1B est une vue de dessus d'un exemple de réalisation dans lequel les doigts conducteurs sont réalisés sous forme de plaques conductrices verticales s'étendant dans des tranchées ménagées dans un substrat semiconducteur. On voit en figure 1B la grille du transistor MOS.
Cette grille est réalisée au moyen de doigts conducteurs espacés 21 entourés d'une couche isolante 22 s'étendant verticalement dans la région intermédiaire 13. Quand une tension positive est appliquée entre les doigts de grille 21 et le doigt de source 11, un canal se forme dans les zones verticales de la région intermédiaire 13 voisines des doigts de grille, de sorte que le transistor MOS devient conducteur entre sa source et son drain, et un courant indiqué par les flèches I est susceptible de circuler horizontalement du drain à la source. On a décrit ci-dessus un transistor MOS à enrichissement ; dans le cas d'un transistor MOS à déplétion, la région intermédiaire 13, au moins au voisinage de l'isolant de grille serait faiblement dopée de type N et l'application d'une tension entre les doigts de grille 21 et le doigt de source 11 rendrait le transistor MOS non conducteur entre sa source et son drain.
On a également représenté en figure 1B des doigts conducteurs 23 pénétrant sur tout ou partie de l'épaisseur du substrat et permettant d'établir un court-circuit entre le caisson intermédiaire 13 et la région de source 12, ce qui constitue l'équivalent du court-circuit source-caisson couramment réalisé par la métallisation de source dans un transistor MOS de puissance classique. La figure 1C est une vue de dessus d'un autre exemple de réalisation dans lequel chaque cellule de transistor MOS présente un contour fermé. Le doigt de source central 11 est entouré d'une région annulaire 12 de type N+, elle-même entourée d'une région intermédiaire annulaire 13 de type P, d'une région annulaire 14 de type N, et d'une région annulaire 15 fortement dopée de type N (N+). En figure 1C, on a représenté la structure comme complètement entourée d'un anneau conducteur 16. En prati- que, cet anneau pourra être constitué d'une succession de doigts conducteurs voisins les uns des autres. Pour simplifier la représentation, on n'a pas représenté en figure 1C les doigts de court-circuit 23. On n'a pas représenté en figures 1A, 1B et 1C les métallisations de drain, de grille et de source. On comprendra, que tous les doigts de grille 21 sont reliés à une même métallisation, tous les doigts de source 11 à une même métallisation et tous les doigts de drain 16 à une même métallisation. De préférence, les métallisations de drain et de source sont réalisées sur deux faces opposées de la puce semiconductrice. La métallisation de grille peut, au choix et aussi simplement, être réalisée côté drain ou côté source. La réalisation du composant des figures 1A à 1C apparaîtra à l'homme de l'art qui pourra utiliser des techniques classiques de percement d'ouvertures en forme de nias ou de tranchées, de dopage à partir des ouvertures ainsi formées, puis de remplissage de ces ouvertures par un conducteur, par exemple un métal, par exemple du cuivre, ce remplissage étant précédé ou non de la formation d'une couche isolante. On comprendra que, bien que l'on emploie dans la présente description les termes nias ou doigts, ces termes recouvrent aussi des structures en forme de tranchées telles que celles de la figure 1B ou des structures en forme d'anneau telles que la métallisation 16 de la figure 1C.
La structure décrite précédemment peut être simplement modifiée pour former tout composant MOS de puissance ou haute tension, par exemple des transistors bipolaires à grille isolée (IGBT) et autres composants à commande en tension, de type MOS ou Schottky-MOS, à enrichissement ou à déplétion. Notamment, on pourra passer simplement de la structure de transistor MOS des figures 1A à 1C à une structure d'IGBT en remplaçant la couche 15 fortement dopée de type N par une couche fortement dopée de type P. Les structures décrites précédemment ont notamment pour avantage que la largeur de canal par unité de surface est bien plus grande que celle obtenue dans un transistor MOS vertical diffusé (VDMOS) classique, de même que la surface totale du drain de l'ensemble des cellules peut être supérieure à la surface de la puce contenant ces cellules. Ces structures pré- sentent de nombreux autres avantages dont certains sont indiqués dans la demande de brevet susmentionnée. Un inconvénient des structures MOS à jonctions verti- cales, comme des transistors MOS de puissance verticaux classi- ques, est qu'il se pose un problème pour optimiser le compromis entre une faible résistance à l'état passant et une forte tension de claquage. En effet, minimiser la résistance à l'état passant impose de minimiser l'épaisseur de la couche la moins dopée (couche 14 des figures 1A à 1C) et d'augmenter le dopage de cette couche. Au contraire, pour obtenir une tension de claquage élevée, il faut rendre minimal le dopage de la couche la moins dopée et rendre son épaisseur maximum tout en évitant de créer des zones dans lesquelles les équipotentielles sont fortement courbées. Diverses solutions à ce problème ont été proposées dans le cadre de diodes Schottky verticales et de transistors MOS de puissance verticaux classiques comme cela est indiqué par exemple dans la demande de brevet français 2 850 791 de la demanderesse (B5803). Résumé de l'invention Un objet de la présente invention est d'améliorer la tension de claquage d'un transistor MOS à jonctions verticales, tout en conservant une faible résistance à l'état passant. Pour atteindre cet objet ainsi que d'autres, la pré-sente invention prévoit un composant MOS de puissance dans lequel les régions actives s'étendent perpendiculairement à la surface d'une puce semiconductrice sensiblement sur toute l'épaisseur de celle-ci, comprenant une source, une grille, une région intermédiaire d'un premier type de conductivité dans laquelle est susceptible de se former un canal sous l'action de la grille, et une région faiblement dopée d'un premier type de conductivité entre grille et drain. Des régions du deuxième type de conductivité s'étendant sur toute l'épaisseur de la puce à partir de ladite région intermédiaire en direction du drain en bordant la zone de conduction dans la région faiblement dopée.
Selon un mode de réalisation de la présente invention, le composant constitue un transistor MOS de puissance et comprend en alternance une région de source d'un premier type de conductivité, une région intermédiaire, et une région de drain du premier type de conductivité, chacune de ces régions s'éten- dant sur toute l'épaisseur du substrat, les régions de source et de drain étant contactées par des doigts ou plaques conducteurs traversant sensiblement le substrat, des doigts conducteurs isolés et espacés traversant de haut en bas la région intermédiaire, la distance horizontale entre les doigts isolés étant telle que la région intermédiaire puisse être inversée quand une tension appropriée est appliquée à ces doigts isolés. Selon un mode de réalisation de la présente invention, les doigts conducteurs pénétrant dans des régions faiblement dopées de type N sont entourés de régions fortement dopées de type N. Selon un mode de réalisation de la présente invention, le composant constitue un transistor IGBT comprenant en alternance une région de source d'un premier type de conductivité, une région intermédiaire, une région de drain du premier type de conductivité et une région supplémentaire du deuxième type de conductivité, chacune de ces régions s'étendant sur toute l'épaisseur du substrat, la région de source et la région supplémentaire étant contactées par des doigts conducteurs traversant sensiblement le substrat, des doigts conducteurs isolés et espacés traversant de haut en bas la région intermédiaire, la distance horizontale entre les doigts isolés étant telle que la région intermédiaire puisse être inversée quand une tension appropriée est appliquée à ces doigts isolés.
Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : les figures 1A à 1C, décrites précédemment, sont respectivement une vue en coupe schématique d'un transistor MOS à jonctions verticales, une vue de dessus schématique d'un exemple de réalisation d'un tel transistor MOS, et une vue de dessus schématique d'un autre exemple de réalisation d'un tel transistor MOS ; la figure 2 est une vue de dessus d'un mode de réalisation de la présente invention correspondant à la structure de la figure 1B ; la figure 3 est une vue de dessus d'un mode de réalisation de la présente invention correspondant à la structure de la figure 1C ; la figure 4 est une vue de dessus illustrant un autre 5 mode de réalisation de la présente invention ; et la figure 5 est une vue de dessus illustrant une variante d'une demi-cellule du même type que celles de la figure 4. Comme cela est classique dans le domaine de la repré- 10 sentation des semiconducteurs, les diverses figures ne sont pas tracées à l'échelle. Notamment, dans ces diverses figures, les dimensions latérales ont été beaucoup exagérées par rapport aux dimensions verticales. En effet, une plaquette de silicium a couramment une épaisseur de 300 à 500 pm - et des épaisseurs 15 plus élevées pourront être choisies pour une mise en oeuvre de l'invention - tandis que des motifs et des nias peuvent être définis selon des dimensions de l'ordre de 1 à 50 pm. Description détaillée La figure 2 est une vue de dessus d'un exemple de 20 réalisation de la présente invention. Cette vue de dessus est pour l'essentiel identique à la vue de dessus de la figure 1B et de mêmes éléments y sont désignés par de mêmes références. La figure 2 diffère de la figure 1B par la présence de régions 30 de type P s'étendant dans le substrat 14 faiblement dopé de type 25 N depuis la région intermédiaire 13 de type P en direction de la région fortement dopée de drain 15, éventuellement jusqu'à atteindre celle-ci. En vue de dessus, les régions 30 sont allongées comme cela est représenté. Par ailleurs, les régions 30 s'étendent sensiblement de la face supérieure à la face infé- 30 rieure de la tranche semiconductrice. Ainsi, quand le transistor est à l'état passant, le courant circule du drain à la source comme cela est représenté par les flèches en pointillés I dans la région de type N, en passant par des régions de canal formées autour de la couche intermédiaire 13 autour de la grille 21.
Les dimensions et le dopage des régions 30 dopées de type P, sont choisis de façon que la quantité de dopants dans l'ensemble de ces régions soit sensiblement égale à la quantité de dopants de type opposé présents dans les parties de la couche N faiblement dopée 14 séparant ces régions 30. Les régions 30 sont par exemple formées en creusant des tranchées traversant l'épaisseur de la plaquette et en faisant diffuser un dopant de type P à partir desdites tranchées. On pourra par exemple remplir les tranchées de silicium polycristallin fortement dopé de type P et faire diffuser le dopant à partir du silicium polycristallin. Il est connu qu'avec de telles structures, on peut augmenter le niveau de dopage de la région N pour réduire la résistance à l'état passant et qu'il se produit dans l'état bloqué des conditions telles que le dopage apparent de la région N équivaut à un dopage quasi intrinsèque. La figure 3 représente un autre mode de réalisation de la présente invention. Cette figure 3 comprend essentiellement les mêmes éléments que la figure 1C et comprend en outre des régions allongées 32 s'étendant entre les régions de drain et de source de façon analogue à ce qui a été décrit précédemment. On comprendra que, en pratique, l'homme de l'art choisira des topologies optimisées, par exemple polygonales ou en étoile. La figure 4 est une vue de dessus illustrant un autre mode de réalisation de la présente invention. Cette figure 4 représente une portion d'un ensemble de cellules d'un transistor MOS à jonctions verticales. Chaque cellule comprend un doigt de source 111 entouré d'une région fortement dopée de type N 112 elle-même entourée d'un anneau dopé de type P 113. L'ensemble des régions 113 et 112 peut être formé par diffusion à partir d'une ouverture correspondant au doigt 111. Au-delà de l'anneau de type P 113 se trouve la région de type N faiblement dopée 114. Dans cette région de type N sont formés des doigts conducteurs de drain 115 entourés d'une région fortement dopée de type N 116. Entre un doigt de source 111 et un doigt de drain 115 est formé un doigt de grille 121 entouré d'un isolant de grille 122. Ce doigt de grille coupe l'anneau de type P 113. Ainsi, quand la grille est convenablement polarisée, un courant circule horizontalement du doigt de source 111 au doigt de drain 115 en passant par la partie de canal de la région annulaire de type P 114 au voisinage de la grille. On a également représenté des doigts 123 de court-circuit source-caisson, de préférence entourés d'une région 124 de type P pour assurer un meilleur contact avec la région P faiblement dopée 113. Normalement, les électrons circulent de la source au drain selon le trajet indiqué par les lignes en pointillés I. Dans ce mode de réalisation, on prévoit à nouveau des régions 130 dopées de type P s'étendant verticalement à travers toute la plaquette et bordant la zone de conduction entre la grille et le drain depuis la zone intermédiaire 113 en direction du drain. Ces zones 130 pourront être formées de la façon décrite en relation avec la figure 2. La figure 5 représente en vue de dessus un exemple de réalisation d'une demi-cellule du type des cellules de la figure 4. Les éléments essentiels sont les mêmes et de mêmes éléments sont désignés par de mêmes références. Cette figure est unique-ment destinée à bien faire comprendre que la présente invention est susceptible de nombreuses variantes, tant en ce qui concerne la topologie des cellules que leur mode de fabrication.
De nombreuses variantes de réalisation apparaîtront à l'homme de l'art et seront possibles en fonction de l'évolution de la technique, la réalisation de doigts conducteurs ou de plaques formées dans des tranchées ou de régions diffusées s'étendant sur toute l'épaisseur d'un substrat n'étant que des exemples d'approches possibles à la réalisation de structures à jonctions ou limites verticales. Par ailleurs, comme cela a été indiqué en introduction, la présente invention s'applique non seulement à un transistor MOS, mais aussi à des structures similaires telles qu'un transistor IGBT.

Claims (4)

REVENDICATIONS
1. Composant MOS de puissance à jonctions verticales comprenant une source (111), une grille (121), une région intermédiaire d'un premier type de conductivité (113) dans laquelle est susceptible de se former un canal sous l'action de la grille, et une région faiblement dopée d'un premier type de conductivité (114) entre grille et drain, caractérisé en ce qu'il comprend des régions (130) du deuxième type de conductivité s'étendant sur toute l'épaisseur de la puce à partir de ladite région intermédiaire en direction du drain en bordant la zone de conduction dans ladite région faiblement dopée (114).
2. Composant MOS de puissance selon la revendication 1, constituant un transistor MOS de puissance comprenant en alternance une région de source d'un premier type de conductivité (12), une région intermédiaire (13), et une région de drain du premier type de conductivité (14, 15), chacune de ces régions s'étendant sur toute l'épaisseur du substrat, les régions de source et de drain étant contactées par des doigts ou plaques conducteurs (11, 16) traversant sensiblement le substrat, des doigts conducteurs isolés et espacés (21) traversant de haut en bas la région intermédiaire (13), la distance horizontale entre les doigts isolés (21) étant telle que la région intermédiaire puisse être inversée quand une tension appropriée est appliquée à ces doigts isolés.
3. Composant MOS de puissance selon la revendication 2, dans lequel les doigts conducteurs pénétrant dans des régions faiblement dopées de type N sont entourés de régions fortement dopées de type N.
4. Composant MOS de puissance selon la revendication 1, constituant un transistor IGBT comprenant en alternance une région de source d'un premier type de conductivité (12), une région intermédiaire (13), une région de drain du premier type de conductivité (14) et une région supplémentaire (32) du deuxième type de conductivité, chacune de ces régions s'étendant sur toute l'épaisseur du substrat, la région de source et la région supplémentaire étant contactées par des doigts ou plaques conducteurs (11, 16) traversant sensiblement le substrat, des doigts conducteurs isolés et espacés (21) traversant de haut en bas la région intermédiaire (13), la distance horizontale entre les doigts isolés (21) étant telle que la région intermédiaire puisse être inversée quand une tension appropriée est appliquée à ces doigts isolés.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001091189A1 (fr) * 2000-05-20 2001-11-29 Koninklijke Philips Electronics N.V. Dispositif a effet de champ
WO2005057660A1 (fr) * 2003-12-05 2005-06-23 Stmicroelectronics Sa Composant semiconducteur actif a surface reduite

Patent Citations (2)

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