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Hintergrund
der Erfindung
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Die
vorliegende Erfindung betrifft eine Parallelverarbeitungsvorrichtung
und ein Verfahren gemäß dem Oberbegriff
von Anspruch 1 und 17.
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In
jüngster
Zeit sind im Computer-Fachgebiet viele Parallelverarbeitungsvorrichtungen
für parallel
ausgeführte
Verarbeitung, wie Berechnungen, untersucht und für die Verarbeitung mit höherer Geschwindigkeit
entwickelt worden. Als eine der Anordnungen von Parallelverarbeitungsvorrichtungen
wird eine Anordnung gebildet, indem in einer Matrix eine Mehrzahl
Zellen (auch Verarbeitungselemente genannt) angeordnet wird, die
einzeln eine Verarbeitung durchführen
können,
wobei die jeweiligen Zellen in dieser Zellanordnung parallel arbeiten,
um eine Berechnungsverarbeitung zu erreichen. Eine Parallelverarbeitungsvorrichtung,
die durch die Zellanordnung aufgebaut ist, kann eine SIMD (Single
Instruction Multiple Data)-Verarbeitung
parallel ausgeführter gemeinsamer
Berechnung für
viele Daten in der Bildverarbeitung oder Ähnlichem bei hoher Geschwindigkeit
mit geringem Stromverbrauch ausführen.
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Beispiele
für die
Parallelverarbeitungsvorrichtung sind die Verarbeitungsschaltung
(Sigematsu et al., U.S. S.N. 091472.392), die einen Fingerabdrucksensor
und eine Fingerabdruck-Authentifizierungsschaltung
in jeder Zelle aufweist und durch Parallelbetrieb sämtlicher
Zellen verarbeitet, ob ein Fingerabdruck, der von dem Fingerabdrucksensor
erhalten wurde, mit einem registrierten Fingerabdruck übereinstimmt,
und eine Vorrichtung (J.C. Gealow et al., "System Design for Pixel-Parallel Image
Processing", IEEE
Transaction on very large scale integration systems, vol. 4., no.
1, 1996), in der jede Zelle eine Bildverarbeitungsschaltung aufweist
und verschiedene Bildverarbeitungen für ein Bild erfolgen, das von einem
optischen Sensor oder Ähnlichem
durch Parallelbetrieb sämtlicher
Zellen erfasst wurde.
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Eine
Parallelverarbeitungsvorrichtung, die durch die Zellanordnung aufgebaut
ist, wird kurz beschrieben. Wie in 17 dargestellt,
ist in dieser Parallelverarbeitungsvorrichtung eine Mehrzahl Zellen 1701,
die jeweils eine Verarbeitungsschaltung aufweisen, in einer Matrix
angeordnet und führt
parallele Verarbeitung auf Basis von Daten und einer Anweisung durch,
die von einer Steuerschaltung 1702 gegeben wird. Nach der
parallelen Verarbeitung der jeweiligen Zellen 1701 akkumuliert
die Steuerschaltung 1702 Verarbeitungsergebnisausgaben von
den Verarbeitungsschaltungen der Zellen 1701 und erzeugt
die Gesamtverarbeitungsergebnisse und gibt sie aus.
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Wenn
die Parallelverarbeitungsvorrichtung viele Zellen aufweist, ist
die Verarbeitungsschaltung in jeder Zelle vereinfacht und das Verarbeitungsergebnis
der Verarbeitungsschaltung in der Zelle stellt nur wahr/falsch oder
eine Zahl dar, die viele Stellen hat. Eine Parallelverarbeitungsvorrichtung
mit der zuvor genannten Zellmatrixanordnung wird häufig für die Bildverarbeitung
angewandt. In der Bildverarbeitung führt jede Zelle eine vorbestimmte
Verarbeitung für
verschiedene Punkte aus, die ein zu verarbeitendes Bild bilden.
Beispielsweise führt
in der Bildverarbeitung, wie der Mustererkennung, jede Zelle Bildverarbeitung
für Punkte
in einem Bild aus, die ihm zugewiesen sind und gibt "wahr/falsch" oder ähnlich als Vergleichsergebnis
aus. Nach der Parallelverarbeitung der jeweiligen Prozesse akkumuliert
die Steuerschaltung "wahre" Ausgaben von der
Verarbeitungsschaltung von Zellen, berechnet das Bildanpassungsverhältnis auf
Basis der Anzahl akkumulierter "wahrer" Ausgaben und erzeugt
das Bildanpassungsverhältnis
als ein Mustererkennungsverarbeitungsergebnis.
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Wenn
eine große
Anzahl Verarbeitungsschaltungen unabhängig verteilt ist, wie die
zuvor genannte Parallelverarbeitungsvorrichtung, müssen Daten,
die von jeweiligen Verarbeitungsschaltungen verarbeitet werden,
in einem Bereich gesammelt werden. Wenn Daten nicht bei hoher Geschwindigkeit
gesammelt werden können,
verschlechtert dies den Effekt der Hochgeschwindigkeitsberechnung durch
Parallelverarbeitung.
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Die
Akkumulationsverarbeitung der Parallelverarbeitungsvorrichtung zum
Sammeln verarbeiteter Daten in einem Bereich arbeitet nach einem
Verfahren des Auslesens von Verarbeitungsergebnissen von der Zellanordnung
und des Akkumulierens dieser, wie ein DRAM (Dynamic Random Access
Memory) oder ein Verfahren zum Übertragen
von Verarbeitungsergebnissen durch jeweilige Zellen in der Weise einer
Eimerkette und das Akkumulieren dieser.
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Gemäß dem ersten
Verfahren des Auslesens von Verarbeitungsergebnissen von der Zellanordnung
und des Akkumulierens dieser, wie bei einem DRAM, werden Verarbeitungsergebnisse
von jeweiligen Zellen wie nachfolgend beschrieben ausgelesen. In
dem ersten Verfahren ist, wie in 18 dargestellt,
eine Verarbeitungsschaltung 1802 in jeder Zelle 1801 an
einen entsprechenden Datenbus 1822 über ein Schaltelement 1803 angeschlossen, das
von einem Auswahlsignal gesteuert wird, das über eine Steuerleitung 1821 gesendet
wird. Das Auswahl signal wird von einer Auswahlsignal-Erzeugungsschaltung 1812 gemäß einem
Signal von einer Steuerschaltung 1811 erzeugt. Das gleiche
Auswahlsignal wird an Zellen 1801 auf der gleichen Zeile
der Zellanordnung eingegeben.
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Jeder
Datenbus 1822, der über
die Schaltelemente 1803 angeschlossen ist, ist im Allgemeinen an
jede Spalte der Zellanordnung angeschlossen und ist an einen Selektor 1813 angeschlossen.
Der Selektor 1813, der an die jeweiligen Datenbusse 1822 angeschlossen
ist, wählt
sequenziell einen Datenbus 1822 gemäß einem Signal von der Steuerschaltung 1811 aus
und schließt
den ausgewählten Datenbus 1822 an
einen Zähler 1811a in
der Steuerschaltung 1811 an.
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In
der Parallelverarbeitungsschaltung von 18, in
der die Zellen 1801, Steuerleitungen 1821 und
Datenbusse 1822 angeschlossen sind, steuert die Steuerschaltung 1811 die
Auswahlsignal-Erzeugungsschaltung 1812, um die Steuerleitungen 1821 in
Einheiten von Zeilen nach Verarbeitung sämtlicher Zellen 1801 zu
aktivieren, und schaltet die Schaltelemente 1803 der Zellen 1801 ein,
die an die aktivierte Steuerleitung 1821 angeschlossen
sind. Jede Zelle 1801, deren Schaltelement 1803 EIN
geschaltet ist, gibt das Verarbeitungsergebnis der Verarbeitungsschaltung 1802 an
den Datenbus 1822 über
das Schaltelement 1803 aus.
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Das
Verarbeitungsergebnis, das an den Datenbus 1822 ausgegeben
wird, wird in den Selektor 1813 eingegeben. Der Selektor 1813 wählt sequenziell
Verarbeitungsergebnisse aus, die an die Datenbusse 1822 jeweiliger
Spalten in Einheiten von Spalten ausgegeben werden, und sendet die
ausgewählten
Ergebnisse an den Zähler 1811a.
Der Zähler 1811a zählt die
Verarbeitungsergebnisse, die sequenziell in Einheiten von Spalten
gesendet wurden, und akkumuliert dabei die Verarbeitungsergebnisse sämtlicher
Zellen 1801. Die Zähloperation
des Zählers 1811a akkumuliert
die Verarbeitungsergebnisse sämtlicher
Zellen 1801.
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Das
erste Verfahren erfordert jedoch eine Auswahlsignal-Erzeugungsschaltung
zum Auswählen
einer Steuerleitung und einen Selektor zum Auswählen eines Datenbusses, was
die Fläche
der Parallelverarbeitungsvorrichtung vergrößert. Zusätzlich muss die Verarbeitungsschaltung
jeder Zelle einen Datenbus antreiben, um ein Verarbeitungsergebnis auszugeben,
was die Geschwindigkeit herabsetzt und den Stromverbrauch erhöht.
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Gemäß dem zweiten
Verfahren des Übertragens
von Verarbeitungsergebnissen durch jeweilige Zellen in der Weise
einer Eimerkette werden Verarbeitungsergebnisse von jeweiligen Zellen
wie nachfolgend beschrieben ausgelesen. Wie in 19 dargestellt,
weist in dem zweiten Verfahren jede Zelle 1901 ein Register 1903 und
einen Selektor 1904 zusätzlich
zu einer Verarbeitungsschaltung 1902 auf. Der Selektor 1904 wählt einen
der Datensätze
von einer benachbarten Zelle 1901 aus, der über eine
Eingangssignalleitung 1921 eingegeben wird, und ein Verarbeitungsergebnis
von der Verarbeitungsschaltung 1902 und gibt die ausgewählten Daten
an das Register 1903 aus. Das Register 1903 hält ein Signal von
dem Selektor 1904 gemäß einem
Schreibsignal von der Steuerschaltung 1911 über eine
Schreibsignalleitung 1922 und gibt das gehaltene Signal
an eine benachbarte Zelle 1901 aus. Alle Zellen 1901 sind
in einer Anordnung verbunden und eine Ausgabe von der letzten Zelle 1901 wird
an einen Zähler 1911a in einer
Steuerschaltung 1911 eingegeben.
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Gemäß dem zweiten
Verfahren wird in der Parallelverarbeitungsvorrichtung, nachdem
die Verarbeitungen aller Zellen 1901 beendet sind, das
Verarbeitungsergebnis jeder Verarbeitungsschaltung 1902 von
dem Selektor 1904 ausgewählt und von dem Register 1903 gehalten.
Dann wählt
der Selektor 1904 ein Signal von einer benachbarten Zelle 1901 aus
und sendet ein Schreibsignal an die Register 1903 in allen
Zellen 1901, um das Verarbeitungsergebnis, das von einem
entsprechenden Register 1903 gehalten wird, an eine benachbarte
Zelle 1901 zu übertragen.
Die Übertragung
des Verarbeitungsergebnisses kann von der Gesamtanzahl Zellen 1901 wiederholt
werden, um die Verarbeitungsergebnisse aller Zellen 1901 an
den Zähler 1911a zu übermitteln.
Der Zähler 1911a kann
die übermittelten
Verarbeitungsergebnisse zählen,
um sie zu akkumulieren.
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Das
zweite Verfahren muss jedoch ein Schreibsignal für das Register 1903 an
alle Zellen 1901 durch die Gesamtanzahl von Zellen 1901 übermitteln.
Wenn die Anzahl der Zellen 1901 groß ist, wird in hohem Maße Strom
verbraucht. Wenn ein Versatz, verursacht durch eine Verzögerung oder Ähnliches,
in einem Signal beim Übertragen
eines Schreibsignals erzeugt wird, kann das Register 1903 beim
Schreiben versagen. Um dem Schreibfehler durch das Register 1903 vorzubeugen,
muss ein Mehrpegel-Schreibsignal verwendet werden oder eine Verzögerungsschaltung
oder Ähnliches
muss in einer Schreibsignalzeile eingefügt sein, was zu einer geringen
Akkumulationsgeschwindigkeit führt.
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Wie
zuvor beschrieben, erfordert die herkömmliche Parallelverarbeitung
zum Auslesen und Akkumulieren von Verarbeitungsergebnissen von einer
Zellanordnung, wie einem DRAM, eine Auswahlsignal-Erzeugungsschaltung
zum Auswählen
einer Steuerleitung und einen Selektor zum Auswählen eines Datenbusses, was
die Fläche
der Parallelverarbeitungsvorrichtung vergrößert. In diesem Verfahren muss
die Verarbeitungsschaltung jeder Zelle einen Datenbus antreiben,
um ein Verarbeitungsergebnis auszugeben, was die Geschwindigkeit
herabsetzt und den Stromverbrauch erhöht.
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In
dem Verfahren des Übertragens
von Verarbeitungsergebnissen durch jeweilige Zellen in der Weise
einer Eimerkette und ihres Akkumulierens muss ein Registerschreibsignal
von der Gesamtanzahl von Zellen übermittelt
werden. Wenn die Anzahl der Zellen groß ist, wird in hohem Maße Strom
verbraucht. Wenn ein Versatz, verursacht durch eine Verzögerung oder Ähnliches,
in einem Signal beim Übertragen
eines Schreibsignal verursacht wird, kann das Register beim Schreiben
versagen. Um diesem Versagen vorzubeugen, muss ein Mehrpegel-Schreibsignal verwendet
werden oder eine Verzögerungsschaltung
oder Ähnliches
muss in einer Schreibsignalzeile eingefügt werden, was zu einer geringen
Akkumulationsgeschwindigkeit führt.
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GEALOW
J C ET AL: "SYSTEM
DESIGN FOR PIXEL-PARALLEL IMAGE PROCESSING" IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION
(VLSI) SYSTEMS, IEEE INC. NEW YORK, US, vol. 4 no. 1, 1. März 1996
(1996-03-01), Seiten 32–41,
offenbart eine Parallelverarbeitungsvorrichtung gemäß dem Oberbegriff
von Anspruch 1.
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Kurzdarstellung
der Erfindung
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Aufgabe
der vorliegenden Erfindung ist es, die Verarbeitungsergebnisse aller
Zellen bei Hochgeschwindigkeit mit geringem Stromverbrauch in einer Parallelverarbeitungsvorrichtung,
die von einer Mehrzahl Zellen zum Durchführen der Verarbeitung aufgebaut
ist, zu akkumulieren.
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Um
die zuvor genannte Aufgabe gemäß der vorliegenden
Erfindung zu erfüllen,
sind eine Parallelverarbeitungsvorrichtung und ein Verfahren gemäß Anspruch
1 und 17 bereitgestellt.
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Kurzbeschreibung
der Zeichnungen
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1 ist
ein Blockdiagramm, das die Anordnung einer Parallelverarbeitungsvorrichtung
in einer ersten Ausführungsform
der vorliegenden Erfindung darstellt;
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2 ist
ein Diagramm, das die Anordnung einer Zelle von 1 darstellt;
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3 ist
ein Wellenform-Diagramm, das die Wellenform jedes Ausgabesignals
von einem Ausgangsanschluss zeigt, wenn ein Abfallsignal in den Eingangsanschluss
einer variablen Verzögerungsschaltung 103 in 1 und 2 eingegeben
wird;
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4 ist
ein Schaltungsdiagramm, das die Anordnung der variablen Verzögerungsschaltung 103 von 1 und 2 darstellt;
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5 ist
ein Wellenform-Diagramm, das die Wellenform eines Betriebssignals
in der Parallelverarbeitungsvorrichtung von 1 darstellt;
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6 ist
ein Diagramm, das die Anordnung von einem Verzögerungszähler 112 von 1 darstellt;
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7 ist
ein Wellenform-Diagramm, das die Operationswellenform des Verzögerungszählers 112 darstellt,
der die Schaltungsanordnung aufweist, die in 6 dargestellt
ist;
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8 ist
ein Diagramm, das eine weitere Anordnung des Verzögerungszählers 112 von 1 darstellt;
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9 ist
ein Wellenform-Diagramm, das die Operationswellenform des Verzögerungszählers 112 darstellt,
der die Schaltungsanordnung aufweist, die in 8 dargestellt
ist;
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10 ist
ein Schaltungsdiagramm, das eine weitere Anordnung der variablen
Verzögerungsschaltung 103 von 1 und 2 dargestellt;
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11 ist
ein Wellenform-Diagramm, das die Wellenform eines Operationssignals
in einer Parallelverarbeitungsvorrichtung darstellt, die die variable
Verzögerungsschaltung
von 10 verwendet;
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12 ist
ein Diagramm, das noch eine weitere Anordnung des Verzögerungszählers 112 von 1 darstellt;
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13 ist
ein Wellenform-Diagramm, das die Operationswellenform des Verzögerungszählers 112 darstellt,
der die Schaltungsanordnung aufweist, die in 12 dargestellt
ist;
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14 ist
ein Schaltungsdiagramm, das noch eine weitere Anordnung der variablen
Verzögerungsschaltung 103 in 1 und 2 darstellt;
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15 ist
ein Schaltungsdiagramm, das noch eine weitere Anordnung der variablen
Verzögerungsschaltung 103 in 1 und 2 darstellt;
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16 ist
ein Wellenform-Diagramm, das die Wellenform eines Operationssignals
in der variablen Verzögerungsschaltung
darstellt, die die Schaltungsanordnung von 15 aufweist;
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17 ist
ein Blockdiagramm, das die Anordnung einer herkömmlichen Parallelverarbeitungsvorrichtung
darstellt;
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18 ist
ein Blockdiagramm, das eine weitere Anordnung der herkömmlichen
Parallelverarbeitungsvorrichtung darstellt;
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19 ist
ein Blockdiagramm, das noch eine weitere Anordnung der herkömmlichen
Parallelverarbeitungsvorrichtung darstellt;
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20 ist
ein Schaltungsdiagramm, das ein Beispiel einer Verarbeitungsschaltung
in der Ausführungsform
der vorliegenden Erfindung darstellt;
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21 ist
ein Diagramm, das die Anordnung einer Zelle in einer anderen Ausführungsform
der vorliegenden Erfindung darstellt;
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22 ist
ein Wellenform-Diagramm, das die Wellenform jedes Ausgabesignals
von einem Ausgangsanschluss in der Zellanordnung von 21 darstellt;
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23 ist
ein Schaltungsdiagramm, das die Anordnung einer variablen Verzögerungsschaltung 103a von 21 darstellt;
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24 ist
ein Blockdiagramm, das die Anordnung einer Parallelverarbeitungsvorrichtung
in noch einer anderen Ausführungsform
der vorliegenden Erfindung darstellt; und
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25 ist
ein Blockdiagramm, das die Anordnung einer Parallelverarbeitungsvorrichtung
in noch einer anderen Ausführungsform
der vorliegenden Erfindung darstellt.
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Beschreibung
der bevorzugten Ausführungsformen
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Nachfolgend
werden bevorzugte Ausführungsformen
der vorliegenden Erfindung mit Bezug auf die begleitenden Zeichnungen
beschrieben.
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<Erste Ausführungsform>
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Die
erste Ausführungsform
der vorliegenden Erfindung wird beschrieben. Wie in 1 dargestellt, umfasst
eine Parallelverarbeitungsvorrichtung gemäß einer ersten Ausführungsform
eine Zellanordnung, die aus einer Mehrzahl Zellen 101 und
einer Steuerschaltung 111 aufgebaut ist. Jede Zelle 101, aus
der die Zellanordnung aufgebaut ist, besteht aus einer Verarbeitungsschaltung 102 und
einer variablen Verzögerungsschaltung 103.
Das Verarbeitungsergebnis der Verarbeitungsschaltung 102 wird
in die variable Verzögerungsschaltung 103 eingegeben, was
die Verzögerungszeit
eines Signals ändert,
das durch die variable Verzögerungsschaltung 103 gemäß dem eingegebenen
Verarbeitungsergebnis hindurchgelangt.
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Die
Ausgabe der variablen Verzögerungsschaltung 103 ist
an die variable Verzögerungsschaltung 103 einer
benachbarten Zelle 101 angeschlossen und die variablen
Verzögerungsschaltungen 103 aller
Zellen 101 sind seriell in einer Anordnung verbunden. Ein
Ausgang von der letzten variablen Verzögerungsschaltung 103 an
der Anordnung der variablen Verzögerungs schaltungen 103 wird
an einen Verzögerungszähler (Verzögerungsmessmittel) 112 in
der Steuerschaltung 111 angeschlossen. Der Eingang der
ersten variablen Verzögerungsschaltung 103 an
der Anordnung der variablen Verzögerungsschaltungen 103 ist
an die Steuerschaltung 111 über eine Signalleitung 121 angeschlossen
und die Signalleitung 121 ist außerdem an den Verzögerungszähler 112 angeschlossen.
Die Steuerschaltung 111 übermittelt ein Messeingangssignal
an die erste variable Verzögerungsschaltung 103 an
der Anordnung der variablen Verzögerungsschaltungen 103.
Dieses Messeingangssignal verbreitet sich durch alle variablen Verzögerungsschaltungen 103 an
der Anordnung der variablen Verzögerungsschaltungen 103 und wird
als Messausgangssignal an den Verzögerungszähler 112 über eine
Signalleitung 122 eingegeben.
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2 zeigt
die Anordnung der Zelle 101. Jede Zelle 101 umfasst
die Verarbeitungsschaltung 102 und die variable Verzögerungsschaltung 103. Das
Verarbeitungsergebnis der Verarbeitungsschaltung 102 wird
in den Steueranschluss der variablen Verzögerungsschaltung 103 eingegeben.
Die variable Verzögerungsschaltung 103 hat
Eingangs-, Ausgangs-, und Steueranschlüsse. Die variable Verzögerungsschaltung 103 verzögert eine
Signaleingabe in den Eingangsanschluss gemäß dem Zustand einer Signaleingabe
in den Steueranschluss und gibt das verzögerte Signal an den Ausgangsanschluss
aus. 3 zeigt ein Beispiel der Wellenform jedes Ausgabesignals,
das von dem Ausgangsanschluss ausgegeben wird, wenn ein Abfallsignal
in den Eingangsanschluss der variablen Verzögerungsschaltung 103 in 2 eingegeben
wird. In dem Beispiel von 3 ist, wenn
ein Steuersignal, das in den Steueranschluss eingegeben wird, falsch
ist, die Verzögerung von
dem Eingangs- zum Ausgangsanschluss kurz; und wenn das Steuersignal
wahr ist, wird ein Signal von dem Ausgangsanschluss mit einer längeren Verzögerung als
ein falsches Signal ausgegeben. Obgleich das Verhältnis wahr/falsch
umgekehrt werden kann, nimmt diese Ausführungsform an, dass die Signalausbreitung
für ein
wahres Signal länger
verzögert
wird als für
ein falsches Signal.
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20 zeigt
ein Beispiel der Verarbeitungsschaltung 102. Die Verarbeitungsschaltung 102 prüft, ob ein
Bild, das von einem optischen Sensor 2001 gelesen wird,
mit einem registrierten Bild übereinstimmt.
Eine Mehrzahl Zellen 101 ist in einer Matrix angeordnet,
wie in 1 dargestellt, so dass ihre optischen Sensoren 2001 auch
in einer Matrix angeordnet sind. Somit bilden die optischen Sensoren 101 einen
zweidimensionalen Bildsensor. Es ist zu beachten, dass eine Mehrzahl
Zellen 101, das heißt
optische Sensoren 2001, nicht in einer Matrix angeordnet werden
muss und linear angeordnet werden kann.
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Die
Verarbeitungsschaltung 102 weist den optischen Sensor 2001 zum
Wandeln der Intensität von
Licht in ein elektrisches Signal auf, einen A/D-Wandler 2002 zum
Wandeln des Signals, das fotoelektrisch von dem optischen Sensor 2001 in
digitale Daten gewandelt wird, einen Flipflop 2004 zum Speichern
von Daten eines Pixels eines registrierten Bildes und eine Vergleichsschaltung 2003 zum
Vergleichen einer Ausgabe von dem A/D-Wandler 2002 mit
einer Ausgabe von dem Flipflop und zum Ausgeben von "wahr", wenn diese Ausgaben
miteinander übereinstimmen
und "falsch", wenn sie nicht
miteinander übereinstimmen.
Ein Bildteil, der von dem optischen Sensor 2001 gelesen
wird, und ein registrierter Bilddatenteil, der in dem Flipflop 2004 gespeichert ist,
werden für
jede Zelle miteinander parallel verglichen und das Vergleichsergebnis
wird als Verarbeitungsergebnis in die variable Verzögerungsschaltung 103 (1 und 2)
eingegeben. Diese Verarbeitungsergebnisse werden akkumuliert, um
das Anpassungsverhältnis
des gesamten Bilds zu erhalten.
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4 zeigt
die Schaltungsanordnung der variablen Verzögerungsschaltung 103 genauer.
Die variable Verzögerungsschaltung 103 weist
einen Hochgeschwindigkeitssignalweg auf, der durch Anschließen von
zwei Inverterschaltungen 401 bereitgestellt wird, die aus
allgemeinen Transistoren aufgebaut sind, und einen Niedriggeschwindigkeitssignalweg,
der durch Anschließen
von zwei Inverterschaltungen 402 bereitgestellt wird, die
aus Transistoren bestehen, die eine geringere Betriebsgeschwindigkeit
haben als die allgemeinen Transistoren. Sowohl der Hochgeschwindigkeits-
als auch der Niedriggeschwindigkeitssignalweg wird gemäß einem
Eingangssteuersignal von einem Schaltelement 403 ausgewählt, das
durch eine Steuersignaleingabe von einem Steueranschluss 411 geschaltet
wird. Eine Signaleingabe an einen Eingangsanschluss 412 wird an
einen Ausgangsanschluss 413 über den Signalweg ausgegeben,
der von dem Schaltelement 403 ausgewählt wird. Der Transistor mit
geringer Betriebsgeschwindigkeit kann durch Öffnen der Gatebreite des Transistors
oder durch Erhöhen
der Schwellenspannung implementiert werden.
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5 zeigt
die Wellenform eines Betriebssignals in der Schaltung von 1 unter
Verwendung der Zelle 101. Ein Messeingangssignal, das von
der Steuerschaltung 111 übermittelt wird, breitet sich durch
die Anordnung der variablen Verzögerungsschaltungen 103 der
Zellen 101 aus und wird als Ausgangssignal ausgegeben.
Die Signalverzögerungsausbreitungszeit
jeder variablen Verzögerungsschaltung 103 ändert sich
abhängig
von dem Verarbeitungsergebnis in der Zelle 101. Somit kann
die Verzögerungszeit
der Messausgangszeit, die sich durch alle variablen Verzögerungsschaltungen 103 mit
Bezug auf das Messeingangssignal ausgebreitet hat, gemessen werden,
um die Verarbeitungsergebnisse aller Zellen 101 zu akkumulieren.
Genauer gesagt, ist die Verzögerungszeit
am kürzesten,
wenn alle Verarbeitungsergebnisse der Zellen 101 der Zellenanordnung
falsch sind; und wenn alle Verarbeitungsergebnisse wahr sind, ist
die Verzögerungszeit
am längsten.
Die Verzögerungszeit
wird von dem Verzögerungszähler 112 in
der Steuerschaltung 111 gemessen und das Messergebnis des
Verzögerungszählers 112 dient
als Akkumulationsergebnis der Verarbeitungsergebnisse von allen
Zellen 101 in der Zellanordnung.
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6 zeigt
eine Schaltung genauer, die den Verzögerungszähler 112 darstellt.
Die in 6 dargestellte Schaltung ist ein Schaltungsbeispiel,
wenn die Messung der Verzögerungszeit
ein Abfallsignal verwendet. Diese Schaltung wird erklärt. Ein
Messausgangssignal, das von der Anordnung der variablen Verzögerungsschaltungen 103 übermittelt
wird, wird an eine NOR-Schaltung 602 über eine
Inverterschaltung 601 eingegeben. Ein Messeingangssignal, das
von der Steuerschaltung (in 6 nicht
dargestellt) übermittelt
wird, wird auch in die NOR-Schaltung 602 eingegeben.
Eine Ausgabe von der NOR-Schaltung 602 wird als "Verzögerungssignal" bezeichnet. Das
Verzögerungssignal
ist nur auf dem H-Pegel, wenn das Messeingangssignal sich auf dem
L-Pegel und das Messausgangssignal sich auf dem H-Pegel befindet.
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Eine
Verzögerungssignalausgabe
von der NOR-Schaltung 602 wird in eine Impulserzeugungsschaltung 603 eingegeben,
die ein Impulssignal erzeugt, das eine vorbestimmte Frequenz aufweist, während sich
das Eingabeverzögerungssignalauf dem
H-Pegel befindet. Das Impulssignal, das von der Impulserzeugungsschaltung 603 erzeugt
wird, wird in einen Impulszähler 604 eingegeben,
der die Anzahl Eingabeimpulse zählt
und das Ergebnis ausgibt.
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7 zeigt
die Betriebswellenform der Verzögerungsschaltung 112,
die die in 6 dargestellte Schaltungsanordnung
aufweist. Um die Messschaltung zu initialisieren, wechselt das Messeingangssignal
auf den H-Pegel und die Zustände
aller variablen Verzögerungsschaltungen
in der Zellanordnung werden auf den H-Pegel gesetzt. Nachdem die Zustände aller
variablen Verzögerungsschaltungen auf
den H-Pegel initialisiert wurden, wechselt das Messausgangssignal
auf den H-Pegel. Das H-Pegel-Messausgangssignal stellt die Beendigung
der Initialisierung dar. Wenn die Steuerschaltung das Messeingangssignal
auf den L-Pegel ändert, befindet
sich das Messausgangssignal noch immer auf dem H-Pegel und das Verzögerungssignal
wechselt auf den H-Pegel.
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Während sich
das Verzögerungssignal
auf dem H-Pegel befindet, erzeugt die Impulserzeugungsschaltung
einen Impuls und der Impulszähler zählt die
Anzahl der erzeugten Impulse. Ein Abfallsignal, das als Messeingangssignal
an jede Zelle eingegeben wird, breitet sich durch die variable Verzögerungsschaltungsanordnung
aus und das Messausgangssignal fällt
schließlich
auf den L-Pegel ab. Nachdem das Messausgangssignal auf den L-Pegel abgefallen
ist, stoppt die Impulserzeugung und die Verzögerungszähloperation endet. Da der Messausgang
auf den L-Pegel gewechselt hat, kann das Ende der Messung bestimmt
werden. Der Zielwert des Impulszählers,
wenn das Messausgangssignal auf den L-Pegel abfällt, um die Messung zu beenden,
stellt die Verzögerungszeit
dar.
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Angenommen
C sei ein Zählwert
am Ende der Messung, CO sei ein Zählwert, wenn die Verarbeitungsergebnisse
aller Zellen falsch sind, C1 sei ein Zählwert, wenn die Verarbeitungsergebnisse
aller Zellen wahr sind und N sei die Gesamtzahl Zellen in der Zellanordnung,
so ist eine Gesamtzahl n von Zellen, deren Verarbeitungsergebnisse
wahr sind, gegeben durch n = (C-C0)÷(C1-C0)XN ...(1)
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Der
Verzögerungszähler 112,
der die Schaltungsanordnung aufweist, die in 6 dargestellt
ist, kann nur durch Ausbreiten eines Abfallsignals die Messung der
Verzögerungszeit
erreichen (Akkumulation von Verarbeitungsergebnissen), die als Ergebnis
der Verarbeitung aller Zellen erzeugt wird. Somit können die
Verarbeitungsergebnisse der Zellanordnung, die aus vielen Zellen
besteht, bei Hochgeschwindigkeit mit geringem Stromverbrauch akkumuliert
werden. Es ist zu beachten, dass die Akkumulation von Verarbeitungsergebnissen
durch eine Gleichung (1) in der Steuerschaltung 111 berechnet
oder durch den Verzögerungszähler 112 ausgeführt werden
kann. Die Initialisierung der variablen Verzögerungsschaltung jeder Zelle
ist unabhängig
von dem Zustand eines Verarbeitungsergebnisses, das in die variable
Verzögerungsschaltung
eingegeben wird, und kann unabhängig
von der Verarbeitung der Verarbeitungsschaltung ausgeführt werden.
Somit kann die variable Verzögerungsschaltung
initialisiert werden, während
die Verarbeitungsschaltung in der Zelle die Verarbeitung durchführt und
die Initialisierung der variablen Verzögerungsschaltung kann vor dem
Start der Akkumulation von Verarbeitungsergebnissen beendet werden.
Die Initialisierungszeit für
die Akku mulation muss nicht eingestellt werden und die Verarbeitung,
wie die Messung, kann sofort beginnen.
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In
der Anordnung der variablen Verzögerungsschaltung,
die in 4 dargestellt ist, kann sich die Signalwegzeit
aufgrund von Veränderungen
der Temperatur oder der Spannungsversorgung ändern. Durch Messen von Werten
(C0, C1), die jeweils eine Verzögerungszeit
darstellen, wenn die Verarbeitungsergebnisse aller Zellen wahr sind,
und eine Verzögerungszeit,
wenn sie falsch sind, kann jedoch der Einfluss von umgebungsbedingten
Veränderungen der
Temperatur oder der Spannungsversorgung um die Schaltung herabgesetzt
werden, damit immer genaue Messungen durchgeführt werden.
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Die
Akkumulationsgenauigkeit kann durch Ändern der Impulsfrequenz von
Impulsen, die von der Impulserzeugungsschaltung erzeugt werden,
angepasst werden. Beispielsweise kann die Akkumulationsgenauigkeit
erhöht
werden, indem die Impulsfrequenz hoch eingestellt wird. Gemäß dem Parallelverarbeitungsverfahren
der ersten Ausführungsform
erleichtert das Beobachten eines Messausgangssignals das Bestimmen
des Zustands der Akkumulationsoperation während der Initialisierung oder
Messung. Wenn sich beispielsweise das Beobachtungsergebnis des Messausgangssignals
auf dem H-Pegel befindet, wird die Messung/Akkumulation gerade ausgeführt und
die nächste
Messung wird bereitgehalten.
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<Zweite Ausführungsform>
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Eine
zweite Ausführungsform
der vorliegenden Erfindung wird beschrieben. In einer Parallelverarbeitungsvorrichtung
gemäß der zweiten
Ausführungsform
ersetzt eine Schaltung in 8 den Verzögerungszähler in
der Parallelverarbeitungsvorrichtung gemäß der ersten Ausführungsform.
In einem Verzögerungszähler 112 in
der Parallelverarbeitungsvorrichtung der zweiten Ausführungsform
wird ein Messausgangssignal, das von der Anordnung variabler Verzögerungsschaltungen 103 übermittelt wird,
in einen Rücksetzanschluss
R eines Setz-/Rücksetz-Flipflops 801 eingegeben,
wobei ein Messeingangssignal, das von einer Steuerschaltung (nicht
dargestellt) übermittelt
wird, in einen Setzanschluss S des Setz-/Rücksetz-Flipflops 801 eingegeben wird.
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Ein
Verzögerungssignal
wird von einem Ausgangsanschluss D des Setz-/Rücksetz-Flipflops 801 ausgegeben
und in eine Impulserzeugungsschaltung 603 eingegeben. Ähnlich wie
die in 6 dargestellte Schaltung erzeugt
die Impulserzeugungsschaltung 603 ein Impulssignal, das
eine vorbestimmte Frequenz aufweist, während sich das Eingabeverzögerungssignal
auf dem H-Pegel befindet. Das Impulssignal, das von der Impulserzeugungsschaltung 603 erzeugt
wird, wird in einen Impulszähler 604 eingegeben,
der die Anzahl Impulse des eingegebenen Impulssignals zählt.
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In
dem Setz-/Rücksetz-Flipflop 801 wechselt ein
Verzögerungssignal,
das am Ausgangsanschluss D ausgegeben wird, auf den H-Pegel, wenn
ein H-Pegel-Signal in den Setzanschluss S eingegeben wird, und wechselt
auf den L-Pegel, wenn ein H-Pegel-Signal in den Rücksetzanschluss
R ausgegeben wird.
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Die
Akkumulationsoperation der Parallelverarbeitungsvorrichtung in der
zweiten Ausführungsform
wird mit Bezug auf 9 erklärt, die die Betriebswellenform
des Verzögerungszählers 112 darstellt,
der die in 8 dargestellte Schaltungsanordnung
aufweist.
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Ein
Messeingangssignal, das in die variable Verzögerungsschaltung 103 einer
ersten Zelle 101 in der Zellanordnung eingegeben wird,
befindet sich im Allgemeinen auf dem L-Pegel. Zu Beginn der Messung
wird ein Impulssignal eingegeben, das eine vorbestimmte Impulsbreite
aufweist. Das Messeingangssignal des Impulses wird in den Setzanschluss S
eingegeben, um die Ausgabe von dem Setz-/Rücksetz-Flipflop 801 auf
den H-Pegel zu ändern.
Die Impulserzeugungsschaltung 603 erzeugt einen Impuls und
die Zähloperation
der Verzögerungszeit
beginnt. Das Messeingangssignal des Impulses breitet sich durch
die Anordnung der variablen Verzögerungsschaltungen 103 in
der Zellanordnung aus und wird als Messausgangssignal von der variablen
Verzögerungsschaltung 103 der
letzten Zelle 101 ausgegeben.
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Das
Messausgangssignal der Impulsausgabe von der Zellanordnung wird
in den Rücksetzanschluss
R des Setz-/Rücksetz-Flipflops 801 eingegeben.
In dem Setz-/Rücksetz-Flipflop 801,
dessen Rücksetzanschluss
R den Impuls des Messausgangssignals empfangen hat, wird die Ausgabe
von dem Ausgangsanschluss D auf den L-Pegel zurückgesetzt. Als Ergebnis dieses
Zurücksetzens
wechselt eine Signaleingabe in die Impulserzeugungsschaltung 603 auf
den L-Pegel, die Impulserzeugungsschaltung 603 stoppt das
Erzeugen aller Impulse und der Impulszähler 604 stoppt die
Zähloperation.
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In
der zweiten Ausführungsform
wird ein Impuls als Messeingangssignal eingegeben und die Verzögerung des
Impulses, der sich durch die Anordnung der variablen Verzögerungsschaltungen 103 der
Zellanordnung ausgebreitet hat, wird als ein Akkumulationsergebnis
gemessen. Diese Ausführungsform
muss keine Initialisierungsvorgang durchführen, wie zum Beispiel die
variable Verzögerungsschaltung im
Voraus auf den H-Pegel zu setzen.
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<Dritte Ausführungsform>
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Eine
dritte Ausführungsform
der vorliegenden Erfindung wird beschrieben.
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In
der dritten Ausführungsform
ist eine variable Verzögerungsschaltung 103 wie
in 10 dargestellt aufgebaut. Die verbleibende Anordnung
ist die gleiche wie in der ersten Ausführungsform, die in 1, 2 und 6 dargestellt
ist.
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Die
variable Verzögerungsschaltung 103 der dritten
Ausführungsform
weist einen Hochgeschwindigkeitssignalweg auf, der durch Anschließen von zwei
Inverterschaltungen 401, die aus allgemeinen Transistoren
aufgebaut sind, vorbereitet wird, und einen Niedriggeschwindigkeitssignalweg,
auf dem Niedriggeschwindigkeits-Transistoren nur für den pMOS-Transistor eines
vorgeschalteten Inverters 402a und den nMOS-Transistor
eines nachgeschalteten Inverters 402b verwendet werden.
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In
dieser variablen Verzögerungsschaltung 103 wird
außerdem
entweder der Hochgeschwindigkeits- oder der Niedriggeschwindigkeitssignalweg gemäß einem
Eingangssteuersignal durch ein Schaltelement 403 ausgebildet,
das von einem Steuersignal geschaltet wird, das von einem Steueranschluss 411 eingegeben
wird. Eine Signaleingabe an einen Eingangsanschluss 412 wird
an einen Ausgangsanschluss 413 über den Signalweg ausgegeben,
der von dem Schaltelement 403 ausgewählt wird. Der Transistor mit
der geringen Betriebsgeschwindigkeit kann durch Vergrößern der
Gatebreite des Transistors oder durch Erhöhen der Schwellenspannung implementiert
werden.
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Der
Vorgang, der die variable Verzögerungsschaltung 103 in 10 verwendet,
wird erklärt. 11 zeigt
die Betriebswellenform eines Messeingangssignals, das in die Zellanordnung
eingegeben wird, und eines Messausgangssignals, das von der Zellanordnung
ausgegeben wird. Um die variable Verzögerungsschaltungsanordnung
in der Zellanordnung zu initia lisieren, wird als Messeingangssignal ein
Anstiegssignal eingegeben. In der variablen Verzögerungsschaltung 103 von 10 sind
Transistoren zum Übertragen
eines Anstiegssignals sowohl auf den Niedriggeschwindigkeits- als
auch Hochgeschwindigkeitssignalwegen allgemeine Transistoren. Aus
diesem Grund breitet sich das Anstiegssignal durch die Anordnung
der variablen Verzögerungsschaltungen 103 innerhalb
kürzester
Zeit aus, ungeachtet des Zustands eines Verarbeitungsergebnisses,
das als Steuersignal zum Schalten des Signalwegs in der variablen
Verzögerungsschaltung 103 dient.
Entsprechend kommt das Anstiegssignal als Messausgangssignal innerhalb
der gleichen Zeit an, ungeachtet des Verarbeitungsergebnisses jeder
Zelle 101.
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Nach
der Initialisierung durch das Anstiegssignal wird ein Abfallsignal
als Messeingangssignal eingegeben, um die Messung zu starten. In
der variablen Verzögerungsschaltung 103 von 10 ändert sich
die Verzögerungszeit
zwischen den Niedriggeschwindigkeits- und den Hochgeschwindigkeitssignalwegen
für das
Abfallsignal und somit ändert
sich die Signalausbreitungsgeschwindigkeit jeder variablen Verzögerungsschaltung 103,
abhängig
von dem Verarbeitungsergebnis jeder Zelle 101 in der Zellanordnung.
Das Abfallsignal, das eine unterschiedliche Verzögerungszeit abhängig von
dem Verarbeitungsergebnis aufweist, kommt als Messausgangssignal an.
Durch Messen der Ankunftszeit des Abfallsignals, wie in der ersten
Ausführungsform,
können
die Verarbeitungsergebnisse der jeweiligen Zellen 101 akkumuliert
werden.
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Gemäß dem Verfahren
der dritten Ausführungsform
kann die Zeit, die für
die Initialisierung der Anordnung der variablen Verzögerungsschaltungen 103 benötigt wird,
immer minimiert werden, ungeachtet der Verarbeitungsergebnisse der
Zellen 101 in der Zellanordnung.
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In
der dritten Ausführungsform
wird das Abfallsignal als Messsignal verwendet. Alternativ kann das
Anstiegssignal auch als Messsignal verwendet werden, soweit der
nMOS-Transistor des vorgeschalteten Inverters 402a und
der pMOS-Transistor des nachgeschalteten Inverters 402b,
die den Niedrigsignalweg der variablen Verzögerungsschaltung 103 von 10 bilden,
von Niedriggeschwindigkeitstransistoren gebildet werden. In diesem
Fall wird ein Abfallsignal für
die Initialisierung verwendet.
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<Vierte Ausführungsform>
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Eine
vierte Ausführungsform
der vorliegenden Erfindung wird beschrieben. In der vierten Ausführungsform
ist der Verzögerungszähler der
dritten Ausführungsform
wie in 12 dargestellt aufgebaut. In
einem Verzögerungszähler 112,
der in 12 gemäß der vierten Ausführungsform
dargestellt ist, wird ein Messausgangssignal von der Anordnung variabler
Verzögerungsschaltungen 103 in jeweiligen
Zellen 101, die in 1 dargestellt
sind, direkt in eine Impulserzeugungsschaltung 603 eingegeben.
Der Verzögerungszähler 112 verwendet
entweder die Inverterschaltung 601 oder die NOR-Schaltung 602,
anders als die erste Ausführungsform,
die in 6 dargestellt ist. Die verbleibende Anordnung
ist die gleiche wie in der dritten Ausführungsform.
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Der
Betrieb einer Parallelverarbeitungsvorrichtung der vierten Ausführungsform,
die den Verzögerungszähler 112 verwendet,
wird mit Bezug auf die Betriebswellenform von 13 erklärt.
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Ein
Messeingabesignal, das in die Zellanordnung eingegeben wird, befindet
sich im Allgemeinen auf dem L-Pegel und ein Impulssignal wird zu
Beginn der Messung eingegeben. In der variablen Verzögerungsschaltung 103,
die in 10 dargestellt ist, ist die
Verzögerungszeit
für ein
Anstiegssignal konstant und ändert
sich nur für
ein Abfallsignal gemäß dem Zustand
eines Steuersignals. Aus diesem Grund ändert sich die Impulsbreite
eines Messausgangssignals, das ausgegeben wird, nachdem es sich
durch die Anordnung variabler Verzögerungsschaltungen 103 ausgebreitet
hat, gemäß dem Verarbeitungsergebnis
jeder Zelle 101 in der Zellanordnung.
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Wenn
das Messausgangssignal, dessen Impulsbreite sich gemäß dem Verarbeitungsergebnis jeder
Zelle 101 ändert,
in die Impulserzeugungsschaltung 603 eingegeben wird, ändert sich
die Impulsausgabezeit der Impulserzeugungsschaltung 603 gemäß der Impulsbreite
des Messausgangssignals. Impulse, die von der Impulserzeugungsschaltung 603 ausgegeben
werden, werden von einem Impulszähler 604 gezählt. Da
die Anzahl Impulse, die von dem Impulszähler 604 gezählt wird,
der Impulsbreite des Messausgangssignals entspricht, das in die
Impulserzeugungsschaltung 603 eingegeben wird, können die
Verarbeitungsergebnisse unter Verwendung des Zählergebnisses des Impulszählers 604 akkumuliert
werden.
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Gemäß dem Verfahren
der vierten Ausführungsform
werden Verarbeitungsergebnisse durch Messen der Impulsbreite eines
Messausgangssignals akkumuliert, das sich gemäß dem Verar beitungsergebnis
jeder Zelle 101 in der Zellanordnung ändert. Durch Ändern der
Impulsbreite einer Signaleingabe in die Zellanordnung als Messeingangssignal
kann die Zählmesszeit
geändert
werden. Mit anderen Worten kann durch Verkürzen der Impulsbreite eines
Messsignals eine Hochgeschwindigkeits-Akkumulationsoperation mit
geringem Stromverbrauch ausgeführt
werden.
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<Fünfte
Ausführungsform>
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Eine
Parallelverarbeitungsvorrichtung gemäß der fünften Ausführungsform der vorliegenden Erfindung
wird beschrieben. In der fünften
Ausführungsform
ist die variable Verzögerungsschaltung durch
eine Schaltung aufgebaut, die in 14 dargestellt
ist. Die verbleibende Anordnung, mit Ausnahme der variablen Verzögerungsschaltung,
ist die gleiche wie in der ersten bis vierten Ausführungsform.
In der fünften
Ausführungsform,
wie in 14 dargestellt, umfasst ein
Signalweg, den ein eingegebenes Messausgangssignal durchwandert,
zwei Inverterschaltungen 1401 und 1402. Der Sourceanschluss
eines pMOS-Transistors 1401a in der vorgeschalteten Inverterschaltung 1401 des
Signalwegs ist über
zueinander parallel geschaltete pMOS-Transistoren 1403 und 1404 an
die Stromversorgung angeschlossen. Die beiden pMOS-Transistoren 1403 und 1404 weisen
unterschiedliche Stromversorgungsbeträge auf. Das Gate des Transistors 1403 empfängt ein
Steuersignal über
ein Inverterelement 1405, während das des Transistors 1404 das
Steuersignal direkt empfängt.
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In
der variablen Verzögerungsschaltung 103 werden
die beiden pMOS-Transistoren 1403 und 1404, die
unterschiedliche Stromversorgungsbeträge aufweisen, ausschließlich gemäß dem Zustand
eines Steuersignals eingeschaltet, wodurch der Stromversorgungsbetrag
an den pMOS-Transistor 1401a der vorgeschalteten Inverterschaltung 1401 geändert wird.
Wenn ein Abfallsignal als ein Eingangssignal eingegeben wird, ändert sich
die Operationsgeschwindigkeit, weil sich der Stromversorgungsbetrag an
den pMOS-Transistor 1401a geändert hat. Somit ändert sich
die Verzögerungszeit,
die zum Ausbreiten des Eingangsanstiegssignals benötigt wird.
Das heißt,
die Verzögerungszeit,
die zum Ausbreiten des Eingangsanstiegssignals benötigt wird, ändert sich abhängig von
dem Zustand des Steuersignals, das in die variable Verzögerungsschaltung 103 eingegeben wird.
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Wie
in 2 dargestellt, wird das Verarbeitungsergebnis
der Verarbeitungsschaltung 102 als ein Steuersignal an
dem Steueranschluss der variablen Verzögerungsschaltung 103 einge geben.
In der Schaltungsanordnung, die in 14 dargestellt
ist, wird der pMOS-Transistor 1404 eingeschaltet, wenn das
Verarbeitungsergebnis falsch (L-Pegel) ist. In diesem Fall wird
der Stromversorgungsbetrag des pMOS-Transistors 1401a erhöht, sodass
die Verzögerungszeit
des Abfallsignals verkürzt
wird. Im Gegensatz dazu wird, wenn das Verarbeitungsergebnis wahr
(H-Pegel) ist, der pMOS-Transistor 1403 eingeschaltet.
In diesem Fall wird der Stromversorgungsbetrag an den pMOS-Transistor 1401a verringert,
sodass die Verzögerungszeit
des Abfallsignals verlängert
wird. Es ist zu beachten, dass die Verzögerungszeit für ein Anstiegssignal
am kürzesten
ist, ungeachtet des Zustands des Steuersignals.
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Die
zuvor beschriebene fünfte
Ausführungsform
kann die Anzahl Transistoren im Vergleich zu den variablen Verzögerungsschaltungen,
die in der ersten bis vierten Ausführungsform verwendet werden,
verringern und kann die Fläche
der variablen Verzögerungsschaltung
verkleinern.
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In
der fünften
Ausführungsform
wird das Abfallsignal als Messsignal verwendet. Alternativ kann das
Anstiegssignal auch als Messsignal verwendet werden, sofern der
Sourceanschluss des nMOS-Transistors der vorgeschalteten Inverterschaltung 1401,
die in 14 dargestellt ist, über zwei
nMOS-Transistoren, die unterschiedliche Stromversorgungsbeträge aufweisen,
an die Stromversorgung angeschlossen ist.
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<Sechste Ausführungsform<
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Eine
sechste Ausführungsform
der vorliegenden Erfindung wird beschrieben. In einer Parallelverarbeitungsvorrichtung
gemäß der sechsten
Ausführungsform
ist die variable Verzögerungsschaltung durch
eine Schaltung gebildet, die in 15 dargestellt
ist, so dass sie das Akkumulieren aller Verarbeitungsergebnisse
der Zellanordnung ermöglicht, selbst
wenn es sich beim Verarbeitungsergebnis jeder Verarbeitungsschaltung
um Mehrebenendaten handelt.
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Die
variable Verzögerungsschaltung
der sechsten Ausführungsform
wird erklärt.
Wie in 15 dargestellt, weist die variable
Verzögerungsschaltung
einen Signalweg zum Weitergeben eines eingegebenen Messeingangssignals
auf. Ähnlich
der fünften
Ausführungsform
(14) ist die variable Verzögerungsschaltung von zwei Inverterschaltungen 1501 und 1502 aufgebaut.
Der Source Anschluss eines pMOS-Transistors 1501a der vorgeschalteten
Inverterschaltung 1501 wird über einen Widerstand R und
zwei oder mehr, zum Beispiel vier, zuein ander parallel geschaltete
pMOS-Transistoren 1503a, 1503b, 1503c und 1503d an
die Stromversorgung angeschlossen.
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Die
pMOS-Transistoren 1503a, 1503b, 1503c und 1503d weisen
unterschiedliche Stromversorgungsbeträge auf, die auf unterschiedliche
Gatelängen
zurückzuführen sind,
und ihre Stromversorgungsbeträge
decken den Bedarf des Transistors 1503a < 1503b < 1503c < 1503d.
Der Transistor 1503a wird eingeschaltet, wenn ein Steuersignal
C0 an seinem Gate eingegeben wird; der Transistor 1503b wird
eingeschaltet, wenn ein Steuersignal C1 an seinem Gate eingegeben
wird; der Transistor 1503c wird eingeschaltet, wenn ein
Steuersignal C2 an seinem Gate eingegeben wird; und der Transistor 1503d wird
eingeschaltet, wenn ein Steuersignal C3 an seinem Gate eingegeben
wird; in diesem Fall gibt eine Verarbeitungsschaltung 101 vier
1-Bit-Steuersignale C1, C2, C3 und C4 aus.
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In
der variablen Verzögerungsschaltung 103 von 15 ändert sich
der Stromversorgungsbetrag an den pMOS-Transistor 1501a der
vorgeschalteten Inverterschaltung 1501 abhängig von
den ON-Zuständen
der pMOS-Transistoren 1503a, 1503b, 1503c und 1503d.
Wenn ein Abfallsignal als ein Eingangssignal bei Veränderung
des Stromversorgungsbetrags eingegeben wird, ändert sich die Operationsgeschwindigkeit
des vorgeschalteten pMOS-Transistors abhängig von dem Zustand eines Steuersignals.
Somit ändert
sich die Signalausbreitungsverzögerungszeit,
wie in 16 dargestellt. Da die Stromversorgungstransistoren 1503a, 1503b, 1503c und 1503d aufgrund
unterschiedlicher Größen, wie
der Gatelänge,
unterschiedliche Stromversorgungsbeträge aufweisen, können Steuersignale, die
in ihren Gates eingegeben werden, gewichtet werden. Das Zuweisen
einer n-Bit-Binärzahl
zu n Steuersignalen implementiert eine variable Verzögerungsschaltung,
die die geradzahlige Akkumulation von Mehrebenen-Verarbeitungsergebnissen
bewältigt.
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16 zeigt
die Ausbreitungswellenform eines Messeingangssignals in der variablen
Verzögerungsschaltung 103 von 15 mit
Bezug auf die Steuersignale C1, C2, C3 und C4 von der Verarbeitungsschaltung 101.
Wenn ein 4-Bit-Wert, der jedem Steuersignal zugeordnet ist, größer ist,
ist die Ausbreitungsverzögerung
des Messeingangssignals länger.
Die Verwendung des Verfahrens der sechsten Ausführungsform ermöglicht das
Akkumulieren aller Verarbeitungsergebnisse bei hoher Geschwindigkeit mit
geringem Stromverbrauch in einer Schaltung, in der es sich beim
Verarbeitungsergebnis jeder Zelle um Mehrebenendaten handelt. In
der sechsten Ausführungsform
wird das Abfallsignal als Messeingangssignal verwen det. Alternativ
kann das Anstiegssignal auch als Messeingangssignal verwendet werden,
indem der Sourceanschluss des nMOS-Transistors der vorgeschalteten
Inverterschaltung 1501 über
zwei oder mehr nMOS-Transistoren, die unterschiedliche Stromversorgungsbeträge aufweisen,
an die Stromversorgung angeschlossen wird.
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<Siebte Ausführungsform<
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Eine
siebte Ausführungsform
der folgenden Erfindung wird beschrieben. In der siebten Ausführungsform
ist die Zelle 101 in der ersten Ausführungsform durch eine wie in 21 dargestellte
aufgebaut. Eine variable Verzögerungsschaltung 103a empfängt zwei
Verarbeitungsergebnisse 1 und 2 von einer Verarbeitungsschaltung 102a.
Die variable Verzögerungsschaltung 103a ändert die
Signalverzögerung
eines Ausgangssignals gemäß den Zuständen von
Verarbeitungsergebnissen 1 und 2, wie in 22 dargestellt.
Genauer gesagt ist die Verzögerung
kurz, wenn das Verarbeitungsergebnis 1 bei H liegt, und lang, wenn
das Verarbeitungsergebnis 2 bei H liegt und umgekehrt. Wie zuvor
beschrieben, werden die Verarbeitungsergebnisse der Verarbeitungsschaltung 102a zum
Ausführen
der Verarbeitung von zwei Systemen in die variable Verzögerungsschaltung 103a eingegeben,
wo die Verarbeitungsergebnisse akkumuliert werden können.
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23 zeigt
eine Anordnung der variablen Verzögerungsschaltung 103a.
Die variable Verzögerungsschaltung 103a weist
einen Hochgeschwindigkeitssignalweg auf, der durch Anschließen von
zwei Inverterschaltungen 2301 erhalten wird, die aus allgemeinen
Transistoren gebildet werden, und einen Niedriggeschwindigkeitssignalweg,
der durch Anschließen
von zwei Inverterschaltungen 2302 erhalten wird, die aus
Transistoren bestehen, die eine geringere Operationsgeschwindigkeit
aufweisen als allgemeine Transistoren. Sowohl der Hochgeschwindigkeits-
als auch der Niedriggeschwindigkeitssignalweg wird gemäß den Eingangssteuersignalen
1 und 2 durch ein Schaltelement 2303 ausgewählt, das
von den Steuersignalen 1 und 2 geschaltet wird, die von zwei Steueranschlüssen 2311 und 2312 eingegeben werden.
Ein Signal, das in den Eingangsanschluss 2312 eingegeben
wird, wird an den Ausgangsanschluss 2313 über den
Signalweg ausgegeben, der von dem Schaltelement 2303 ausgewählt wird.
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In
der variablen Verzögerungsschaltung 103a wird
die Inverterschaltung 2301 zum Schalten des Hochgeschwindigkeits-
und Niedriggeschwindigkeitssignalwegs, durch den sich ein Messsignal
ausbreitet, unabhängig
durch die Steuersignale 1 und 2 gesteuert. Dies kann eine Schaltung
zum Wandeln der Verarbeitungsergebnisse von zwei Systemen in eine
Veränderung
der Verzögerungszeit
implementieren.
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<Achte Ausführungsform<
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Eine
achte Ausführungsform
der vorliegenden Erfindung wird beschrieben. In der achten Ausführungsform
ist die Anordnung der Parallelverarbeitungsvorrichtung von 1 modifiziert,
wie in 24 dargestellt. Diese Anordnung
nimmt Akkumulationsblöcke 2401 an,
von denen jeder eine Mehrzahl in Reihe geschalteter verbundener
variabler Verzögerungsschaltungen 103 aufweist
und durch eine Mehrzahl Zellen 101 aufgebaut ist. Eine
Steuerschaltung 111a umfasst eine Mehrzahl Akkumulationsblöcke 2401 und
Verzögerungszähler 112,
jeder zum Messen der Verzögerungszeit
eines Messsignals, das die Anordnung der in Reihe geschalteten variablen
Verzögerungsschaltungen 103 in
jedem Akkumulationsblock 2401 durchwandert hat.
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Ein
Messeingangssignal 121, das in die Anordnung der variablen
Verzögerungsschaltungen 103 in
jedem Akkumulationsblock 2401 eingegeben wurde, ist ein
allgemeines Signal, das von der Steuerschaltung 111a erzeugt
wird. Ein Messausgangssignal 122, das von der Anordnung
der variablen Verzögerungsschaltungen 103 in
dem Akkumulationsblock 2401 ausgegeben wird, wird unabhängig in
einen entsprechenden Verzögerungszähler 112 für jeden Akkumulationsblock 2401 eingegeben.
Diese Verzögerungszähler 112 akkumulieren
die Verarbeitungsergebnisse der verbundenen Akkumulationsblöcke 2401.
In dieser Anordnung ist die Zellanordnung in eine Mehrzahl Akkumulationsblöcke 2401 eingeteilt, die
unabhängig
Verarbeitungsergebnisse parallel akkumulieren kann. Entsprechend
können
Verarbeitungsergebnisse in der Zellanordnung bei einer höheren Geschwindigkeit
akkumuliert werden und die Ergebnisse eines beliebigen Akkumulationsblocks 2401 können akkumuliert
werden.
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<Neunte Ausführungsform<
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Eine
neunte Ausführungsform
der vorliegenden Erfindung wird beschrieben. In der neunten Ausführungsform
der vorliegenden Erfindung ist die Anordnung der Parallelverarbeitungsvorrichtung
von 24 abgewandelt, wie in 25 dargestellt.
In dieser Anordnung werden Messausgangssignale 122 von
einer Mehrzahl Akkumulationsblöcke 2501 in
einen Ver zögerungszähler 112 über einen
Selektor 2502 in einer Steuerschaltung 111b eingegeben.
Die Akkumulation von Ergebnissen von jedem Akkumulationsblock 2501 wird
erreicht, indem dem Selektor 2502 ermöglicht wird, ein Messausgangssignal
von einem beliebigen Akkumulationsblock 2501 auszuwählen, und
indem dem Verzögerungszähler ermöglicht wird,
die Verzögerung
des Messausgangssignals 122 zu messen. Diese Anordnung
kann die Ergebnisse eines beliebigen Akkumulationsblocks 2501 durch
einen Verzögerungszähler 112 akkumulieren.
Eine Anordnung, die durch andere Bezugszahlen bezeichnet wird, ist
die gleiche wie in 24.
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In
der zuvor genannten Beschreibung ist die Verarbeitungsschaltung
für alle
Zellen die gleiche. Die Verarbeitungsschaltung ist jedoch nicht
darauf beschränkt
und kann für
jede Zelle unterschiedlich sein, sofern die Verarbeitungsergebnisse
von Verarbeitungsschaltungen in einer Mehrzahl Zellen von einem
Verzögerungszähler (Verzögerungsmessmittel) von
einem Ausgang (Messausgangssignal) von der variablen Verzögerungsschaltungsanordnung
erhalten werden kann. Beispielsweise können die Verarbeitungsergebnisse
von Verarbeitungsschaltungen unterschiedlich sein, solange die Verzögerungen
von variablen Verzögerungsschaltungen
für alle
Zellen gleich sind.
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Wie
zuvor beschrieben worden ist, umfassen erfindungsgemäß jeweilige
Zellen variable Verzögerungsschaltungen,
die die Signalausbreitungsverzögerungen
gemäß den Verarbeitungsergebnissen
von Verarbeitungsschaltungen ändern
und über
eine Mehrzahl von Zellen in Reihe geschaltet sind. Die Akkumulation
der Verarbeitungsergebnisse der Verarbeitungsschaltungen in einer
Mehrzahl Zellen gibt die Ausbreitungsverzögerung von einem Messeingangssignal
an der variablen Verzögerungsschaltungsanordnung
wieder. Da die Akkumulation die Ausbreitungsverzögerung eines Messeingangssignals
an der variablen Verzögerungsschaltungsanordnung wiedergibt,
können
die Verarbeitungsergebnisse von jeweiligen Zellen unter Verwendung
nur eines Messeingangssignals akkumuliert werden. Die Verarbeitungsergebnisse
aller Zellen können
bei Hochgeschwindigkeit mit geringem Stromverbrauch effektiv akkumuliert
werden.
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Erfindungsgemäß umfassen
jeweilige Zellen variable Verzögerungsschaltungen,
die die Signalausbreitungsverzögerungen
gemäß den Verarbeitungsergebnissen
von Verarbeitungsschaltungen ändern
und über
eine Mehrzahl Zellen in Reihe geschaltet sind.
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Die
Akkumulation der Verarbeitungsergebnisse der Verarbeitungsschaltungen
in einer Mehrzahl Zellen gibt die Ausbreitungsverzögerung wieder, wenn
sich ein Messeingangssignal an der variablen Verzögerungsschaltungsanordnung
von dem zweiten Pegel auf den ersten Pegel ändert. Da die Akkumulation
die Ausbreitungsverzögerung
wiedergibt, die durch die Pegeländerung
eines Messeingangssignals an der variablen Verzögerungsanordnung verursacht
wurde, können
die Verarbeitungsergebnisse jeweiliger Zellen unter Verwendung nur
eines Messeingangssignals akkumuliert werden. Die Verarbeitungsergebnisse
aller Zellen können
effektiv bei einer hohen Geschwindigkeit mit geringem Stromverbrauch
akkumuliert werden.