DE4441898C1 - Verfahren zur Herstellung eines Halbleiterbauelementes - Google Patents
Verfahren zur Herstellung eines HalbleiterbauelementesInfo
- Publication number
- DE4441898C1 DE4441898C1 DE4441898A DE4441898A DE4441898C1 DE 4441898 C1 DE4441898 C1 DE 4441898C1 DE 4441898 A DE4441898 A DE 4441898A DE 4441898 A DE4441898 A DE 4441898A DE 4441898 C1 DE4441898 C1 DE 4441898C1
- Authority
- DE
- Germany
- Prior art keywords
- cavities
- conductor tracks
- passivation layer
- contacts
- dielectric
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Description
Die Kapazität von Leiterbahnen ist einer der limitierenden
Faktoren für die Schaltgeschwindigkeit von integrierten
Schaltungen auf Halbleiterchips. Mit kleineren lateralen Di
mensionen werden auch die Abstände zwischen den verschiedenen
Leiterbahnen kleiner, so daß in gleichem Maße die Koppelkapa
zitäten zwischen benachbarten Leiterbahnen ansteigen. Bei hö
herer Integrationsdichte spielen auch die Kapazitäten zwi
schen verschiedenen Metallisierungsebenen eine Rolle. Darüber
hinaus nimmt, insbesondere in Logikschaltkreisen mit zuneh
mender Integrationsdichte, die mittlere von einem Gatter zu
treibende Leiterbahnlänge zu, so daß entweder leistungsfähi
gere Treiberstufen und/oder eine Reduktion der Versorgungs
spannung notwendig sind. Üblicherweise wird bei integrierten
Schaltkreisen auf Siliziumscheiben Oxid als Intermetalldi
elektrikum (IMOX) eingesetzt, das durch Niedertemperatur-CVD
(Chemical Vapor Deposition) aufgebracht wird.
In der GB-PS 22 47 986, der EP 603 104 A1, der EP 501 407 A1
und der EP 393 635 sind Halbleiterbauelemente beschrieben,
bei denen zwischen Leiterbahnen oder Metallisierungen
Zwischenräume, die mit Luft oder einem Gas gefüllt sind,
vorhanden sind, die die zwischen den Leiterbahnen
auftretenden Kapazitäten verringern. Diese Zwischenräume sind
als Gräben, Hohlräume oder wabenartige Zellen gestaltet.
Aufgabe der vorliegenden Erfindung ist es, ein vereinfachtes
Verfahren zur Herstellung eines Halbleiterbauelementes mit
Metallisierungen, Kontakten oder Leiterbahnen anzugeben, bei
dem zur Verminderung der zwischen diesen Leitern auftretenden
Kapazitäten mit Luft oder einem Gas gefüllte Zwischenräume
vorgesehen sind.
Diese Aufgabe wird mit dem Verfahren mit den Merkmalen des
Anspruches 1 gelöst. Weitere Ausgestaltungen ergeben sich
aus den abhängigen Ansprüchen.
Bekanntermaßen ist die Kapazität proportional zur Dielektri
zitätskonstante des Materials zwischen den Elektroden, so daß
eine geringere Kapazität zwischen Leiterbahnen erreicht wird,
wenn der Zwischenraum zwischen den Leiterbahnen mit einem Ma
terial mit möglichst kleiner Dielektrizitätskonstante ausge
füllt ist. Bei dem erfindungsgemäß hergestellten Bauelement
befinden sich zwischen den Leiterbahnen bereichsweise
Hohlräume, in denen das Intermetalldielektrikum durch Luft
oder ein Immersionsgas ersetzt ist. Im Bereich der Hohlräume
ist daher die Kapazität wesentlich reduziert. Ausreichende
elektrische Isolation ist auch bei Langzeitbelastung
gewährleistet. Die Leiterbahnen behalten eine ausreichende
mechanische Stabilität durch das die Hohlräume voneinander
trennende restliche Dielektrikum, das in dem Bereich der
Metallisierungsschichten in voller Höhe vorhanden ist, d. h.
alle übereinander vorhandenen Metallisierungen einschließt
oder trägt. Die erfindungsgemäße Herstellung des Bauelementes
ist einfach und im Rahmen des üblichen Herstellungsprozesses
durchführbar, weil Luft oder das spezielle Immersionsgas mit
der Halbleitertechnologie kompatibel sind.
Das erfindungsgemäße Verfahren wird im folgenden anhand der
Fig. 1 und 2, die das Bauelement nach verschiedenen
Schritten des Verfahrens im Querschnitt zeigen, dargestellt.
In Fig. 1 ist eine Vielzahl von schraffiert eingezeichneten
Kontakten, Metallisierungen und Leiterbahnen 2, die durch
Dielektrikum voneinander isoliert sind, in einem Bereich 1
auf der Oberseite eines Bauelementes dargestellt. In dem be
zeichneten Beispiel befinden sich zwei Bipolartransistoren
auf der Oberseite eines Substrates, die miteinander und mit
weiteren Bauelementen verschaltet sind. In dem beschriebenen
Ausführungsbeispiel befinden sich daher diverse Kontakte auf
verschiedenen Bereichen des Halbleitermateriales. Auf den
Kontakten ist eine strukturierte erste Metallisierungsebene 3
aufgebracht. Darüber befinden sich weitere Metallisie
rungsebenen 4, 5, die jeweils vertikale Verbindungen aus Me
tall aufweisen. Die Leiterbahnen und leitenden Verbindungen
in dieser Struktur aus Metall sind voneinander durch Dielek
trikum, in das die Metallisierungen eingebettet sind, elek
trisch isoliert. Auf der Oberseite des mit dem Dielektrikum
vorzugsweise planarisierten Bereiches 1 ist eine Passivie
rungsschicht 6 aufgebracht, die z. B. bei einem Bauelement
auf Silizium vorzugsweise durch Siliziumnitrid gebildet sein
kann. Zur Reduktion der Leiterbahnkapazität wird dann das
Dielektrikum in dem Bereich 1 durch eine räumlich begrenzte
isotrope Ätzung bereichsweise entfernt, wobei die Zwischen
räume zwischen den Leiterbahnen mit Luft oder Immersionsgas
gefüllt werden. Zu diesem Zweck werden in die Passivierungs
schicht 6 Öffnungen 7 geätzt, die in Zahl und Größe so ge
staltet sind, daß anschließend die Ätzung des darunter vor
handenen Dielektrikums erfolgen kann und sich die Öffnungen
anschließend mit einer weiteren Passivierung verschließen
lassen, ohne daß die ausgeätzten Hohlräume wieder aufgefüllt
werden. Die Öffnungen 7 sind bevorzugt im Bereich der Metal
lisierungen angeordnet. Es kann von Vorteil sein, wie im Fall
der mittleren Öffnung in Fig. 1, diese Öffnung über einem
Bereich anzuordnen, in dem es besonders wichtig ist, die
Kapazitäten zwischen den Leiterbahnen zu reduzieren, auch
wenn dort keine Bauelemente integriert sind. Die Ätzung der
Hohlräume unter den Öffnungen 7 erfolgt isotrop selektiv zu
den Leiterbahnen und zu der Passivierungsschicht 6. Das Mate
rial dieser Passivierungsschicht 6 ist entsprechend auszu
wählen, so daß bei der Ätzung des Dielektrikums das Material
der Passivierungsschicht möglichst nicht angegriffen wird.
Die Ätzung kann z. B. mittels HF-Gas oder Zusatz von HNO₃ er
folgen, wenn z. B. SiO₂ für den Bereich 1 und Nitrid für die
Passivierungsschicht 6 verwendet wird. Um die selektive Ätz
barkeit des Dielektrikums zu den Leiterbahnen zu verbessern,
kann es vorteilhaft sein, wenn die Leiterbahnen aus Wolfram
hergestellt werden.
Zwischen den Leiterbahnen und Kontakten werden auf diese
Weise in den in Fig. 1 gestrichelt umrandeten Bereichen
Hohlräume hergestellt. Durch eine zeitliche Begrenzung des
Ätzangriffes wird sichergestellt, daß die räumlichen Abmes
sungen dieser Hohlräume nicht zu groß werden, so daß zwischen
den Hohlräumen ausreichend große Bereiche bleiben, in denen
das Dielektrikum zur mechanischen Stabilisierung der Leiter
bahnen stehenbleibt. Nach dieser Ätzung der Hohlräume wird
das Bauelement mit einer weiteren Passivierungsschicht 8 wie
in Fig. 2 gezeigt abgedeckt, wodurch die Öffnungen 7 in der
ersten Passivierungsschicht 6 ohne nennenswerte Abscheidung
im Inneren der Hohlräume verschlossen werden. Diese Abschei
dung erfolgt vorzugsweise diffusionskontrolliert und in einem
Trägergas, das als späteres Immersionsgas die verschlossenen
Hohlräume füllt. Der Herstellungsprozeß für integrierte
Schaltungen kann dann mit der Öffnung von Anschlußflächen für
den externen elektrischen Anschluß (Bonddrähte) fortgesetzt
werden.
Fig. 2 zeigt typische Ausgestaltungen des erfindungsgemäß hergestellten
Bauelementes als Beispiele. Die Hohlräume 9 reichen hier bis
auf das Halbleitermaterial hinunter, umfassen also die
gesamte Dicke des für die Metallisierungen vorgesehenen Be
reiches 1. Damit beim Ätzen der Hohlräume das Halbleitermate
rial nicht angegriffen und beschädigt wird, kann es von Vor
teil sein, wenn die Hohlräume nicht bis auf das Halbleiterma
terial hinab ausgeätzt werden. Ausreichend große Hohlräume
erreicht man z. B. durch eine entsprechend dichte Anordnung
der für das Ätzen vorgesehenen Öffnungen 7. Als zusätzliche
Sicherheit kann vor dem Aufbringen der Metallisierungen eine
weitere Passivierungsschicht unmittelbar auf dem Halbleiter
material aufgebracht werden. Diese Passivierungsschicht kann
z. B. aus demselben Material sein wie die Passivierungs
schichten 6, 8 auf der Oberseite des Bereiches 1 der in Di
elektrikum eingebetteten Metallisierungen. Beim selektiven
Ätzen des Dielektrikums wird diese Passivierungsschicht nicht
angegriffen, so daß das Halbleitermaterial geschützt bleibt.
Die laterale Ausdehnung der Hohlräume und damit die maximale
Länge der freigelegten Anteile der Leiterbahnen muß so bemes
sen sein, daß die Metallbahnen im Betrieb ausreichend mecha
nisch stabilisiert sind, daß schichtinterne mechanische Span
nungen aufgenommen werden und daß beim Freiätzen die Metall
bahnen nicht zusammenhaften (Sticking).
Die erfindungsgemäße Herstellung des Bauelementes ist von
der Art der realisierten aktiven Komponenten und der Struktur
der Kontakte und Leiterbahnen unabhängig, so daß die be
schriebene Maßnahme zur Reduktion der Kapazitäten zwischen
den Leiterbahnen bei Halbleiterbauelementen universell einge
setzt werden kann. Daraus ergibt sich eine wesentliche Ver
besserung der Funktionsweise der Bauelemente bei sehr gerin
gem zusätzlichem Herstellungsaufwand. Die Anwendung ist au
ßerdem nicht auf Leiterbahnen und Kontakte aus Metall be
schränkt, die erfindungsgemäße Reduktion der Kapazitäten kann
auch bei Leiterbahnen aus elektrisch leitend dotiertem Halb
leitermaterial, z. B. Polysilizium, angewendet werden. Bei
dem erfindungsgemäßen Bauelement können Leiterbahnen in nur
einer Metallisierungsebene oder in verschiedenen Metallisie
rungsebenen vorhanden sein. In einem Hohlraum können sich
Leiterbahnen, die zu verschiedenen Metallisierungsebenen ge
hören, befinden. Es können sich in einem Hohlraum statt des
sen nur Anteile von Leiterbahnen derselben Metallisie
rungsebene befinden.
Claims (4)
1. Verfahren zur Herstellung eines Halbleiterbauelementes mit
elektrisch leitenden Kontakten und/oder Leiterbahnen (2),
die bereichsweise durch Dielektrikum voneinander getrennt und
bereichsweise von mit Gas gefüllten und nach außen
abgeschlossenen Hohlräumen (9) umgeben sind,
mit folgenden Schritten:
- a) Das Halbleiterbauelement wird soweit fertiggestellt, daß durch Dielektrikum elektrisch voneinander isolierte Kon takte und/oder Leiterbahnen (2) aufgebracht sind;
- b) die mit diesen Kontakten und/oder Leiterbahnen versehene Seite des Bauelementes wird mit einer Passivierungsschicht (6), bezüglich der sich das Dielektrikum selektiv entfer nen läßt, bedeckt;
- c) in dieser Passivierungsschicht werden Öffnungen (7) herge stellt, die für den nachfolgenden Schritt d) groß und zahlreich genug und für den nachfolgenden Schritt e) klein genug sind;
- d) durch diese Öffnungen hindurch wird bereichsweise das Di elektrikum um die Kontakte und/oder Leiterbahnen herum se lektiv zu den Kontakten und/oder Leiterbahnen und zu der Passivierungsschicht (6) weggeätzt, um die Hohlräume (9) herzustellen;
- e) die Öffnungen (7) werden durch Abscheiden einer weiteren Passivierungsschicht (8) verschlossen, ohne daß die Hohl räume aufgefüllt werden.
2. Verfahren nach Anspruch 1,
bei dem Schritt e) in einem Trägergas erfolgt, das als Immer
sionsgas für die Hohlräume vorgesehen ist.
3. Verfahren nach Anspruch 1 oder 2,
bei dem in Schritt d) die Größe der ausgeätzten Hohlräume so
begrenzt wird, daß die maximale Länge der in den Hohlräumen
freigelegten Leiterbahnen ausreichend klein ist, um ein Haf
ten (Sticking) zu vermeiden.
4. Verfahren nach einem der Ansprüche 1 bis 3,
bei dem in den Schritten b) und e) Nitrid als Material der
Passivierungsschicht abgeschieden wird.
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE4441898A DE4441898C1 (de) | 1994-11-24 | 1994-11-24 | Verfahren zur Herstellung eines Halbleiterbauelementes |
DE59508581T DE59508581D1 (de) | 1994-11-24 | 1995-11-17 | Halbleiterbauelement |
EP95118214A EP0714129B1 (de) | 1994-11-24 | 1995-11-17 | Halbleiterbauelement |
JP32505195A JP3881393B2 (ja) | 1994-11-24 | 1995-11-20 | 半導体デバイスの製造方法 |
KR1019950043479A KR960019665A (ko) | 1994-11-24 | 1995-11-24 | 반도체 소자 제조 방법 |
US08/910,055 US5882963A (en) | 1994-11-24 | 1997-08-12 | Method of manufacturing semiconductor components |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE4441898A DE4441898C1 (de) | 1994-11-24 | 1994-11-24 | Verfahren zur Herstellung eines Halbleiterbauelementes |
Publications (1)
Publication Number | Publication Date |
---|---|
DE4441898C1 true DE4441898C1 (de) | 1996-04-04 |
Family
ID=6534084
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4441898A Expired - Fee Related DE4441898C1 (de) | 1994-11-24 | 1994-11-24 | Verfahren zur Herstellung eines Halbleiterbauelementes |
DE59508581T Expired - Lifetime DE59508581D1 (de) | 1994-11-24 | 1995-11-17 | Halbleiterbauelement |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE59508581T Expired - Lifetime DE59508581D1 (de) | 1994-11-24 | 1995-11-17 | Halbleiterbauelement |
Country Status (5)
Country | Link |
---|---|
US (1) | US5882963A (de) |
EP (1) | EP0714129B1 (de) |
JP (1) | JP3881393B2 (de) |
KR (1) | KR960019665A (de) |
DE (2) | DE4441898C1 (de) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19716791A1 (de) * | 1996-04-24 | 1997-11-13 | Nat Semiconductor Corp | Verfahren zum Herstellen einer mehrschichtigen Halbleiterstruktur |
EP0924760A3 (de) * | 1997-12-19 | 2001-05-16 | Texas Instruments Incorporated | Adressübergangs-detektorschaltkreis |
DE10227615A1 (de) * | 2002-06-20 | 2004-01-15 | Infineon Technologies Ag | Schicht-Anordnung und Verfahren zum Herstellen einer Schicht-Anordnung |
DE102005008476A1 (de) * | 2005-02-24 | 2006-09-14 | Infineon Technologies Ag | Leitbahnanordnung sowie zugehörige Herstellungsverfahren |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6016000A (en) * | 1998-04-22 | 2000-01-18 | Cvc, Inc. | Ultra high-speed chip semiconductor integrated circuit interconnect structure and fabrication method using free-space dielectrics |
US6060383A (en) * | 1998-08-10 | 2000-05-09 | Nogami; Takeshi | Method for making multilayered coaxial interconnect structure |
KR100267108B1 (ko) * | 1998-09-16 | 2000-10-02 | 윤종용 | 다층배선을구비한반도체소자및그제조방법 |
WO2000035000A1 (en) * | 1998-12-08 | 2000-06-15 | Cvc Products, Inc. | Ultra high-speed semiconductor integrated circuit interconnect structure and fabrication method using free-space dielectric |
US6071805A (en) * | 1999-01-25 | 2000-06-06 | Chartered Semiconductor Manufacturing, Ltd. | Air gap formation for high speed IC processing |
US6207553B1 (en) * | 1999-01-26 | 2001-03-27 | Advanced Micro Devices, Inc. | Method of forming multiple levels of patterned metallization |
US6245658B1 (en) | 1999-02-18 | 2001-06-12 | Advanced Micro Devices, Inc. | Method of forming low dielectric semiconductor device with rigid, metal silicide lined interconnection system |
US6667552B1 (en) * | 1999-02-18 | 2003-12-23 | Advanced Micro Devices, Inc. | Low dielectric metal silicide lined interconnection system |
US6218282B1 (en) * | 1999-02-18 | 2001-04-17 | Advanced Micro Devices, Inc. | Method of forming low dielectric tungsten lined interconnection system |
US6246118B1 (en) * | 1999-02-18 | 2001-06-12 | Advanced Micro Devices, Inc. | Low dielectric semiconductor device with rigid, conductively lined interconnection system |
WO2000074135A1 (fr) * | 1999-05-26 | 2000-12-07 | Tadahiro Ohmi | Circuit integre a structure de cablage a isolation gazeuse |
US6252290B1 (en) | 1999-10-25 | 2001-06-26 | Chartered Semiconductor Manufacturing Ltd. | Method to form, and structure of, a dual damascene interconnect device |
US6645873B2 (en) * | 2000-06-21 | 2003-11-11 | Asm Japan K.K. | Method for manufacturing a semiconductor device |
US6448177B1 (en) | 2001-03-27 | 2002-09-10 | Intle Corporation | Method of making a semiconductor device having a dual damascene interconnect spaced from a support structure |
FR2823375B1 (fr) * | 2001-04-09 | 2004-07-09 | St Microelectronics Sa | Circuit integre avec poches d'air et procede de fabrication correspondant |
US6403461B1 (en) | 2001-07-25 | 2002-06-11 | Chartered Semiconductor Manufacturing Ltd. | Method to reduce capacitance between metal lines |
US7126223B2 (en) * | 2002-09-30 | 2006-10-24 | Intel Corporation | Semiconductor device formed with an air gap using etch back of inter layer dielectric (ILD) |
US7459790B2 (en) * | 2003-10-15 | 2008-12-02 | Megica Corporation | Post passivation interconnection schemes on top of the IC chips |
JP4334589B2 (ja) | 2006-12-06 | 2009-09-30 | 株式会社東芝 | 半導体装置、およびその製造方法 |
US7608538B2 (en) | 2007-01-05 | 2009-10-27 | International Business Machines Corporation | Formation of vertical devices by electroplating |
CN114759051A (zh) * | 2015-03-31 | 2022-07-15 | 索尼半导体解决方案公司 | 光检测装置 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0393635A2 (de) * | 1989-04-21 | 1990-10-24 | Nec Corporation | Halbleiteranordnung mit Mehrschichtleiter |
GB2247986A (en) * | 1990-09-12 | 1992-03-18 | Marconi Gec Ltd | Reducing interconnection capacitance in integrated circuits |
EP0501407A1 (de) * | 1991-02-25 | 1992-09-02 | Kabushiki Kaisha Toshiba | Integrierte Halbleiterschaltung mit Leiterbahnen |
EP0603104A1 (de) * | 1992-12-15 | 1994-06-22 | International Business Machines Corporation | Personifizierungsverfahren für eine IS-höhe Skala, wobei eine dielektrische Struktur von Luft angewendet wird |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4987101A (en) * | 1988-12-16 | 1991-01-22 | International Business Machines Corporation | Method for providing improved insulation in VLSI and ULSI circuits |
US5310700A (en) * | 1993-03-26 | 1994-05-10 | Integrated Device Technology, Inc. | Conductor capacitance reduction in integrated circuits |
US5413962A (en) * | 1994-07-15 | 1995-05-09 | United Microelectronics Corporation | Multi-level conductor process in VLSI fabrication utilizing an air bridge |
US5559055A (en) * | 1994-12-21 | 1996-09-24 | Advanced Micro Devices, Inc. | Method of decreased interlayer dielectric constant in a multilayer interconnect structure to increase device speed performance |
-
1994
- 1994-11-24 DE DE4441898A patent/DE4441898C1/de not_active Expired - Fee Related
-
1995
- 1995-11-17 DE DE59508581T patent/DE59508581D1/de not_active Expired - Lifetime
- 1995-11-17 EP EP95118214A patent/EP0714129B1/de not_active Expired - Lifetime
- 1995-11-20 JP JP32505195A patent/JP3881393B2/ja not_active Expired - Lifetime
- 1995-11-24 KR KR1019950043479A patent/KR960019665A/ko not_active Application Discontinuation
-
1997
- 1997-08-12 US US08/910,055 patent/US5882963A/en not_active Expired - Lifetime
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0393635A2 (de) * | 1989-04-21 | 1990-10-24 | Nec Corporation | Halbleiteranordnung mit Mehrschichtleiter |
GB2247986A (en) * | 1990-09-12 | 1992-03-18 | Marconi Gec Ltd | Reducing interconnection capacitance in integrated circuits |
EP0501407A1 (de) * | 1991-02-25 | 1992-09-02 | Kabushiki Kaisha Toshiba | Integrierte Halbleiterschaltung mit Leiterbahnen |
EP0603104A1 (de) * | 1992-12-15 | 1994-06-22 | International Business Machines Corporation | Personifizierungsverfahren für eine IS-höhe Skala, wobei eine dielektrische Struktur von Luft angewendet wird |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19716791A1 (de) * | 1996-04-24 | 1997-11-13 | Nat Semiconductor Corp | Verfahren zum Herstellen einer mehrschichtigen Halbleiterstruktur |
DE19716791B4 (de) * | 1996-04-24 | 2006-03-16 | National Semiconductor Corp.(N.D.Ges.D.Staates Delaware), Santa Clara | Verfahren zum Herstellen von Kontaktöffnungen in einer mehrschichtigen Halbleiterstruktur |
EP0924760A3 (de) * | 1997-12-19 | 2001-05-16 | Texas Instruments Incorporated | Adressübergangs-detektorschaltkreis |
DE10227615A1 (de) * | 2002-06-20 | 2004-01-15 | Infineon Technologies Ag | Schicht-Anordnung und Verfahren zum Herstellen einer Schicht-Anordnung |
DE102005008476A1 (de) * | 2005-02-24 | 2006-09-14 | Infineon Technologies Ag | Leitbahnanordnung sowie zugehörige Herstellungsverfahren |
DE102005008476B4 (de) * | 2005-02-24 | 2006-12-21 | Infineon Technologies Ag | Leitbahnanordnung sowie zugehöriges Herstellungsverfahren |
US8877631B2 (en) | 2005-02-24 | 2014-11-04 | Infineon Technologies Ag | Interconnect arrangement and associated production methods |
Also Published As
Publication number | Publication date |
---|---|
EP0714129B1 (de) | 2000-07-19 |
DE59508581D1 (de) | 2000-08-24 |
EP0714129A2 (de) | 1996-05-29 |
JPH08250593A (ja) | 1996-09-27 |
EP0714129A3 (de) | 1997-11-26 |
KR960019665A (ko) | 1996-06-17 |
JP3881393B2 (ja) | 2007-02-14 |
US5882963A (en) | 1999-03-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE4441898C1 (de) | Verfahren zur Herstellung eines Halbleiterbauelementes | |
DE102008059871B4 (de) | Feuchtigkeitsbarrierenkondensatoren in Halbleiterkomponenten | |
DE112010004326B4 (de) | Verfahren zum Bilden einer Halbleiterstuktur mit einem Kondensator | |
DE112011102446B4 (de) | 3D-Durchkontaktierungskondensator mit einer potentialfreien leitfähigen Platte für eine verbesserte Zuverlässigkeit | |
DE1514818C3 (de) | ||
DE3689257T2 (de) | Vergrabene Struktur für die Isolierung von Inseln aus Silizium. | |
DE4317570C2 (de) | Halbleiteranordnung und Verfahren zur Herstellung derselben | |
DE10205026C1 (de) | Halbleitersubstrat mit einem elektrisch isolierten Bereich, insbesondere zur Vertikalintegration | |
DE102011088581B4 (de) | Verfahren zur Herstellung von Gehäuseverbindungen und damit hergestelltes Bauelement | |
DE69429467T2 (de) | Halbleiteranordnung mit einer Isolationszone | |
DE10138951A1 (de) | SOI-MOSFET und Herstellungsverfahren hierfür | |
DE69015564T2 (de) | Vollverdiefte verbindungsstruktur mit titanium/wolfram und selektivem cvd-wolfram. | |
DE102009004725A1 (de) | Halbleiterschaltung mit Durchkontaktierung und Verfahren zur Herstellung vertikal integrierter Schaltungen | |
DE4314906C2 (de) | Halbleiterbauelement mit Stromanschlüssen für hohe Integrationsdichte | |
DE10140754A1 (de) | Leiterbahnanordnung und Verfahren zum Herstellen einer Leiterbahnanordnung | |
DE102012210033B4 (de) | Bauelement mit Durchkontaktierung und Verfahren zur Herstellung | |
DE3881032T2 (de) | Verbindungssystem von hoher Leistungsfähigkeit für eine integrierte Schaltung. | |
DE102004041904A1 (de) | Leistungstransistor | |
DE102006032330B4 (de) | Verfahren zum Herstellen einer Kondensatorstruktur | |
EP0740794B1 (de) | Verfahren zur herstellung eines beschleunigungssensors | |
WO2012171742A1 (de) | Herstellungsverfahren für ein halbleiterbauelement mit einer leiterschicht im halbleiterkörper und halbleiterbauelement | |
EP1312115B1 (de) | Halbleiteranordnung und verfahren zu dessen herstellung | |
DE10246949B4 (de) | Verbesserte Trench-Isolation und Herstellungsverfahren | |
DE10109877A1 (de) | Leiterbahnanordnung und Verfahren zur Herstellung einer Leiterbahnanordnung | |
DE10323394B4 (de) | Verfahren zum Erzeugen einer elektrischen Kontaktierung zwischen zwei Halbleiterstücken und Verfahren zum Herstellen einer Anordnung von Halbleiterstücken |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8100 | Publication of the examined application without publication of unexamined application | ||
D1 | Grant (no unexamined application published) patent law 81 | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |