DE4344238A1

DE4344238A1 - Zwei-Leitungs-Eingabe-/Ausgabevorrichtung

Info

Publication number: DE4344238A1
Application number: DE4344238A
Authority: DE
Inventors: Kazuyoshi Takai; Hironori Kawahara; Masaaki Saji; Yukio Ono
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-12-25
Filing date: 1993-12-23
Publication date: 1994-06-30
Anticipated expiration: 2013-12-24
Also published as: DE4344238C2; JP2799278B2; US5485580A; FR2700431B1; JPH06244847A; FR2700431A1

Description

Die vorliegende Erfindung bezieht sich auf eine Zwei-Leitungs- Eingabe-/Ausgabevorrichtung und genauer auf einen LAN-Sender- Empfänger zum Übertragen/Empfangen auf LAN-Übertragungsleitungen.

Fig. 40 ist eine Blockdarstellung einer Sender-Empfänger-Vor richtung (Transceiver) 1. Ein Bus BUS-, der auf ein Potential VD hochgezogen wird, und ein Bus BUS+, der auf ein Potential VS heruntergezogen wird, die als ein Paar eine LAN- Übertragungsleitung 300 bilden, sind über Anschlüsse 14 bzw. 13 mit der Sender-Empfänger-Vorrichtung 1 verbunden. Die Sender- Empfänger-Vorrichtung 1 weist einen Terminal 9, an den an die Busse BUS+ und BUS- zu liefernde Eingabedaten TX angelegt sind, einen Terminal 10 zum Übertragen von Abnormitäten bzw. Fehlern auf den Bussen BUS+ und BUS- und einen Anschluß 11 zum Übertragen von Daten, die von den Bussen BUS+ und BUS- geliefert werden, auf.

Eine Treiberschaltung 2 ist mit den Anschlüssen 13 und 14 ver bunden, um die Eingabedaten (bzw. einen Eingabewert) an die LAN- Übertragungsleitung 300 (den Bus BUS+ und den Bus BUS-) zu geben. Eine Ausgabesteuerschaltung 3 ist mit dem Anschluß 9 verbunden und steuert den Betrieb der Treiberschaltung 2 entsprechend den Eingabedaten TX. Eine Buseingabeschaltung 4, die die von den Bussen BUS+ und BUS- gelieferten Daten über eine Einga beauswahlschaltung 6 an den Anschluß 11 überträgt, ist mit den Anschlüssen 13 und 14 verbunden.

Die an die Busse BUS+ und BUS- gelieferten Daten werden in der Buseingabeschaltung 4 in Signale VO, VM, VP konvertiert und an eine Abnormitätserkennungsschaltung (Fehlererkennungsschaltung) 5, die mit dem Anschluß 10 verbunden ist, und auch an eine Rück setzschaltung (Resetschaltung) 8 geliefert. Falls eine Abnormität auf den Bussen BUS+ und BUS- auftritt, überträgt die Abnor mitätserkennungsschaltung 5 die Abnormität an den Anschluß 10. Jedoch wird in normalen Fällen ein Signal, das eine Abnormität anzeigt, nicht an den Anschluß 10 gegeben, da die Rücksetzschal tung 8 das Rücksetzen der Abnormitätserkennungsschaltung 5 fort setzt.

Falls eine Abnormität, d. h. ein Fehler auf einer der LAN-Über tragungsleitungen stattfindet, d. h. auf einem der Busse BUS+ und BUS-, wählt die Eingabeauswahlschaltung 6 Daten bzw. einen Wert, die an einen Bus gegeben wurden, der normal arbeitet, aus und gibt diese aus. Zu diesem Zweck ist die Eingabeauswahlschaltung auch mit der Abnormitätserkennungsschaltung 5 verbunden.

Fig. 41 ist ein Schaltbild, das eine spezifische Schaltungskon figuration eines Teils der Sender-Empfänger-Vorrichtung 1, die in Fig. 40 gezeigt ist, zeigt, d. h. die Treiberschaltung 2, die Ausgabesteuerschaltung 3, die Buseingabeschaltung 4, die Abnor mitätserkennungsschaltung 5 und die Rücksetzschaltung 8.

Die Ausgabesteuerschaltung 3 weist einen Flip-Flop F1 und Gatter G1 und G3 auf. Das Gatter G1, das durch ein Stand-by-Signal , das von einer Stand-by-Steuerschaltung 7 ausgegeben wird, ge steuert wird, empfängt an den Anschluß 9 gelieferte Eingabedaten TX. Die Eingabedaten TX empfangend treibt die Ausgabesteuer schaltung 3 die Treiberschaltung 2 und ein den Eingabedaten bzw. dem Eingabewert TX entsprechendes Signal wird über die Anschlüsse 13 und 14 an die Busse BUS+ und BUS- übertragen.

Die Treiberschaltung 2 weist einen PMOS-Transistor P1, einen NMOS-Transistor N1 und einen Inverter T1 auf. Das Potential VD wird an die Source des PMOS-Transistors P1 angelegt, dessen Drain mit dem Terminal 13 verbunden ist. Das Potential VS wird an die Source des NMOS-Transistors N1 angelegt, dessen Drain mit dem Terminal 14 verbunden ist. Dementsprechend treibt der PMOS- Transistor P1 den Bus BUS+, so daß er in derselben Phase wie der Eingabewert TX ist, und der NMOS-Transistor N1 treibt den Bus BUS- mit der dem Eingabewert TX entgegengesetzten Phase.

Die Buseingabeschaltung 4 weist einen Komparator CP zum Verglei chen des an den Bus BUS+ gelieferten Wertes und eines Referenz potentials VR zum Erhalt eines Signals VP, einen Komparator CM zum Vergleich des an den Bus BUS- gegebenen Wertes und des Refe renzpotentials VR zum Erhalt eines Signals VM und einen Kompara tor CO zum Erhalt eines Differentialsignals VO der an die Busse BUS+ und BUS- gegebenen Daten auf.

Das Referenzpotential VR ist normalerweise auf das Potential (VD + VS)/2 eingestellt. Das Signal VP erreicht "H", falls das Potential des an den Bus BUS+ gegebenen Wertes größer als das Re ferenzpotential VR ist, und es erreicht "L", falls er kleiner als dieses ist. Das Signal VM erreicht "H", falls das Potential des an den Bus BUS- gegebenen Wertes kleiner als das Referenzpo tential VR ist und es erreicht "L", falls es größer als dieser ist. Das Signal VO erreicht "H", falls das Potential des an den Bus BUS+ gegebenen Wertes größer als das Potential des an den Bus BUS- gegebenen Wertes ist, und es erreicht "L" falls es kleiner ist. Dementsprechend sind, falls die Busse BUS+ und BUS- normal sind, diese drei Signale VP, VO und VM miteinander in Phase.

Die Abnormitäterkennungsschaltung 5 weist T Flip-Flops TP1 und TP2 zum Zählen des Signals VP, einen D Flip-Flop DP zum Verrie geln der Ausgabe des Flip-Flops TP2, T Flip-Flops TM1 und TM2 zum Zählen des Signals VM, einen D Flip-Flop DM zum Verriegeln der Ausgabe des Flip-Flops TM2 und ein NUND-Gatter GO zum Nehmen der logischen Summe der Ausgaben der D Flip-Flops DP und DM auf.

Die Ausgaben der D Flip-Flops DP und DM sind Signale und , die durchs Verriegeln und Invertieren der Ausgaben der Flip-Flops TP2 bzw. TM2 erhalten werden, die an die Eingabeauswahlschaltung 6 übertragen werden.

Die Eingabeauswahlschaltung 6, obwohl sie nicht im Detail darge stellt ist, überträgt das Signal VO an den Anschluß 11, wenn die LAN-Übertragungsleitungen normal arbeiten, oder wenn normale Da ten an die LAN-Übertragungsleitungen gegeben werden. Falls eine Abnormität bzw. ein Fehler stattfindet, z. B. falls einer der Busse BUS+ und BUS- auf das Potential VS oder VD kurzgeschlossen wird, empfängt die Eingabeauswahlschaltung 6 das Signal , , die von der Abnormitätserkennungsschaltung 5 ausgegeben werden und wählt ein Signal, das an einen normalen Bus angelegt ist, aus, und überträgt es an den Anschluß 11.

Nun wird der Betrieb der Abnormitätserkennungsschaltung 5 zu der Zeit, wenn der Bus BUS+ auf das Potential VS kurzgeschlossen ist, als ein Beispiel genommen. Das Signal VP fällt auf "L" und wird in diesem Zustand gehalten bzw. fixiert. Da der Bus BUS- normal arbeitet, wird das normale Potential an den Anschluß 14 gegeben. In dem an dem Anschluß 14 gegebenen Potential wird jedoch normalerweise ein Spannungsabfall durch den An-Widerstand des Transistors N1 verursacht, so daß es nicht auf das Potential VS abfällt. Dementsprechend ist, falls der Bus BUS+ auf das Po tential VS kurzgeschlossen ist, selbst wenn der Bus BUS- das "L"- Niveau erhält, das am Anschluß 13 erscheinende Potential niedriger. Darum wird die Differentialausgabe VO auch auf "L" fixiert.

Dementsprechend liefert wie später beschrieben die Rücksetz schaltung 8 das Rücksetzsignal nicht an die Abnormitätser kennungsschaltung 5. Als ein Ergebnis wird das Rücksetzen für die Flip-Flops TP1, TP2, DP, TM1, TM2 und DM, die im normalen Betrieb durch das Rücksetzsignal rückzusetzen sind, nicht ausgeführt, und das Zählen durch diese Flip-Flops wird gestartet.

Andererseits, da das Signal VP auf "L" fixiert ist, arbeiten die Flip-Flops TP1, TP2 und DP nicht. Das Signal VM überträgt das Potential, das dem an dem Bus BUS- gegebenen Potential ent spricht, und sein Abfall wird durch TM1 und TM2, die das Zählen begonnen haben, gezählt. Dann arbeitet beim vierten Abfall des Signals VM der Flip-Flop DM und das Signal erreicht "L".

Dieses wird an die Eingabeauswahlschaltung 6 zum Übertragen einer Abnormität auf dem Bus BUS+ übertragen.

Auf demselben Weg erreicht das Signal "L", falls eine Abnor mität auf dem Bus BUS- stattfindet, und die Abnormität wird an die Eingabeauswahlschaltung 6 übertragen. Die Inversion der lo gischen Summe der Signale und wird von dem Gatter GO als Signal ERR ausgegeben, und das Signal ERR wird an den Anschluß 10 und die Ausgabesteuerschaltung 3 übertragen. In der Ausgabesteu erschaltung 3 wird, wenn das Signal ERR "L" erreicht, der Flip- Flop F1 zurückgesetzt. Die Ausgabe des Gatters G3 erreicht dementsprechend "H", und die Treiberschaltung 2 wird ausgeschal tet.

Die Rücksetzschaltung 8 weist Inverter 12-14 zum Erzeugen des Rücksetzsignals , das ein negativer Puls mit einem Abfall des Signals VO ist, ein NUND-Gatter G4 und einen Kondensator C auf. Das Rücksetzsignal wird an die Rücksetzanschlüsse der Flip- Flops TP1, TP2, DP, TM1, TM2 und DM, die in der Abnormi tätserkennungsschaltung 5 enthalten sind, über das UND-Gatter G2 angelegt, und diese Flip-Flops werden fortlaufend zurückgesetzt, solange das Signal VO normale Potentialwechsel liefert. Falls jedoch das durch das Signal VO gegebene Potential fixiert ist, sitzt das Rücksetzsignal RAST diese Flip-Flops wie oben beschrie ben nicht zurück. Eine Stromversorgungs-Rücksetzschaltung ROP ist mit dem UND-Gatter G2 verbunden, um ein Rücksetzsignal auch auf das Einschalten der Stromversorgung hin zu erzeugen.

Nachdem das Fehlersignal ERR einmal als "L" ausgegeben ist, falls die Busse BUS+, BUS- die Abnormitäten nicht mehr aufweisen und ein normaler Wert an dieselben angelegt ist, kommt die Dif ferentialausgabe VO aus dem fixierten Zustand. Derart wird das Rücksetzsignal an die Rücksetzanschlüsse der Flip-Flops TP1, TP2, DP, TM1, TM2 und DM in der Abnormitätserkennungsschal tung 5 geliefert. D. h., das Rücksetzsignal wird beim ersten Anstieg des Signals VO ausgegeben und alle die Flip-Flops in der Abnormitätserkennungsschaltung 5 werden zurückgesetzt. Dement sprechend erreicht das Fehlersignal ERR auch "H".

Wenn das Fehlersignal ERR "H" erreicht, geht der Flip-Flop F1 der Ausgabesteuerschaltung 3 von dem Rücksetzzustand in den Be triebszustand und das Gatter G3 öffnet mit einem Anstieg des an den Anschluß 9 angelegten Eingabewertes und ähnliches. Als Folge arbeitet die Treiberschaltung 2 entsprechend dem Eingabewert bzw. der Eingabedaten.

Bei der beschriebenen Technik wird, falls eine Abnormität bzw. ein Fehler auf nur einer aus dem Paar der Übertragungsleitungen stattfindet, der an die andere normale Übertragungsleitung ange legte Wert in die Sender-Empfänger-Vorrichtung eingegeben, aber der Eingabewert kann nicht an die andere Übertragungsleitung an gelegt werden, da die Treiberschaltung ausgeschaltet ist. Dementsprechend gibt es, wenn ein Netzwerk mit einer Mehrzahl von Einheiten über das Paar von Übertragungsleitungen gebildet wird, das erste Problem, daß alle Einheiten ausschalten, falls ein Fehler bzw. eine Abnormität auf einer aus dem Paar von Über tragungsleitungen auftritt, mit dem Ergebnis, daß die gegensei tige Kommunikation unmöglich wird.

Desweiteren werden, wenn die gegenseitige Kommunikation einmal unmöglich geworden ist, da keine Einheit Daten bzw. Werte an die Übertragungsleitungen liefert, die Verarbeitungsvorgänge für den Fehler, die an die Ausgabesteuerschaltung geliefert werden, nicht gelöscht, selbst falls die Übertragungsleitung sich von der Abnormität erholt hat bzw. diese nicht mehr aufweist. Als Folge gibt es das zweite Problem, das die Stromversorgung erneut eingeschaltet werden muß, um die Treiberschaltung wiederzube leben.

Desweiteren wird bei der wie oben beschrieben aufgebauten Abnor mitätserkennungsschaltung, wenn eine Abnormität auf einer aus dem Paar von Übertragungsleitungen auftritt, die Abnormität nicht erkannt bis auf der anderen normalen ein Puls viermal oder mehr auftritt. Darum gibt es das dritte Problem, daß der erste Teil der Daten nicht normal übertragen wird, selbst nachdem die Übertragungsleitung den normalen Zustand wieder erreicht hat. Das kann ein Problem in einigen Spezifikationen des Systems ver ursachen.

Es ist Aufgabe der vorliegenden Erfindung eine Zwei-Leitungs- Eingabe-/Ausgabevorrichtung, die in der Lage ist, das Unmöglich werden der Kommunikation zu verhindern, selbst wenn eine Abnor mität auf einer aus einem Paar von Übertragungsleitungen auf tritt, zu schaffen. Es ist weiter Aufgabe der Erfindung eine Zwei-Leitungs-Eingabe-/Ausgabevorrichtung mit einer verbesserten Zuverlässigkeit der automatischen Reaktivierung einer Treiber schaltung ohne die Notwendigkeit des Anschaltens der Stromver sorgung, selbst wenn eine Abnormität einmal auf eine Übertra gungsleitung auftritt und diese sich erholt, zu schaffen. Es ist weiter Aufgabe der Erfindung eine Zwei-Leitungs-Eingabe- /Ausgabevorrichtung zu schaffen, die in der Lage ist eine Abnor mität zu erkennen, falls eine Abnormität auf einer aus einem Paar von Übertragungsleitungen auftritt, wenn ein Puls auf der anderen normalen Übertragungsleitung nur einmal auftritt.

Diese Aufgabe wird gelöst durch eine Zwei-Leitungs-Ausgabevor richtung nach Anspruch 1 oder 9 oder 16 oder 20 oder 28.

Nach einer ersten Ausführungsform weist eine Zwei-Leitungs-Ein gabe-/Ausgabevorrichtung, die mit einer ersten und einer zweiten Übertragungsleitung verbunden ist, auf denen ein erstes bzw. ein zweites Signal, deren Phasen einander entgegengesetzt sind, übertragen werden (a) eine erste und eine zweite Treiberschaltung zum Liefern des ersten und zweiten Signals an die erste bzw. die zweite Übertragungsleitung; (b) eine Eingabeschaltung, die das erste und das zweite Signal empfängt, zum Erzeugen eines ersten Vergleichssignals, das durch Vergleich des ersten Signals und eines vorbestimmten Potentials erhalten wird, eines zweiten Vergleichssignals, das durch Vergleich des zweiten Signals und des vorbestimmten Potentials erhalten wird, und eines dritten Vergleichssignals, das durch Vergleich des ersten Signals und des zweiten Signals erhalten wird; (c) eine Rücksetzschaltung, die das dritte Vergleichssignal zum Erzeugen eines Rücksetzsignals, das aktiviert wird, wenn die erste und die zweite Über tragungsleitung normal sind, empfängt; (d) eine Abnormitätserken nungsschaltung, die das erste und das zweite Vergleichssignal und das Rücksetzsignal zum Erzeugen eines ersten und eines zweiten Fehlersignals, die aktiviert werden, wenn eine Abnormität auf einer der ersten bzw. der zweiten Übertragungsleitungen auftritt, empfängt; und (e) eine Ausgabesteuerschaltung, die einen Eingabewert bzw. Eingabedaten, auf denen das erste und das zweite Signal basieren, und das erste und das zweite Fehlersignal empfängt, zum Stoppen des Treibens bzw. des Betriebes der ersten bzw. der zweiten Treiberschaltung, wenn eines der ersten und der zweiten Fehlersignale aktiv ist, und zum Treiben der ersten und der zweiten Treiberschaltung entsprechend dem Eingabewert bzw. den Eingabedaten, wenn das erste und das zweite Fehlersignal inaktiv sind, auf.

Bevorzugterweise liefert die Rücksetzschaltung weiter (c-1) ein Hilfsrücksetzsignal, das nicht mit dem dritten Vergleichssignal in Beziehung steht, und die Abnormitätserkennungsschaltung weist (d-1) einen ersten Zähler, der das erste Vergleichssignal zählt und durch das Rücksetzsignal zurückgesetzt wird, (d-2) einen er sten D Flip-Flop, der eine Ausgabe der ersten Zählers als Träger empfängt und durch das Hilfsrücksetzsignal zurückgesetzt wird, (d-3) einen zweiten Zähler, der das zweite Vergleichssignal zählt und durch das Rücksetzsignal zurückgesetzt wird, und (d-4) einen zweiten D Flip-Flop, der eine Ausgabe des zweiten Zählers als Trigger empfängt und durch das Hilfsrücksetzsignal zurückgesetzt wird, auf.

Bevorzugterweise weist die Rücksetzschaltung (c-2) eine Strom versorgungs-Rücksetzschaltung auf, die mit dem Rücksetzen einer Stromversorgung arbeitet und das Hilfsrücksetzsignal erzeugt.

Bevorzugterweise weist die Rücksetzschaltung weiter ein Gatter zum Zurücksetzen zum Erzeugen des Hilfsrücksetzsignals durch Nehmen des UND eines externen Rücksetzsignals, das von außerhalb der Rücksetzschaltung zugeführt wird, und einer Ausgabe der Stromversorgungs-Rücksetzschaltung auf.

Bevorzugterweise weist die Abnormitätserkennungsschaltung (d-5) ein Fehlersignalgatter zur Erzeugung eines dritten Fehlersignals durch Nehmen des ODER des ersten und des zweiten Fehlersignals, und (d-6) einer Latch- bzw. Verriegelungsschaltung zum Verriegeln des dritten Fehlersignals und zur Erzeugung eines vierten Fehlersignals auf.

Nach einem zweiten Aspekt der vorliegenden Erfindung weist eine Zwei-Leitungs-Eingabe-/Ausgabevorrichtung, die mit einer ersten und einer zweiten Übertragungsleitung verbunden ist, auf welchen ein erstes bzw. ein zweites Signal mit einander entgegengesetzten Phasen übertragen werden, (a) eine Treiberschaltung zum Liefern des ersten und des zweiten Signals an die ersten bzw. die zweite Übertragungsleitung, (b) eine Eingabeschaltung, die das erste und das zweite Signal empfängt, zum Erzeugen eines ersten Ver gleichsignals, das durch Vergleich des ersten Signals und eines vorbestimmten Potentials erhalten wird, eines zweiten Ver gleichssignals, das durch Vergleich des zweiten Signals und des vorbestimmten Potentials erhalten wird, und eines dritten Ver gleichssignals, das durch Vergleich des ersten Signals und des zweiten Signals erhalten wird; (c) eine Rücksetzschaltung, die das dritte Vergleichssignal empfängt, zum Erzeugen eines Rück setzsignals, das aktiviert wird, wenn die erste und die zweite Übertragungsleitung normal sind; (d) eine Abnormitätserkennungs schaltung, die das erste und das zweite Vergleichssignal und das Rücksetzsignal empfängt, zur Erzeugung eines Fehlersignals, das aktiviert wird, wenn eine Abnormität auf einer der ersten bzw. der zweiten Übertragungsleitungen auftritt; (e) eine Ausgabe steuerschaltung, die einen Eingabewert bzw. Eingabedaten, auf welchen das erste und das zweite Signal basieren, und das Feh lersignal empfängt, zum Stoppen des Treibens der Treiberschaltung im Prinzip, wenn das Fehlersignal aktiv ist, und zum Treiben der Treiberschaltung entsprechend dem Eingabewert bzw. den Eingabedaten, wenn das Fehlersignal inaktiv ist; und (f) einen Timer (Zeitsteuerung), der das Fehlersignal empfängt, um mit dessen Aktivierung zum Liefern eines speziellen Treibersignals nach einem gewissen Zeitraum ab der Aktivierung des Fehlersignals an die Ausgabesteuerschaltung gestartet zu werden, um die Ausgabesteuerschaltung zum Treiben der Treiberschaltung zu brin gen, als Ausnahme, selbst wenn das Fehlersignal aktiv ist, auf.

Bevorzugterweise ist das Fehlersignal einzeln, der Timer ist einzeln, und das spezielle Treibersignal ist einzeln.

Bevorzugterweise bildet das Fehlersignal ein Paar, der Timer bildet ein Paar und liefert ein Paar der speziellen Treibersi gnale an die Ausgabesteuerschaltung und die Rücksetzschaltung empfängt weiter ein erstes und ein zweites Vergleichssignal und gibt, auf der Basis von jedem derselben ein erstes bzw. ein zweites Hilfsrücksetzsignal zum Rücksetzen des Paares von Timern zusammen mit dem Paar von Fehlersignalen aus.

Bevorzugterweise bildet das Fehlersignal ein Paar, der Timer bildet ein Trio und liefert ein Trio der speziellen Treibersi gnale an die Ausgabesteuerschaltung, und die Rücksetzschaltung empfängt weiter das erste und das zweite Vergleichssignal und gibt, auf der Basis derselben ein erstes bzw. ein zweites Hilfs rücksetzsignal zum Rücksetzen des Trios der Timer zusammen mit dem Paar der Fehlersignale aus.

Nach einem dritten Aspekt der vorliegenden Erfindung weist eine Zwei-Leitungs-Eingabe-/Ausgabevorrichtung, die mit einer ersten und einer zweiten Übertragungsleitung verbunden ist, auf welchen ein erstes bzw. ein zweites Signal mit einander entgegengesetzten Phasen übertragen werden, (a) eine erste und eine zweite Trei berschaltung zum Liefern des ersten und des zweiten Signals die erste bzw. die zweite Übertragungsleitung; (b) eine Eingabe schaltung, die das erste und das zweite Signal empfängt, zum Er zeugen eines ersten Vergleichssignals, das durch Vergleich des ersten Signals und eines vorbestimmten Potentials erhalten wird, und eines zweiten Vergleichssignals, das durch Vergleich des zweiten Signals und des vorbestimmten Potentials erhalten wird, und eines dritten Vergleichssignals, das aus einem Vergleich zwischen dem ersten Signal und dem zweiten Signal resultiert; (c) eine Rücksetzschaltung, die das dritte Vergleichssignal empfängt, zur Erzeugung eines Rücksetzsignals, das aktiviert ist, wenn die erste und die zweite Übertragungsleitung normal sind; (d) eine Abnormitätserkennungsschaltung mit (d-1) einem ersten Zähler, der durch das Rücksetzsignal zurückgesetzt wird und das zweite Vergleichssignal zur Ausgabe einer ersten Zählausgabe zählt, (d-2) einen ersten D Flip-Flop, der die erste Zählausgabe als Trigger empfängt und durch das Rücksetzsignal zurückgesetzt wird, zur Erzeugung eines ersten Fehlersignals, das aktiviert ist, wenn eine Abnormität auf der ersten Übertragungsleitung auftritt, (d- 3), einen zweiten Zähler, der durch das Rücksetzsignal zurückgesetzt wird, zum Zählen des ersten Vergleichssignals zur Ausgabe einer zweiten Zählausgabe, (d-4) einen zweiten D Flip- Flop, der die zweite Zählausgabe als Trigger empfängt und durch das Rücksetzsignal zurückgesetzt wird, zur Erzeugung eines zweiten Fehlersignals, das aktiviert ist, wenn eine Abnormität auf der zweiten Übertragungsleitung auftritt; und (e) eine Ausgabesteuerschaltung, (e-1) die einen Eingabewert bzw. Eingabedaten, auf welchen das erste und das zweite Signal basieren, und das erste und das zweite Fehlersignal empfängt, (e- 2) zum Treiben der Treiberschaltung entsprechend dem Eingabewert bzw. den Eingabedaten, wenn das erste und das zweite Fehlersignal inaktiv sind, und (e-3) zum Stoppen des Betriebes der ersten und der zweiten Treiberschaltung im Prinzip, wenn eines der ersten bzw. der zweiten Fehlersignale aktiv ist, und zum Treiben der ersten und der zweiten Treiberschaltung als eine Ausnahme, wenn die erste Zählausgabe bzw. die zweite Zählausgabe vorbestimmte Werte erreichen, auf.

Bevorzugterweise weist die Abnormitätserkennungsschaltung weiter (d-5) ein Gatter für ein Fehlersignal zum Erzeugen eines dritten Fehlersignals durch Nehmen des ODER des ersten und des zweiten Fehlersignals auf, und die Rücksetzschaltung empfängt weiter das dritte Fehlersignal und weist einen Zähler zum Zurücksetzen, der das dritte Vergleichssignal als Trigger zählt und durch das dritte Fehlersignal zurückgesetzt wird, auf.

Nach einem vierten Aspekt der vorliegenden Erfindung weist eine Zwei-Leitungs-Eingabe-/Ausgabevorrichtung, die mit einer ersten und einer zweiten Übertragungsleitung verbunden ist, auf welchen ein erstes bzw. ein zweites Signal, deren Phasen einander entge gengesetzt sind, übertragen werden (a) eine Treiberschaltung zum Liefern des ersten und des zweiten Signals an die erste bzw. die zweite Übertragungsleitung; (b) eine Eingabeschaltung, die das erste und das zweite Signal zur Erzeugung eines ersten bzw. eines zweiten Referenzsignals, die anzeigen ob das erste und das zweite Signal normal sind oder nicht, empfängt; (c) eine Abnor mitätserkennungsschaltung, die das erste und das zweite Refe renzsignal empfängt, zur Erzeugung eines Fehlersignals, das ak tiviert ist, wenn eine Abnormität auf einer der ersten und der zweiten Übertragungsleitungen auftritt; (d) eine Ausgabesteuer schaltung, die einen Eingabewert bzw. Eingabedaten, auf welchem das erste und das zweite Signal basieren, und das Fehlersignal empfängt, zum Stoppen des Betriebes der Treiberschaltung, wenn das Fehlersignal aktiv ist, und zum Treiben der Treiberschaltung entsprechend dem Eingabewert bzw. den Eingabedaten, wenn das Feh lersignal inaktiv ist; auf, und die Abnormitätserkennungs schaltung weist (c-1) eine Koinzidenzerkennungsschaltung zur Er zeugung eines Koinzidenz- bzw. Übereinstimmungerkennungssignals, das aktiviert ist, wenn das erste und das zweite Referenzsignal koinzidieren bzw. miteinander übereinstimmen, und (c-2) eine Ko inzidenzerkennungshalteschaltung zum Halten des Koinzidenzerken nungssignals und zum Erzeugen des Fehlersignals auf.

Nach einem fünften Aspekt der vorliegenden Erfindung weist eine Zwei-Leitungs-Eingabe-/Ausgabevorrichtung, die mit einer ersten und einer zweiten Übertragungsleitung verbunden ist, auf welchen ein erstes bzw. ein zweites Signal, deren Phasen einander entge gengesetzt sind, übertragen werden, (a) eine Treiberschaltung zum Liefern des ersten und des zweiten Signals an die erste bzw. die zweite Übertragungsleitung; (b) eine Eingabeschaltung, die das erste und das zweite Signal empfängt, zum Erzeugen eines ersten bzw. eines zweiten Referenzsignals, die anzeigen, ob das erste und das zweite Signal normal sind oder nicht; (c) eine Abnormi tätserkennungsschaltung, die das erste und das zweite Referenzsi gnal empfängt, zum Erzeugen eines Fehlersignals, das aktiviert ist, wenn eine Abnormität auf einer der ersten und der zweiten Übertragungsleitungen auftritt; und (d) eine Ausgabesteuerschal tung, die einen Eingabewert bzw. Eingabedaten, auf welchen das erste und das zweite Signal basieren, und das Fehlersignal emp fängt, zum Stoppen des Treibens der Treiberschaltung, wenn das Fehlersignal aktiv ist, und zum Treiben der Treiberschaltung ent sprechend dem Eingabewert bzw. den Eingabedaten, wenn das Fehler signal inaktiv ist, auf, wobei die Abnormitätserkennungsschaltung (c-1) einen ersten Einmalpuls-Multivibrator, der das erste Refe renzsignal als Trigger empfängt und ein Signal in der Form eines Pules ausgibt, (c-2) einen zweiten Einmalpuls-Multivibrator, der ein Signal, das durch Invertierung des ersten Referenzsignals er halten wird, als Trigger empfängt und ein Signal in der Form ei nes Pulses ausgibt, (c-3) einen dritten Einmalpuls-Multivibrator, der das zweite Referenzsignal als Trigger empfängt und ein Signal in der Form eines Pulses ausgibt, (c-4) einen vierten Einmalpuls- Multivibrator, der ein Signal, das durch Invertierung des zweiten Referenzsignals erhalten wird, als Trigger empfängt und ein Si gnal in der Form eines Pulses ausgibt, und (c-5) ein Gatter zur Abnormitätserkennung zum Nehmen des ODER der Ausgaben der ersten bis vierten Einmalpuls-Multivibratoren zur Erzeugung des Fehler signals aufweist.

Nach dem ersten Aspekt der vorliegenden Erfindung wird, wenn eine Abnormität auf der ersten Übertragungsleitung auftritt, das Trei ben der ersten Treiberschaltung entsprechend derselben gestoppt, und die Zerstörung der ersten Treiberschaltung wird vermieden. Andererseits wird das Treiben der zweiten Treiberschaltung ent sprechend der normalen zweiten Übertragungsleitung nicht gestoppt und der Wert bzw. die Daten werden an die zweite Übertragungslei tung gegeben.

Bei dem zweiten Aspekt der vorliegenden Erfindung wird, falls eine Abnormität auf einer Übertragungsleitung auftritt, das Trei ben der Treiberschaltung einmal gestoppt. Nachdem das Treiben der Treiberschaltung gestoppt ist, wird das Treiben der Treiberschal tung durch einen Timer nach einer vorbestimmten Zeitperiode zeit weilig gestartet. Derart wird, falls sich die Übertragungsleitung von der Abnormität wieder erholt hat bzw. in ihren Normalzustand zurückgekehrt ist, der Wert bzw. die Daten an die Übertragungs leitung gegeben.

Bei dem dritten Aspekt der vorliegenden Erfindung wird, falls eine Abnormität auf einer Übertragungsleitung auftritt, das Trei ben der Treiberschaltung einmal gestoppt. Nachdem das Treiben der Treiberschaltung gestoppt ist, wird, wenn der Eingabewert für eine vorbestimmte Anzahl gezählt ist, das Treiben der Treiber schaltung zeitweilig wieder gestartet. Derart wird, falls die Übertragungsleitung sich von der Abnormität erholt hat, der Wert bzw. die Daten an die Übertragungsleitung gegeben.

Bei dem vierten Aspekt der vorliegenden Erfindung erkennt eine Koinzidenzerkennungsschaltung einen Fall, in welchem das erste und das zweite Referenzsignal nicht miteinander übereinstimmen und die Koinzidenzerkennungsschalteschaltung hält das Resultat.

Bei dem fünften Aspekt der vorliegenden Erfindung ergibt das ODER der Ausgaben des ersten und des zweiten Einmalpuls-Multivibrators zwei unterschiedliche logische Werte, wenn das erste Signal normal ist und wenn es nicht normal ist. Außerdem gibt das ODER der Ausgaben des dritten und des vierten Einmalpuls- Multivibrators zwei unterschiedliche logische Werte, wenn das zweite Signal normal ist wenn es nicht normal ist.

Dementsprechend wird bei dem ersten Aspekt der vorliegenden Er findung vermieden, daß kein Wert bzw. keine Daten auf der norma len zweiten Übertragungsleitung existieren, und wenn die erste Übertragungsleitung, auf der die Abnormität auftrat, wieder nor mal ist, kann das erkannt werden. Dann kann das Treiben bzw. der Betrieb der ersten Treiberschaltung wieder gestartet werden.

Bei dem zweiten und dem dritten Aspekt der vorliegenden Erfindung wird es vermieden, daß kein Wert auf der erholten bzw. wiederher gestellten Übertragungsleitung existiert, und es wird erkannt, daß die Übertragungsleitung sich von der Abnormität erholt hat. Derart kann das Treiben bzw. der Betrieb der Treiberschaltung er neut gestartet werden.

Bei dem vierten und dem fünften Aspekt der vorliegenden Erfindung kann die Zuverlässigkeit verbessert werden, da eine Abnormität auf einer Übertragungsleitung in einem frühen Zustand erkannt werden kann.

Weiterbildungen der Erfindung sind in den Unteransprüchen gekenn zeichnet.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figu ren. Von den Figuren zeigen:

Fig. 1 und 2 Blockdarstellungen zur Beschreibung der ersten Ausführungsform;

Fig. 3 eine Konzeptionsansicht zur Beschreibung der ersten Ausführungsform;

Fig. 4 ein Schaltbild zur Beschreibung der ersten Ausführungsform;

Fig. 5 eine Blockdarstellung zur Beschreibung des er sten spezifischen Aufbaus der zweiten Ausfüh rungsform;

Fig. 6 ein Schaltbild zur Beschreibung der ersten spezifischen Struktur der zweiten Ausführungs form;

Fig. 7 ein Schaltbild zur Beschreibung der zweiten spezifischen Struktur der zweiten Ausführungs form;

Fig. 8 ein Schaltbild zur Beschreibung der dritten spezifischen Struktur der zweiten Ausführungs form;

Fig. 9 eine Blockdarstellung zur Beschreibung der dritten spezifischen Struktur der zweiten Aus führungsform;

Fig. 10 ein Schaltbild zur Beschreibung der dritten Ausführungsform;

Fig. 11 eine Blockdarstellung zur Beschreibung der er sten spezifischen Struktur der vierten Ausfüh rungsform;

Fig. 12 ein Schaltbild zur Beschreibung der ersten spezifischen Struktur der vierten Ausführungs form;

Fig. 13 und 14 Zeitablaufdiagramme zur Beschreibung des Be triebes der ersten spezifischen Struktur der vierten Ausführungsform;

Fig. 15 eine schematische Darstellung zur Beschreibung des Betriebes der ersten spezifischen Struktur der vierten Ausführungsform;

Fig. 16 eine Blockdarstellung zur Beschreibung der zweiten spezifischen Struktur der vierten Aus führungsform;

Fig. 17 ein Schaltbild zur Beschreibung der zweiten spezifischen Struktur der vierten Ausführungs form;

Fig. 18 und 19 Zeitablaufdiagramme zur Beschreibung des Be triebes der zweiten spezifischen Struktur der vierten Ausführungsform;

Fig. 20 eine Blockdarstellung zur Beschreibung der dritten spezifischen Struktur der vierten Aus führungsform;

Fig. 21 eine Blockdarstellung zur Beschreibung der er sten spezifischen Struktur der fünften Ausfüh rungsform;

Fig. 22 ein Schaltbild zur Beschreibung der ersten spezifischen Struktur der fünften Ausführungs form;

Fig. 23 und 24 Zeitablaufdiagramme zur Beschreibung des Be triebes der ersten spezifischen Struktur der fünften Ausführungsform;

Fig. 25 ein Schaltbild zur Beschreibung der zweiten spezifischen Struktur der fünften Ausführungs form;

Fig. 26 und 27 Zeitablaufdiagramme zur Beschreibung des Be triebes der zweiten spezifischen Struktur der fünften Ausführungsform;

Fig. 28 ein Schaltbild zur Beschreibung der dritten spezifischen Struktur der fünften Ausführungs form;

Fig. 29 und 30 Zeitablaufdiagramme zur Beschreibung des Be triebes der dritten spezifischen Struktur der fünften Ausführungsform;

Fig. 31 ein Schaltbild zur Beschreibung der ersten spezifischen Struktur der sechsten Ausfüh rungsform;

Fig. 32 ein Zeitablaufdiagramm zur Beschreibung des Betriebes der ersten spezifischen Struktur der sechsten Ausführungsform;

Fig. 33 ein Schaltbild zur Beschreibung der zweiten spezifischen Struktur der sechsten Ausfüh rungsform;

Fig. 34 ein Schaltbild zur Beschreibung der dritten spezifischen Struktur der sechsten Ausfüh rungsform;

Fig. 35 ein Zeitablaufdiagramm zur Beschreibung des Betriebes der dritten spezifischen Struktur der sechsten Ausführungsform;

Fig. 36 ein Schaltbild zur Beschreibung der vierten spezifischen Struktur der sechsten Ausfüh rungsform;

Fig. 37 ein Zeitablaufdiagramm zur Beschreibung der vierten spezifischen Struktur der sechsten Ausführungsform;

Fig. 38 ein Schaltbild zur Beschreibung der fünften spezifischen Struktur der sechsten Ausfüh rungsform;

Fig. 39 ein Zeitablaufdiagramm zur Beschreibung des Betriebes der fünften spezifischen Struktur der sechsten Ausführungsform;

Fig. 40 eine Blockdarstellung zur Beschreibung in der Einleitung; und

Fig. 41 ein Schaltbild zu dieser Beschreibung.

(A) Erste bevorzugte Ausführungsform: (A-1) Basisstruktur:

Fig. 1 ist eine Blockdarstellung, die den Aufbau einer Sender- Empfänger-Vorrichtung (Transceiver) 100 entsprechend der ersten Ausführungsform zeigt. Der Transceiver 100 dient als das bildende bzw. das grundlegende Element einer Einheit, die mit einem Paar von Übertragungsleitungen verbunden ist, z. B. LAN-Übertragungs leitungen zum Einbau in einem Auto, der mit den Übertragungslei tungen zu verbindende Anschlüsse 13 und 14 aufweist. Als Maßnahme zur Verhinderung von Rauschen werden Signale mit einander entge gengesetzten Phasen allgemein auf dem Paar von Übertragungslei tungen übertragen.

Fig. 2 ist eine Blockdarstellung, wobei Einheiten 200a, 200b, die jeweils den Transceiver 100 aufweisen, mit den Bussen BUS+, BUS-, die die LAN-Übertragungsleitung 300 bilden, verbunden sind. Der Anschluß 13 ist mit dem Bus BUS+ verbunden, der auf das Potential VS heruntergezogen wird. Der Terminal 14 ist mit dem Bus BUS- verbunden, der auf das Potential VD hochgezogen wird. In jeder Einheit 200a, 200b, . . . , ist der Transceiver 100 mit einer Steuervorrichtung 110 verbunden und arbeitet unter der Steuerung derselben. Ein peripheres Element 120 ist auch mit der Steuervor richtung 110 verbunden. Das periphere Element 120 stellt Lampen, Sensoren und ähnliches des Autos dar.

Fig. 3 ist eine konzeptionelle Ansicht, die die Einheiten 200a, 200b, . . . , die mit der LAN-Übertragungsleitung 300 verbunden sind, in einem Auto 1000 darstellt. Die Einheiten 200a, 200b, die wie in der Figur gezeigt jeweils über die LAN-Übertra gungsleitung 300 verbunden sind, senden/empfangen Daten unterein ander durch bzw. über die Transceiver (Sender-Empfänger) 100, die in jeder von ihnen vorgesehen sind.

Unter Bezugnahme auf Fig. 1 wird die Struktur des Transceivers (der Sender-Empfänger-Vorrichtung) 100 beschrieben. Verglichen mit der Sender-Empfänger-Vorrichtung 1 weist die Sender-Empfän ger-Vorrichtung, d. h. der Transceiver, 100 eine Ausgabesteuer schaltung 30 anstelle der Ausgabesteuerschaltung 3 und Treiber schaltungen 21 und 22 anstelle der Treiberschaltung 2 auf.

Ein Eingabewert bzw. Eingabedaten TX, die an die Busse BUS+, BUS- anzulegen sind, werden an einem Anschluß 9 eingegeben. Ein Feh lersignal ERR, das eine Abnormität in den Bussen BUS+, BUS- an zeigt, wird von einer Abnormitätserkennungsschaltung 5 an einen Anschluß 10 angelegt. Der Wert bzw. die Daten, die den Bussen BUS+, BUS- geliefert werden, werden an einen Anschluß 11 ange legt.

An die Anschlüsse 13 und 14 werden die Ausgaben der Treiberschal tungen 21 und 22 zum Treiben von jedem der Busse BUS+, BUS- ge liefert. Die Ausgabesteuerschaltung 30, die mit dem Anschluß 9 verbunden ist, steuert das Treiben der Treiberschaltungen 21 und 22 entsprechend dem Eingabewert bzw. den Eingabedaten TX. Eine Buseingabeschaltung 4 ist mit den Anschlüssen 13 und 14 verbunden und überträgt Daten, die an die Busse BUS+, BUS- gegeben werden, über eine Eingabeauswahlschaltung 6 an den Anschluß 11.

Eine Stand-by-Steuerschaltung 7 empfängt die Angabe, ob ein Stand-by-Modus zu implementieren bzw. verwenden ist oder nicht, über den Anschluß 12 und gibt ein Stand-by-Signal /STB ( ) zur Steuerung, ob ein Modus für niedrigen Stromverbrauch, der nur die notwendigen und minimalen Funktionen der Treiberschaltungen 21, 22 und der Buseingabeschaltung 4 beläßt, implementiert bzw. verwendet werden soll oder nicht.

Der Wert bzw. die Werte (Daten), die an die Busse BUS+, BUS- ge geben werden, werden in der Buseingabeschaltung 4 in Signale VP, VM, VO konvertiert. Diese Signale sind Signale mit derselben Phase wie der an den Bus BUS+ gegebene Wert, wenn keine Abnormi tät bzw. kein Fehler auf den Bussen BUS+, BUS- auftritt. Die Si gnale VP und VM werden an die Abnormitätserkennungsschaltung 5 angelegt, bzw. das Signal VO wird an die Rücksetzschaltung 8 angelegt. Die Rücksetzschaltung 8 erzeugt ein Rücksetzsignal/RST ( ) aus dem Signal VO.

Falls eine Abnormität auf den Bussen BUS+, BUS- auftritt, akti viert die Abnormitätserkennungsschaltung 5 ein Fehlersignal ERR, das aus den Signalen VP, VM und dem Rücksetzsignal erzeugt wird. Wenn die Busse BUS+, BUS- normal sind, liefert die Rück setzschaltung 8 fortlaufend ein Rücksetzsignal/RST an die Abnor mitätserkennungsschaltung 5, so daß das ERR-Signal inaktiv wird.

Die Abnormitätserkennungsschaltung 5 erzeugt Signale/DPQ ( ), /DMQ ( ) aus den Signalen VP, VM und dem Rücksetzsignal/RST, und überträgt diese an die Eingabeauswahlschaltung 6. Das Signal /DPQ wird aktiviert, wenn eine Abnormität auf dem Bus BUS- auf tritt, bzw. das Signal/DMQ wird aktiviert, wenn eine Abnormität auf dem Bus BUS+ auftritt. Wenn eine Abnormität auf einem der Busse BUS+, BUS- auftritt, wählt die Eingabeauswahlschaltung 6 eines der Signale VM, VP, die dem Wert entsprechen, der an einen Bus gegeben wird, der normal arbeitet, aus und gibt es aus unter Steuerung durch die Signale/DPQ,/DMQ.

Das unterscheidet sich von der einleitend beschriebenen Technik dadurch, daß die Ausgabesteuerschaltung 30 das Fehlersignal ERR nicht von der Abnormitätserkennungsschaltung 5 empfängt. Anstelle dessen empfängt nicht nur die Eingabeauswahlschaltung 6, sondern auch die Ausgabesteuerschaltung 30 die Signale/DPQ,/DMQ. Der Betrieb bzw. das Treiben der Treiberschaltungen 21 und 22 wird auf der Basis dieser Signale gesteuert.

(A-2) Spezifische Struktur:

Fig. 4 ist ein Schaltbild bzw. eine Schaltungsdarstellung, die in die spezifischen Strukturen der Ausgabesteuerschaltung 30 und der Treiberschaltungen 21 und 22 der oben beschriebenen Ausführungs form zeigt. Die Ausgabesteuerschaltung 30 weist ein UND-Gatter G1 auf, zum Nehmen bzw. Ermitteln des logischen Produktes des Einga bewertes, der von dem Anschluß 9 geliefert wird, und des Stand- by-Signals/STB, das von der Stand-by-Steuerschaltung 7 geliefert wird, und gibt aus. Dementsprechend ist es also möglich, die Treiberschaltungen 21 und 22 mit dem Stand-by-Signal/STB auszu schalten.

Die Ausgabesteuerschaltung 30 weist außerdem D Flip-Flops F11 und F12 auf. Die Ausgabe des Gatters G1 wird an die Takteingabeenden T derselben geliefert. Das Flip-Flop F11 wird durch das Signal /DMQ zurückgesetzt bzw. das Flip-Flop F12 wird durch das Signal /DPQ zurückgesetzt.

Die Ausgabesteuerschaltung 30 weist außerdem NUND-Gatter G31 und G32 auf. Das Gatter G31 invertiert das logische Produkt der Aus gabe des Gatters G1 und ein Signal, das an das Ausgabeende Q des D Flip-Flops F11 angelegt ist, zur Ausgabe eines Signals TXP. Das Gatter G32 invertiert das logische Produkt der Ausgabe des Gat ters G1 und eines Signals, das an das Ausgabeende Q des D Flip- Flops F12 angelegt ist, und gibt ein Signal TXN aus.

Die Treiberschaltung 21 weist einen PMOS-Transistor P1 auf, bei dem das Potential VD an seine Source bzw. das Signal TXP an sein Gate angelegt ist, und dessen Drain mit dem Anschluß 13 verbunden ist. Die Treiberschaltung 22 weist einen NMOS-Transistor N1 auf, dessen Source mit dem Potential VS versorgt wird und dessen Drain mit dem Anschluß 14 verbunden ist. Die Treiberschaltung 22 weist weiter einen Inverter I1 auf, der das Signal TXN invertiert und dasselbe an das Gate des NMOS-Transistors N1 anlegt.

Wenn beide Busse BUS+ und BUS- normal arbeiten, treibt die Ausga besteuerschaltung 30 die Treiberschaltung 21 bzw. 22 entsprechend dem Eingabewert TX, der von dem Anschluß 9 eingegeben wird. Dementsprechend werden dem Eingabewert TX entsprechende Potentiale an die Anschlüsse 13 und 14 angelegt. Der Bus BUS+ wird auf das Potential VS heruntergezogen und der Bus BUS- wird auf das Potential VD heraufgezogen, wenn sie verwendet werden, so daß ein Signal mit derselben Phase wie der Eingabewert TX an den Bus BUS+ bzw. ein Signal mit der entgegengesetzten Phase an den Bus BUS- ausgegeben wird.

Nun wird angenommen, daß eine Abnormität bzw. ein Fehler wie ein Kurzschluß des Busses BUS+ auf das Potential VS auftritt. In ei nem solchen Fall erreichen die Signale /DMQ, /DPQ, die die Ausgabesteuerschaltung 30 von der Abnormitätserkennungsschaltung 5 empfängt, "L" bzw. "H". Der Flip-Flop F11 wird so zurückgesetzt, das Signal TXP erreicht "H", und der PMOS-Transistor P1 in der Treiberschaltung 21 schaltet ab. Als ein Ergebnis wird, selbst falls der Bus BUS+ auf das Potential VS kurzgeschlossen ist, verhindert, daß ein übermäßig großer Strom zu dem PMOS-Transistor P1 fließt.

Andererseits ist, da das Signal /DPQ auf "H" ist, der Flip-Flop F12 nicht zurückgesetzt, und der Eingabewert TX wird in ein Si gnal TXN konvertiert und an die Treiberschaltung 22 zum An- /Ausschalten des NMOS-Transistors N1 übertragen. D. h., daß der Eingabewert TX an den Bus BUS- übertragen werden kann.

Dasselbe kann in dem Fall angewendet werden, in dem eine Abnormi tät auf den Bus BUS- auftritt. Das Signal /DPQ, das die Ausgabe steuerschaltung 30 von der Abnormitätserkennungsschaltung 5 emp fängt, erreicht "L", und der Flip-Flop F12 wird zurückgesetzt. Der NMOS-Transistor N1 in der Treiberschaltung 22 schaltet derart ab, um einen übermäßig großen Strom am Fließen zu hindern.

Andererseits ist, da das Signal /DMQ auf "H" ist, der Flip-Flop F11 nicht zurückgesetzt, und der Eingabewert TX wird in ein Si gnal TXP konvertiert und an die Treiberschaltung 21 zum An- /Ausschalten des PMQS-Transistors P1 übertragen. D. h., daß der Eingabewert TX an den Bus BUS+ übertragen werden kann.

Wie oben beschrieben wird, wenn eine Abnormität auf einer der LAN-Übertragungsleitungen 300 auftritt, die Treiberschaltung für den Bus mit der Abnormität abgeschaltet, und ein Wert wird auf den anderen normalen Bus übertragen, so daß die Kommunikation nicht unmöglich wird, falls eine Abnormität auftritt.

Als nächstes wird angenommen, daß die LAN-Übertragungsleitung 300 sich von der Abnormität erholt hat. Die Buseingabeschaltung 4 ar beitet unabhängig von der Anwesenheit/Abwesenheit der Abnormität zur Erkennung von Daten auf den LAN-Übertragungsleitungen 300. Dementsprechend sind die Signale /DPQ und /DMQ, die von der Abnormitätserkennungsschaltung 5 ausgegeben werden, in diesem Fall beide auf "H". Darum sind die Flip-Flops F11 und F12 der Ausgabesteuerschaltung 30 betriebsbereit. Falls der Eingabewert in dieser Situation kommt, wird der Eingabewert TX in die Signale TXP, TXN konvertiert und an die Treiberschaltungen 21 bzw. 22 übertragen, und es wird wieder das Zwei-Leitungs-System betrie ben.

Wie oben beschrieben bleibt, entsprechend der ersten Ausführungs form, selbst falls eine Abnormität auf einer aus dem Paar von Übertragungsleitungen stattfindet, die Kommunikation bzw. der Austausch möglich, da der Wert unter Verwendung der anderen nor malen Übertragungsleitung übertragen wird. Desweiteren erreichen, wenn die Übertragungsleitung sich von der Abnormität erholt hat bzw. wieder normal ist, die Signale /DPQ und /DMQ "H" und die Treiberschaltung, deren Betrieb gestoppt wurde, erholt sich dementsprechend wieder bzw. wird wieder betriebsbereit, und es kehrt automatisch der Betrieb des Zwei-Leitungs-Systems zurück.

(B) Zweite Ausführungsform

In beiden Fällen, dem einleitend beschriebenen Fall und bei der ersten Ausführungsform, basiert die Steuerung des Stoppens des Betriebes der Busse BUS+, BUS- auf den Signalen /DMQ und /DPQ, die von der Abnormitätserkennungsschaltung 5 ausgegeben werden. Nun sind die logischen Werte der Signale /DMQ und /DPQ durch das Signal VO beeinflußt, das von der Buseingabeschaltung 4 ausgege ben wird. Jedoch kann das Auftreten von Rauschen auf den Bussen BUS+, BUS- ein Rauschen in der Ausgabe des Signals VO verursa chen. In einem solchen Fall kann das Rücksetzsignal /RST akti viert werden, selbst falls eine Abnormität auf einer Übertragungsleitung stattfindet, zum Treiben der Busse BUS+, BUS- (Fehlerannulierung = Error Cancel), was nicht wünschenswert ist.

Um ein solches Problem zu vermeiden, wird eine Fehlerannulierung aufgrund einer Fehlfunktion des Signals VO durch Rücksetzen der Resets der Flip-Flops DP und DM mit dem Stand-by-Signal /STB ver hindert.

(B-1) Erste spezifische Struktur:

Fig. 5 ist eine Blockdarstellung, die die Struktur eines Tran sceivers (Sender-Empfänger-Vorrichtung) 101 entsprechend der zweiten Ausführungsform zeigt. Verglichen mit der ersten Ausfüh rungsform ist eine Ausgabesteuerschaltung 31 anstelle der Ausga besteuerschaltung 30, eine Abnormitätserkennungsschaltung 51 an stelle der Abnormitätserkennungsschaltung 5 bzw. eine Rücksetz schaltung 81 anstelle der Rücksetzschaltung 8 vorgesehen.

Fig. 6 ist ein Schaltbild, das die spezifische Struktur eines Teils des Transceivers 101, der sich von der einleitend beschrie benen Technik unterscheidet, d. h. der Treiberschaltungen 21 und 22, der Ausgabesteuerschaltung 31, der Abnormitätserkennungs schaltung 51 und der Rücksetzschaltung 81.

Bei der Ausgabesteuerschaltung 31 sind die Flip-Flops F11 und F12 nicht vorgesehen, was von der Ausgabesteuerschaltung 30 in der ersten Ausführungsform unterschiedlich ist. Die Gatter G31 und G32 empfangen die Signale /DPQ und /DMQ nun direkt.

Die Rücksetzschaltung 81 weist ein Gatter G21 zusätzlich zu der Rücksetzschaltung 8 auf. Das Gatter G21 nimmt das logische Pro dukt einer Stromversorgungs-Rücksetzschaltung ROP, die mit dem Rücksetzen der Stromversorgung arbeitet, und eines Stand-by-Si gnals /STB zur Erzeugung eines Rücksetzsignals /RST2 und über trägt es an das Gatter G2. Die Rücksetzschaltung 81 liefert beide Rücksetzsignale /RST und /RST2 an die Abnormitätserkennungsschaltung 51.

Bei der Abnormitätserkennungsschaltung 51 wird das Zurücksetzen der Flip-Flops DP und DM nicht durch das Rücksetzsignal /RST er reicht, sondern durch das Rücksetzsignal /RST2, was sich von der Abnormitätserkennungsschaltung 5 unterscheidet. Dementsprechend werden durch Bringen des Stand-by-Signals /STB auf "L" die Signale /DPQ und /DMQ inaktiv gemacht.

Wie oben beschrieben, wird, selbst falls das Signal VO aufgrund des Einflusses eines Rauschens auf dem Bus falsch arbeitet, der Betrieb der Abnormitätserkennungsschaltung 51 nicht durch die Fehlfunktion des Signals VO beeinflußt und bleibt stabil, da die Erzeugung der Signale /DPQ, /DMQ durch das Rücksetzsignal /RST2 gesteuert wird, das nicht dem Einfluß desselben unterworfen ist.

(B-2) Zweite spezifische Struktur:

Falls das Rücksetzsignal /RST2 durch Rücksetzen der Stromversorgung zum Zurücksetzen der D Flip-Flops DP, DM der Abnormitätserkennungsschaltung 51 erzeugt wird, hat es auch die vergleichbaren Effekte. Fig. 7 ist ein Schaltbild, das den spezifischen Aufbau einer Rücksetzschaltung 82 zeigt. Eine Ausgabe der Stromversorgungsrücksetzschaltung ROP in der herkömmlichen Rücksetzschaltung 8 wird direkt als Rücksetzsignal /RST2 ausgegeben. Durch Einsetzen der Rücksetzschaltung 82 für die Rücksetzschaltung 81, die in den Fig. 5 und 6 gezeigt ist, kann der oben beschriebenen Effekt erreicht werden.

(B-3) Dritte spezifische Struktur:

Das Rücksetzsignal /RST2 kann auch durch Empfang eines Signals zum Rücksetzen von außerhalb erzeugt werden. Fig. 8 ist ein Schaltbild, das den spezifischen Aufbau einer Rücksetzschaltung 83 zeigt. Ein externes Rücksetzsignal EXT wird anstelle des Stand-by-Signals /STB empfangen und in die Rücksetzschaltung 81 in dieser Struktur eingegeben. Fig. 9 ist eine Blockdarstellung, die die Struktur eines Transceivers 102 zeigt. Verglichen mit dem Transceiver 101 ist neuerlich ein Anschluß REXT zum Empfangen des externen Rücksetzsignals EXT von außerhalb vorgesehen und die in Fig. 8 gezeigte Rücksetzschaltung 83 wird als Rücksetzschaltung verwendet. Dementsprechend kann der Effekt der Verhinderung des Einflusses der Fehlfunktion des Signals VO auch bei dem Tran sceiver 102 verwirklicht werden.

(C) Dritte Ausführungsform:

Bei den Strukturen der ersten bis zweiten Ausführungsform wird das Fehlersignal ERR annuliert, wenn der Bus zu normalen Bedin gungen zurückkehrt. Dieses weist beim gewöhnlichen Gebrauch keine Probleme auf. Jedoch gibt es die Notwendigkeit einer schnellen Inspektion und Reparatur, falls eine Abnormität auftritt, falls dieses z. B. in dem LAN eines Autos verwendet wird, welches Zu verlässigkeit ganz besonders benötigt. Dementsprechend kann in einer solchen Struktur, in welcher das Fehlersignal ERR mit dem Zurückkehren der Busse von der Abnormität in den oben beschriebe nen Ausführungsformen annuliert wird, nicht wünschenswert sein, da ein Fehler in einigen Systemen übersehen werden kann.

Darum wird es bevorzugt eine Struktur, bei welcher, falls eine Abnormität einmal auftritt, ein Fehlersignal ERR erzeugt wird, dessen Geschichte durch eine andere Ausgabe gehalten wird, herzu stellen.

Fig. 10 ist ein Schaltbild, das die spezifische Struktur einer Abnormitätserkennungsschaltung 52 und einer Rücksetzschaltung 84 zeigt, die in der dritten Ausführungsform verwendet werden. Verg lichen mit der Abnormitätserkennungsschaltung 51, die in Fig. 6 gezeigt ist, weist die Abnormitätserkennungsschaltung 52 nun ein D Flip-Flop DE auf. Der D Flip-Flop DE gibt ein Signal ERR2 auf den Abfall des Fehlersignals ERR aus. Dieses wird gehalten bis der Flip-Flop DE zurückgesetzt wird.

Die Rücksetzschaltung 84 gibt eine Ausgabe der Stromversorgungs- Rücksetzschaltung ROP direkt nach außen aus, in der Rücksetz schaltung 81, die in Fig. 6 gezeigt ist. Der Flip-Flop DE wird durch die Ausgabe der Stromversorgungs-Rücksetzschaltung ROP zu rückgesetzt, so daß die Geschichte der Anwesenheit/Abwesenheit des Abfalls des Fehlersignals ERR gehalten wird, bis die Strom versorgung abgeschaltet wird.

(D) Vierte Ausführungsform:

Herkömmlicherweise muß die Stromversorgung erneut eingeschaltet werden, um die Treiberschaltung 2 wieder zu betreiben, selbst falls die Übertragungsleitung 300 die Abnormität nicht mehr auf weist, da keine Einheit einen Wert an die Übertragungsleitung 300 liefert. Bei der vierten Ausführungsform wird ohne Ansehen der Abwesenheit/Anwesenheit der Erholung der Übertragungsleitung 300 mindestens eine der Treiberschaltungen der Einheiten, die mit der Übertragungsleitung 300 verbunden sind, zum Liefern von Daten an die Übertragungsleitung 300 gezwungen.

Dadurch aktiviert, falls die Übertragungsleitung 300 sich erholt hat, d. h. betriebsbereit ist, die Rücksetzschaltung das Rück setzsignal /RST zur Annulierung des Stopps des Betriebes der Treiberschaltung und die Kommunikation bzw. die Übertragungen unter den Einheiten können ermöglicht werden.

(D-1) Erste spezifische Struktur:

Fig. 11 ist eine Blockdarstellung, die die Struktur eines Tran sceivers (Sender-Empfänger) 103 entsprechend der vierten Ausfüh rungsform zeigt. Verglichen mit dem Transceiver 1, der in Fig. 40 gezeigt ist, ist ein Timer 15 hinzugefügt, und die Ausgabesteuer schaltung 3 ist durch eine Ausgabesteuerschaltung 31 bzw. die Rücksetzschaltung 8 ist durch eine Rücksetzschaltung 80 ersetzt. Der Timer 15 ist mit der Abnormitätserkennungsschaltung 5 und der Ausgabesteuerschaltung 31 verbunden. Die Treiberschaltung 2 emp fängt Signale TXN, TXP zum Treiben der Busse BUS+, BUS- über die Anschlüsse 13 und 14. Die Signale TXN, TXP jedoch sind hier die selben Signale.

Die Betriebsabläufe im Fall der Anwesenheit einer Abnormität auf einem Bus sind dieselben wie in der Beschreibungseinleitung. D. h., daß die Treiberschaltung 2, die durch die Ausgabesteuerung 31 gesteuert wird, den Betrieb von beiden der zwei Busse BUS+, BUS- stoppt.

Ein Fehlersignal ERR, das von der Abnormitätserkennungsschaltung 5 ausgegeben wird, wird dann an den Timer 15 angelegt. Die Ausga besteuerschaltung 31 löst dann zeitweilig den Stopp des Betriebes der zwei Busse BUS+, BUS- durch die Treiberschaltung 2 nach einer vorbestimmten Periode, die durch den Timer 15 mit dem Trigger des Fehlersignals ERR gesteuert wird. Mit einer relativ kurz einge stellten Löseperiode kann, selbst falls der Bus sich nicht von der Abnormität erholt hat, die Beschädigung aufgrund des Flusses eines großen Stromes zu der Treiberschaltung 2 unterdrückt wer den.

Wenn die Busleitung zu der normalen Bedingung zurückgekehrt ist, gibt die Rücksetzschaltung 80 ein Rücksetzsignal /RST zum Zurück setzen der Abnormitätserkennungsschaltung 5 aus. Dieses macht das Fehlersignal ERR inaktiv und die Treiberschaltung 2 treibt das Zwei-Leitungs-System erneut. Zu diesem Zeitpunkt wird der Timer 15 simultan zurückgesetzt.

Falls jedoch der Bus immer noch in der abnormen Bedingung ist, arbeitet die Rücksetzschaltung 80 nicht, so daß die Treiberschal tung 2 kontinuierlich den Betrieb der Busse BUS+, BUS- stoppt. Dann wird nach einem vorbestimmten Zeitraum (Periode) der Stopp des Betriebes der Treiberschaltung zwei zeitweilig erneut annu liert. Mit dieser Wiederholung kann, wenn der Bus aus der Abnor mität zurückgekehrt ist, die Kommunikation entsprechend dem Zwei- Leitung-System ohne erneutes Anschalten der Stromversorgung aus geführt werden.

Fig. 12 ist ein Schaltbild, das die internen Strukturen und die Beziehung der Verbindungen zwischen dem Timer (Zeitsteuerung) 15, der Ausgabesteuerschaltung 31 der Abnormitätserkennungsschaltung 5 und der Rücksetzschaltung 80 zeigt. Die Rücksetzschaltung 80 weist eine der Rücksetzschaltung 8 vergleichbare Struktur auf, die ein Signal VO empfängt und ein Rücksetzsignal /RST an einen Rücksetzanschluß der Abnormitätserkennungsschaltung 5 liefert. Die Abnormitätserkennungsschaltung 5 empfängt weiter die Signale VP und VM und gibt ein Fehlersignal ERR wie oben beschrieben aus.

Der Timer 15 weist einen Komparator CMP, einen Puffer B1, NMOS- Transistoren Tr1, Tr2 und eine CR-Schaltung auf. Ein Eingabeende des Puffers B1 ist mit einem Ausgabeende des Komparators CMP verbunden, von welchem ein Signal VT an die Ausgabesteuer schaltung 31 geliefert wird.

Die Drains der Transistoren Tr1 und Tr2 sind gemeinsam mit einem positiven Eingangsende des Komparators CMP verbunden. Die Sources der Transistoren Tr1 und Tr2 sind gemeinsam auf Masse gelegt. Eine logische Inversion des Fehlersignals ERR, das an das Fehler signaleingangsende angelegt ist, wird an das Gate des Transi stors Tr1 angelegt und ein Ausgabeende des Puffers B1 ist mit dem Gate des Transistors Tr2 verbunden. Ein Widerstand R1 ist zwi schen das positive Eingangsende des Komparators CMP und einer Stromversorgung hohen Potentials verbunden und ein Kondensator C1 ist zwischen das positive Eingangsende des Komparators CMP und Masse verbunden. Das Referenzpotential Vref wird an das negative Eingangsende des Komparators CMP geliefert.

Die Ausgabesteuerschaltung 31 weist ein UND-Gatter G311 und ein NOR-Gatter G312 auf. An das Gatter G311 werden der Eingabewert TX, das Stand-by-Signal /STB und eine logische Inversion des Feh lersignals ERR angelegt. Das Gatter G312 nimmt bzw. liefert die logische Summe der Ausgabe des Gatters G311 und des Signals VT, die an die Treiberschaltung 2 als Signal TXP(TXN) gegeben wird.

Fig. 13 ist ein Zeitablaufdiagramm, das den Betrieb in dem Fall, in dem der Bus BUS- auf das Potential VD kurzgeschlossen ist, zeigt. Wenn ein solcher Fehler auftritt, gehen beide Signale VM und VO auf "L". Dementsprechend wird das Rücksetzsignal /RST in aktiv, eine vorbestimmte Anzahl von Signalen VP wird in der Abnormitätserkennungsschaltung 5 gezählt, und das Fehlersignal ERR wird aktiviert. Derart wird das Gatter G311 geschlossen und das Signal TXP(TXN) erreicht "L", wobei ein Wert bzw. Daten nicht an die LAN-Übertragungsleitung 300 ausgegeben werden.

Andererseits schaltet, da das Fehlersignal ERR aktiviert ist, der Transistor Tr1 aus und der Kondensator C1 wird über den Wider stand R1 geladen, so daß das Potential VC an dem positiven Ein gangsende des Komparators CMP ansteigt. Wenn das Potential VC das Referenzpotential Vref übersteigt, steigt das Potential an dem Ausgangsende des Komparators CMP an, der Transistor Tr2 schaltet an, und der Kondensator C1 wird entladen, so daß das Potential VC an dem positiven Eingangsende des Komparators CMP abfällt. Von dem Zeitpunkt, wenn das Potential an dem Ausgangsende des Kompa rators CMP ansteigt, und bis das Potential VC abfällt, ist das Signal VT, welches die logische Inversion an dem Ausgangsende des Komparators CMP ist, auf "H". Das Gatter G312 invertiert den Puls in dem Signal VT und gibt ihn als ein Signal TXP (TXN) aus, wes wegen ein Wert in der Form eines Pulses an die LAN-Übertragungs leitung 300 geliefert wird.

Selbst falls der Bus BUS- noch nicht von dem Fehler zurückgekehrt ist, ist ein Signal, das das Signal VT widerspiegelt, auf dem Bus BUS+ und das Signal VT erreicht "H" in Form eines Pulses. Da je doch die Signale VM und VO immer noch auf "L" sind, wird der Be trieb des Timers 15 wiederholt.

Falls der Bus BUS- danach von dem Fehler erholt ist, erreicht nicht nur das Signal VP sondern auch die Signale VM und VO "H" auf der Basis des Signals VT. Dementsprechend sind die Signale VP, VM, VO in Phase und das Rücksetzsignal /RST wird aktiviert. Als ein Ergebnis erreicht das Fehlersignal ERR "L" mit dem Resultat, daß der Timer 15 stoppt und die Treiberschaltung 2 erneut normal arbeitet.

Fig. 14 ist ein Zeitablaufdiagramm, das den Betrieb zeigt, in welchem der Bus BUS- auf das Potential VS kurzgeschlossen ist.

Wenn ein solcher Fehler auftritt, erreichen beide Signale VM und VO "H". Dementsprechend wird das Signal /RST inaktiv, eine vorbe stimmte Anzahl von Signalen VP wird in der Abnormitätserkennungs schaltung 5 gezählt und das Fehlersignal ERR wird aktiviert. Der art wird das Gatter G311 geschlossen und das Signal TXP(TXN) wird "L", wobei kein Wert an die LAN-Übertragungsleitung 300 ausgege ben wird.

Der Timer 15 arbeitet vergleichbar zu dem in Fig. 13 gezeigten, und ein Signal VT wird erhalten. Wenn der Fehler repariert ist, erreichen die Signale VM und VO "L", die Signale VP, VM und VO gehen in dieselbe Phase auf der Basis des Signals VT, das Rück setzsignal /RST wird aktiviert, und das Fehlersignal ERR erreicht "L", und die Treiberschaltung 2 arbeitet darum normal.

Auch wenn ein Fehler auf dem Bus BUS+ auftritt und repariert wird, erholt sich die Kommunikation entsprechend dem Zwei- Leitungs-System automatisch in derselben Weise.

Es ist zu bemerken, daß obwohl ein Signal TX während des Zeit raums des Auftretens des Fehlers in den Fig. 13 und 14 nicht ein gegeben wird, falls das Signal TX während des Zeitraums des Feh lers eingegeben wird, wird es am Durchlaufen des Gatters G311 ge hindert, und darum gibt es keinen Unterschied im Betrieb der Aus gabesteuerschaltung 31.

Nun ist der Zyklus des Timers aufgrund eines Steuerverfahrens für die LAN-Übertragungsleitung, das Kommunikationsprotokoll und ähn liches begrenzt. Fig. 15 ist eine schematische Darstellung, die Daten für einen Rahmen bzw. einen Block im Detail darstellt. Der Block weist seinen Kopf (Header) SOF, zu übertragende Informatio nen DATA und das Rahmen-, Block- bzw. Fileende EOF auf. Das Blockende EOF ist hinter dem Ende EOD der Information DATA angeordnet, wobei die Länge des Blockendes EOF z. B. drei Bit ist, dessen Wert immer auf "L" gehalten wird.

Der Timer gibt niemals ein Signal VT aus, da er fortlaufend zu rückgesetzt wird, wenn der Wert bzw. die Daten auf der LAN-Über tragungsleitung 300 normal ist bzw. sind. Falls dies nicht so ist, kann jedoch, da ein Versuch gemacht wird, nach einem vorbe stimmten Zeitraum von dem Auftreten des Fehlers ab, einen Puls auf die LAN-Übertragungsleitung 300 zu liefern, der nächste Block in einem Zeitraum überlappen, um das Blockende EOF eines gewissen Blockes zu sein, falls der Zyklus des Timers kürzer als die Länge des Blockendes EOF ist. Dieses verursacht Schwierigkeiten in dem Kommunikationsprotokoll, so daß der minimale Wert des Zyklus des Timers länger als das Blockende EOF sein muß.

Andererseits werden in dem Kommunikationssystem verschiedene Be triebsabläufe für Fehler ausgeführt, und der maximale Wert der Periode bzw. des periodischen Zeitablaufs des Timers kann ent sprechend denselben bestimmt werden. Ein Wert in der Größenord nung von einigen ms bis einigen zehn ms wird als der maximale Wert eingeführt, aber das kann nicht absolut sein, da der Wert abhängig vom Format der Daten, dem Kommunikationsprotokoll und ähnlichem differiert.

Beispielhaft ist der Zyklus des Timers so gewählt, daß er ein Wert von nicht mehr als 100 µs ist, was z. B. 48 µs sein kann, und die Pulsweite des Signals VT wird zu 12 µs ausgewählt.

(D-2) Zweite spezifische Struktur:

Wie bei der ersten Ausführungsform kann diese Ausführungsform auch auf einen Transceiver angewendet werden, bei dem die Kommu nikation durch Abschalten von nur einem Bus mit einer Abnormität und Verwenden des anderen normalen Busses ermöglicht wird.

Fig. 16 ist eine Blockdarstellung, die die Struktur eines Tran sceivers 104 zeigt, bei dem diese Ausführungsform auf einen Tran sceiver angewendet wird, der die Kommunikation durch Ausschalten nur einer Treiberschaltung, die einen Bus mit einer Abnormität treibt, und Verwenden des anderen normalen Busses ermöglicht. Eine Treiberschaltung 24 weist Treiberschaltungen 21 und 22 zum Treiben der Busse BUS+ und BUS- über Anschlüsse 13 bzw. 14 auf. Ein Paar von Timern (Zeitsteuerungen) 16 und 17 ist anstelle des Timers 15 des Transceivers 103, der in Fig. 11 gezeigt ist, vor gesehen. Anstelle der Ausgabesteuerschaltung 31 und der Rücksetz schaltung 80 sind eine Ausgabesteuerschaltung 32 bzw. eine Rück setzschaltung 84 vorgesehen.

Ein Signal /DMQ, das eine Abnormität auf dem Bus BUS+ anzeigt, von der Abnormitätserkennungsschaltung 5 bzw. ein Signal von der Rücksetzschaltung 84 werden dem Timer 16 zugeführt. Zu dem Timer 17 werden ein Signal /DPQ, das eine Abnormität auf den Bus BUS- anzeigt, von der Abnormitätserkennungsschaltung 5 bzw. ein Signal von der Rücksetzschaltung 84 zugeführt. Beide Signale /DMQ und /DPQ werden der Ausgabesteuerschaltung 32 zusätzlich zu dem Eingabewert bzw. den Eingabedaten TX zugeführt.

Wenn eine Abnormität auf dem Bus BUS- auftritt stoppt die Ausgabesteuerschaltung 32 den Betrieb der Treiberschaltung 22 mit dem Signal /DPQ von der Abnormitätserkennungsschaltung 5. Der Timer 16 arbeitet mit dem Trigger des Signals /DPQ. Vergleichbar zu dem Timer 15, der bei der zweiten spezifischen Ausgestaltung beschrieben ist, treibt er zeitweilig die Treiberschaltung 22, nachdem eine vorbestimmte Periode verstrichen ist. Auf diese Weise wird, falls der Ausgabewert, der an die Buseingabeschaltung 4 geliefert wird, normal ist, das Signal /DPQ der Abnormitätserkennungsschaltung 5 mit dem Rücksetzsignal , das von der Rücksetzschaltung 84 ausgegeben wird, inaktiv gemacht, und der Betrieb der Treiberschaltung 22 wird durch die Ausgabesteuerschaltung 32 wiederaufgenommen.

Falls der Ausgabewert, der von der Buseingabeschaltung 4 gelie fert wird, nicht normal ist, arbeitet der Timer 16 erneut, um die oben beschriebene Steuerung zu wiederholen.

Fig. 17 ist ein Schaltbild, das die interne Struktur der Timer 16, 17, der Ausgabesteuerschaltung 32 und der Rücksetzschaltung 84 und die Beziehung der Verbindungen untereinander oder die Ver bindungen zwischen diesen und der Abnormitätserkennungsschaltung 5 zeigt. Die Rücksetz- bzw. Fehlerschaltung 84 weist drei Sätze von Strukturen entsprechend der Rücksetz- bzw. Fehlerschaltung 80 auf. Sie empfängt ein Signal VO und gibt ein Rücksetzsignal 32718 00070 552 001000280000000200012000285913260700040 0002004344238 00004 32599 /RST vergleichbar zu der Fehlerschaltung 80 aus. Zusätzlich empfängt sie die Signale VP, VM und in entsprechender Weise gibt sie Rück setzsignale bzw. aus. Die Abnormitätserkennungsschaltung 5 empfängt das Rücksetzsignal /RST an ihrem Rücksetzanschluß und gibt Signale /DPQ und /DMQ wie in der zweiten Ausführungsform ge zeigt aus.

Der Timer 16 weist den Timer 15, wie in Fig. 12 gezeigt, und ein UND-Gatter G161 mit einem Ausgabeende, das mit seinem Fehlersi gnaleingangsende RT verbunden ist, auf. Das Gatter G161 nimmt bzw. ermittelt das logische Produkt des Rücksetzsignals RM und der Inversion des Signals /DPQ (Signal DPQ). Dementsprechend wird, während das Rücksetzsignal aktiv ist, der Timer 16 fort laufend zurückgesetzt und nicht durch das Signal /DPQ beeinflußt.

Der Timer 17 weist eine dem Timer 16 vergleichbare Struktur auf, bei der ein UND-Gatter G171 das logische Produkt des Rücksetzsi gnals und der Inversion des Signals /DMQ (Signal DMQ) ermit telt. Derart wird, während das Rücksetzsignal aktiv ist, der Timer 17 fortlaufend zurückgesetzt und nicht durch das Signal /DMQ beeinflußt.

Andererseits weist die Ausgabesteuerschaltung 32 UND-Gatter G321 -G323, G325-G327 und NOR-Gatter G324, G328 auf. Das Gatter G321 ermittelt das logische Produkt des Signals VT2, welches die Ausgabe des Timers 16 ist, und des Eingabewertes TX und das Gat ter G325 ermittelt das logische Produkt des Signals VT1, welches die Ausgabe des Timers 17 ist, und des Eingabewertes TX. Das Gat ter G322 ermittelt das logische Produkt des Stand-by-Signals /STB, des Eingabewertes TX und des Signals /DPQ, und das Gatter G327 ermittelt das logische Produkt des Stand-by-Signals /STB, des Eingabewertes TX und des Signals /DMQ. Das Gatter G323 ermittelt das logische Produkt der Ausgabe des Gatters G321 und der Inversion des Signals /DPQ (Signal DPQ), und das Gatter G326 ermittelt das logische Produkt der Ausgabe des Gatters G325 und der Inversion des Signals /DMQ (Signal DMQ). Das Gatter G324 gibt als Signal TXN eine Inversion der logischen Summe der Ausgabe des Gatters G322 und der Ausgabe des Gatters G323 aus. Das Gatter G328 gibt als Signal TXP eine Inversion der logischen Summe der Ausgabe der Gatter G326 und G327 aus.

Fig. 18 ist ein Zeitablaufdiagramm, das den Betrieb in dem Fall zeigt, in welchem der Bus BUS- auf das Potential VD kurzgeschlos sen ist. Wenn ein solcher Fehler auftritt, erreichen beide Si gnale VM und VO "L". Dementsprechend wird das Rücksetzsignal /RST inaktiv gemacht, eine vorbestimmte Anzahl von Signalen VP wird in der Abnormitätserkennungsschaltung 5 gezählt und das Signal /DPQ wird aktiviert (geht auf "L"). Die Ausgabe des Gatters G322 wird dementsprechend "L".

Andererseits wird, da das Signal VM "L" erreicht, das Rücksetzsi gnal , das durch die Rücksetzschaltung 84 ausgegeben wird, in aktiv gemacht (bleibt auf "H"). Dementsprechend wird das Gatter G161 geöffnet und der Timer 15 beginnt mit einem Abfall des Si gnals /DPQ. Derart gibt das Signal VT2, welches eine Ausgabe des Timers 16 ist, in einem bestimmten Zyklus positive Pulse aus bis der Fehler repariert ist bzw. nicht mehr auftritt.

Nun öffnet das Gatter G321 für die Weite des positiven Pulses (den Zeitraum von "H") dieses Signals VT2. Deswegen spiegeln in diesem Zeitraum die Ausgabe des Gatters G323 und das Signal TXN den Wert des Eingabewertes TX wider. Dementsprechend wird der Treiber 22 getrieben, falls der Eingabewert TX in diesem Zeitraum aktiviert ist. Da jedoch der Bus BUS- in den Zeitraum des Fehlers immer noch auf "L" ist, wird der Wert nicht geliefert, und der Betrieb des Timers 16 wird wiederholt.

Nach der Wiederherstellung des Busses BUS- von dem Fehler wird, falls der Eingabewert TX in einem Zeitraum, in welchem das Signal VT2 "L", erreicht, aktiviert ist, der Treiber 22 betrieben und der Wert wird auf dem Bus BUS- geliefert. Derart kommen die Signale VM, VP und VO in Phase und das Signal /DPQ wird inaktiv. Dieses setzt den Timer 16 zurück und der Betrieb der Kommunikation des Zwei-Leitungs-Systems wird wiederaufgenommen.

Fig. 19 ist ein Zeitablaufdiagramm, das den Betrieb in dem Fall zeigt, in dem der Bus BUS- auf das Potential VS kurzgeschlossen ist. Wenn ein solcher Fehler auftritt, erreichen die Signale VM, VO "H". Andere Betriebsabläufe sind dieselben wie die in Fig. 18 gezeigten.

Falls ein Fehler auf dem Bus BUS+ auftritt, arbeitet der Timer 17 zur Rückkehr zu der Kommunikationsbedingung des Zwei-Leitungs-Sy stems nach der Erholung von dem Fehler in vergleichbarer Weise zu den oben beschriebenen Betriebsabläufen.

Dementsprechend kann der Transceiver, der die Kommunikation mit einer Übertragungsleitung ermöglicht, auch automatisch zu der Kommunikationsbedingung des Zwei-Leitungs-Systems zurückkehren ohne die Stromversorgung erneut anzuschalten, da die Erholung der Übertragungsleitung überprüft wird, nachdem ein vorbestimmter Zeitraum verstrichen ist.

Dieselben Effekte können erhalten werden, falls ein Einmalpuls- Multivibrator anstelle der Timer 16 und 17 verwendet wird.

(D-3) Dritte spezifische Struktur:

Desweiteren kann, falls Fehler bzw. Abnormitäten simultan auf beiden Übertragungsleitungen auftreten, die Treiberschaltung 24 so gesteuert werden, daß Kommunikation entsprechend dem Einzel drahtsystem mit der Erholung einer der Übertragungsleitungen aus geführt wird. Die Struktur des Transceivers (Sender-Empfänger) 105 ist in Fig. 20 als Blockdarstellung dargestellt. In der Struktur ist zusätzlich zu dem Transceiver 104, der in Fig. 16 dargestellt ist, ein Timer 18 hinzugefügt. Außerdem ist die Aus gabesteuerschaltung 30 durch eine Ausgabesteuerschaltung 33 er setzt.

Beide Signale /DMQ, /DPQ werden dem Timer 18 zugeführt, der arbeitet, wenn Abnormitäten auf beiden Bussen BUS+, BUS- auftreten, um ein Signal VT3 auszugeben. Dann betreibt er zeitweise beide Treiberschaltungen 21 und 22, nachdem ein vorbestimmter Zeitraum verstrichen ist. Dadurch kann, falls sich einer der beiden Busse BUS+, BUS- erholt bzw. der Fehler auf diesem verschwindet, die Steuerung zur Wiederherstellung der Kommunikation entsprechend dem Einleitungssystem ausgeführt werden.

Wenn zeitweilig eine Treiberschaltung betrieben wird, die gestoppt wird, falls ein Betrieb eingeführt wird, in welchem sie zwei- oder mehrmals in einem vorbestimmten Zeitraum an- und ausgeschaltet wird, und das Fehlersignal ERR und die Signale DMQ, DPQ inaktiv gemacht werden, wenn eine Bestimmung gemacht wird, daß normale Signale zwei- oder mehrmals ausgegeben werden, kann die Zuverlässigkeit der Erholungs- bzw. Wiederherstellungserkennung verbessert werden.

Es ist auch möglich die Timer 15, 16 und 17 programmierbar zu ma chen, um eine Zeiteinstellung von außerhalb und eine Änderung der Zeiten des Timers jeder Einheit zu ermöglichen.

(E) Fünfte Ausführungsform:

Die Treiberschaltung kann ohne das spezielle Vorsehen von Timern, die in der vierten Ausführungsform vorgesehen sind, automatisch wieder in Betrieb genommen bzw. wiederhergestellt werden. Auf ei nem Bus gesetzte Signale ohne Fehler werden gezählt, und wenn eine vorbestimmte Anzahl gezählt ist, werden auf den Bus BUS+ oder Bus BUS- Signale gesetzt, die zwangsweise einen Fehler auf weisen.

(E-1) Erste spezifische Struktur:

Fig. 21 ist eine Blockdarstellung, die die Struktur eines Transceivers 90 mit einer Ausgabesteuerschaltung 34 und einer Abnormitätserkennungsschaltung 52 und mit einer automatischen Wiederherstellungsfunktion zeigt.

Selbst wenn eine Abnormität bzw. ein Fehler auf einem der Busse auftritt, zählt die Ausgabesteuerschaltung 34 Signale, die an einen Bus geliefert werden, der normal auf der Basis des Eingabewertes bzw. der Eingabedaten TX arbeitet, dekodiert seine Ausgabe und treibt einen Teil der Treiberschaltung 24, die dem Bus mit der Abnormität entspricht (Treiberschaltung 21 oder 22) mit gewissen Intervallen.

Wenn der Bus den normalen Zustand wiederhergestellt hat (sich er holt hat), wird der Zähler zurückgesetzt und der Betriebsablauf für die abnorme Bedingung wird annuliert. Nun fließt, wenn der Bus eine Abnormität aufweist, ein übermäßig großer Strom zur Ausgabe, aber ein Durchbruch kann verhindert werden, indem die Intervalle des Treibens der Treiberschaltung 24 lang genug gemacht werden.

In Fig. 22 sind die internen Strukturen der Abnormitätserken nungsschaltung 52 und der Ausgabesteuerschaltung 34 und die Be ziehungen der Verbindungen derselben gezeigt. Vergleichbar zu der Abnormitätserkennungsschaltung 5 weist die Abnormitätserkennungs schaltung 52 T Flip-Flops TP1, TP2 zum Zählen des Signals VP, einen D Flip-Flop DP zum Halten der Ausgabe des Flip-Flops TP2, T Flip-Flops TM1, TM2 zum Zählen des Signals VM, einem D Flip-Flop DM zum Halten der Ausgabe des Flip-Flops TM′′ und ein NUND-Gatter GO zum Ermitteln der logischen Summe der Ausgaben der D Flip- Flops DP, DM und zur Ausgabe eines Fehlersignals ERR auf. Die Abnormitätserkennungsschaltung 52 ist von der Abnormitätserken nungsschaltung 5 dadurch unterschiedlich, daß sie Signale QP1, QP2, /DPQ, QM1, QM2, /DMQ, die von den Flip-Flops TP1, TP2, DP, TM1, TM2 bzw. DM ausgegeben werden, ausgibt. Diese sechs Signale werden der Ausgabesteuerschaltung 34 zugeführt.

Die Ausgabesteuerschaltung 34 weist UND-Gatter G341, G344, OR- Gatter (ODER-Gatter) G342, G345 und NUND-Gatter G343, G346 auf. Die zwei Signale QP1 und QP2 werden dem Gatter G341 eingegeben, die Ausgabe des Gatters G341 und das Signal /DPQ werden dem Gat ter G342 eingegeben und die Ausgabe des Gatters G342 und der Ein gabewert TX werden dem Gatter G343 eingegeben. Ein Signal TXN wird von dem Gatter G343 ausgegeben, welches an die Treiberschal tung 24 (genauer an den Treiber 22 darin) übertragen wird. Ver gleichbar werden zwei Signale QM1, QM2 in das Gatter G344 einge geben, die Ausgabe des Gatters G344 und das Signal /DMQ werden dem Gatter G345 eingegeben, und die Ausgabe des Gatters G345 und der Eingabewert TX werden dem Gatter G346 eingegeben. Ein Signal TXP wird von dem Gatter G346 ausgegeben, welches an die Treiber schaltung 24 (genauer an den Treiber 21 darin) übertragen wird.

Fig. 23 ist ein Zeitablaufdiagramm, daß den Betrieb in dem Fall zeigt, in welchem der Bus BUS- auf das Potential VD kurzgeschlos sen ist. Wenn ein solcher Fehler auftritt, wird das Rücksetzsi gnal /RST nicht aktiviert und das Signal VP wird gezählt, so daß die Wellenformen der Signale QP1, QP2, /DPQ die in Fig. 23 gezeigten sind. Die Ausgabesteuerschaltung 34 dekodiert die Signale QP1 und QP2 und aktiviert das Signal TXN in einem Zyklus, der viermal dem Eingabewert TX entspricht.

Während der Bus BUS- nicht erholt ist, wird das Signal TXN peri odisch aktiviert (entsprechend der Änderung des Eingabewertes TX), aber wenn der Bus BUS- erholt ist, wird das Rücksetzsignal /RST aktiviert und das Zählen des Signals VP und das Dekodieren der Signale QP1, QP2 und /DPQ haben keine Bedeutung. Dementspre chend weist das Signal TXN einen den Eingabewert TX widerspie gelnden Wert auf, und die Kommunikation des Zwei-Leitungs-Systems ist erholt bzw. wiederhergestellt.

Fig. 24 ist ein Zeitablaufdiagramm, das den Betrieb in dem Fall zeigt, in dem der Bus BUS- auf das Potential VS kurzgeschlossen ist. Vergleichbar dem in Fig. 23 gezeigten Fall wird das Signal TXN vor der Erholung bzw. Wiederherstellung periodisch aktiviert (entsprechend der Änderung des Eingabewertes TX) und die Kommuni kation entsprechend dem Zwei-Leitungs-System wird nach der Erho lung automatisch wiederaufgenommen.

Die Ausgabesteuerschaltung 34 kann z. B. einen Einmalpuls-Multi vibrator aufweisen. Wenn eine Abnormität auf einem Bus auftritt, wird die Fehlerausgabe so verteilt, daß nur der Treiber auf der Seite mit dem Fehler abgeschaltet wird (die Kommunikation ist möglich, da der andere normal arbeitet). Dann wird, falls der Eingabewert TX aktiv ist, der Einmalpuls-Multivibrator getriggert mit einem Signal auf dem normal arbeitenden Bus. Nachdem eine vorbestimmte Anzahl gezählt ist, wird der Treiber auf der Seite mit dem Fehler in Synchronisation mit der Dateneingabe angeschal tet. Falls die Normalbedingung nicht wiederhergestellt wird, wird der Einmalpuls-Multivibrator erneut getriggert, und falls der Bus zu der Normalbedingung zurückgekehrt ist, wird der Zähler zurück gesetzt und die Fehlerausgabe wird aufgehoben. Obwohl extrem große Ströme beim Auftreten einer Abnormität fließen, verursacht dieses keinen Durchbruch, falls das An-Intervall (wieviele Num mern zu zählen sind) ausreichend groß eingestellt ist.

(E-2) Zweite spezifische Struktur:

Desweiteren wird es beim Auftreten einer Abnormität, durch Ein stellen des Intervalls des Treibens der Treiberschaltung durch Erhöhen der Anzahl von Stufen von Zählern um eine, möglich, zu verhindern, daß der übermäßig große Strom in die Treiberschaltung fließt.

In Fig. 25 sind die interne Struktur einer Abnormitätserken nungsschaltung 53 und eine Ausgabesteuerschaltung 36 und die Be ziehung der Verbindungen dazwischen dargestellt. Die Abnormitäts erkennungsschaltung 53 und die Ausgabesteuerschaltung 36 sind an stelle der Abnormitätserkennungsschaltung 52 und der Ausgabesteu erschaltung 34 in dem Transceiver (Sender-Empfänger) 90 der er sten spezifischen Struktur (die in Fig. 21 gezeigt ist), angeord net.

Die Abnormitätserkennungsschaltung 53 weist eine Struktur auf, in welcher Flip-Flops TP3, TM3 zum Zählen der Signale VM, VP zu der Abnormitätserkennungsschaltung 52 hinzugefügt sind. Der Flip-Flop TP3 empfängt das Signal QP2, welches eine Nicht-Inversionsausgabe des Flip-Flops TP2 ist, als Trigger, und gibt ein Signal als Inversionsausgabe aus. Vergleichbar empfängt der Flip-Flop TM3 das Signal QM2, welches eine Nicht-Inversionsausgabe des Flip- Flops TM2 ist, als Trigger, und gibt ein Signal als Inversi onsausgabe aus. Die Flip-Flops DM, DP empfangen entsprechend Si gnale QM2, QP2 als Trigger vergleichbar zu der Abnormitätserken nungsschaltung 52.

Die Ausgabesteuerschaltung 36 weist UND-Gatter G361, G364, ODER- Gatter G362, G365 und NUND-Gatter G363, G366 auf. Die Signale QM1, QM2, werden dem Gatter G361 eingegeben, die Ausgabe des Gatters G361 und das Signal /DMQ werden dem Gatter G362 eingegeben und der Eingabewert TX und die Ausgabe des Gatters G362 werden dem Gatter G363 eingegeben. Das Gatter G363 gibt das Signal TXP aus. Vergleichbar werden die Signale QP1, QP2, dem Gatter G364 eingegeben, die Ausgabe des Gatters G364 und das Signal /DPQ werden dem Gatter G365 eingegeben, und der Eingabewert TX und die Ausgabe des Gatters G365 werden dem Gatter G366 eingegeben. Das Gatter G366 gibt das Signal TXN aus.

Fig. 26 ist ein Zeitablaufdiagramm, das den Betrieb in dem Fall zeigt, in dem der Bus BUS- auf das Potential VD kurzgeschlossen ist. Wenn ein solcher Fehler auftritt, wird das Signal VP gezählt und die Wellenformen der Signale QP1, QP2, , /DPQ und die Aus gabe des Gatters G364 (QP1 · QP2 · ) sind die in Fig. 26 ge zeigten. D. h., die Ausgabesteuerschaltung 36 aktiviert das Si gnal TXN in einem Zyklus entsprechend achtmal dem Eingabewert TX. Dementsprechend kann verhindert werden, daß ein übermäßig großer Strom fließt, wenn die Treiberschaltung zum Betrieb gezwungen wird, wenn ein Fehler auf dem Bus BUS- existiert.

Fig. 27 ist ein Zeitablaufdiagramm, das den Betrieb in dem Fall zeigt, bei dem der Bus BUS- auf das Potential VS kurzgeschlossen ist. Vergleichbar zu dem Fall aus Fig. 26 wird vor der Erholung bzw. Wiederherstellung das Signal TXN zyklisch aktiviert (entsprechend der Änderung des Eingabewertes TX) und die Kommuni kation entsprechend dem Zwei-Leitungs-System wird nach der Erho lung automatisch wiederhergestellt.

(E-3) Dritte spezifische Struktur:

Desweiteren kann eine zuverlässigere Bestätigung der Wiederher stellung der Busse durch N-maliges oder mehr Treiben der dem Bus mit der Abnormität entsprechenden Treiberschaltung und Annulieren des Betriebsablaufes für den Fehler, falls der Bus mit der Abnor malität den Normalzustand M-mal (NM) fortlaufend wieder erreicht hat bzw. sich erholt hat.

In Fig. 28 sind die internen Strukturen einer Abnormitätserken nungsschaltung 52 und eine Ausgabesteuerschaltung 35 und ein Rücksetzschaltung 85 und die Beziehung der Verbindungen zwischen diesen dargestellt. Die Ausgabesteuerschaltung 35 und die Rück setzschaltung 85 ersetzen die Ausgabesteuerschaltung 34 bzw. die Rücksetzschaltung 8 in dem Transceiver 90 mit der in Fig. 21 ge zeigten ersten spezifischen Struktur.

Die Ausgabesteuerschaltung 35 weist UND-Gatter G351, G355, G356, G360, ODER-Gatter G353, G354, G358, G359 und NUND-Gatter G352, G357 auf. Die Signale QP1, QP2 werden den Gattern G351, G352 ein gegeben, die Ausgaben der Gatter G351, G352 werden dem Gatter G353 eingegeben, die Ausgabe des Gatters G353 und das Signal /DPQ werden dem Gatter G354 eingegeben und der Eingabewert TX und die Ausgabe des Gatters G354 werden dem Gatter G355 eingegeben. Das Signal TXN wird von dem Gatter G355 ausgegeben. Vergleichbar wer den die Signale QM1, QM2 den Gattern G356, G357 eingegeben, die Ausgaben der Gatter G356, G357 werden dem Gatter G358 eingegeben, die Ausgabe des Gatters G358 und das Signal /DMQ werden dem Gatter G359 eingegeben, und der Eingabewert TX und die Ausgabe des Gatters G359 werden dem Gatter G360 eingegeben. Das Signal TXP wird von dem Gatter G360 ausgegeben.

Fig. 29 ist ein Zeitablaufdiagramm, das den Fall zeigt, in wel chem der Bus BUS- auf das Potential VD kurzgeschlossen ist. Wenn ein solcher Fehler auftritt, gehen die Signale VM, VO auf "L", das Rücksetzsignal /RST ist nicht aktiviert und das Zählen des Signals VP wird gestartet. In der Ausgabesteuerschaltung 35, die von der Ausgabesteuerschaltung 34 unterschiedlich ist, wird das Signal VM für eine vorbestimmte Anzahl (hier viermal) gezählt, und danach das Signal TXN zweimal entsprechend dem Eingabewert TX aktiviert.

Wie Fig. 28 zeigt, weist die Rücksetzschaltung 85 T Flip-Flops DR1 und DR2 auf. Der Flip-Flop DR1 gibt das Signal QR1 mit dem Trigger des Signals VO aus. Der Flip Flop DR2 gibt das Signal mit dem Signal QR1 als Trigger aus. Die Flip-Flops DR1, DR2 wer den durch das Fehlersignal ERR zurückgesetzt, und der Flip-Flop DR1 und DR2 startet das Zählen des Signals VO, wenn ein Fehler auftritt. Wenn der Fehler repariert ist und das Signal VO zweimal gezählt wird, wird das Signal aktiviert und das Rücksetzsi gnal /RST wird aktiv. Dieses bringt das Fehlersignal ERR auf "L", und die Flip-Flops DR1, DR2 werden zurückgesetzt.

D. h., daß in der zweiten spezifischen Struktur die dem Bus mit der Abnormität entsprechenden Treiberschaltung zweimal getrieben wird, und falls zweimal bestätigt ist, daß sie wiederhergestellt ist, wird der Fehlerbetriebsablauf annuliert. Dementsprechend kann die Wiederherstellung der Busse zuverlässiger bestätigt wer den.

Fig. 30 ist ein Zeitablaufdiagramm, das den Betrieb in dem Fall zeigt, in welchem der Bus BUS- auf das Potential VS kurzgeschlos sen ist. Vergleichbar dem Fall aus Fig. 26, kann die Wiederher stellung der Busse mit größerer Zuverlässigkeit betätigt werden.

(F) Sechste Ausführungsform: (F-1) Erste spezifische Struktur:

Die sechste Ausführungsform löst das dritte Problem. Fig. 31 ist ein Schaltbild, das die Struktur einer Abnormitätserkennungs schaltung 54 und einer Buseingabeschaltung 4 zeigt. Fig. 32 ist ein Zeitablaufdiagramm, das die Wellenformen der entsprechenden Signale zeigt.

Die Abnormitätserkennungsschaltung 54 weist ein EXNOR-Gatter (EXNODER-Gatter) G5, einen monostabilen Einmalpuls-Multivibrator M1 und D Flip-Flops F3 und F4 auf. Das Gatter G5 empfängt Signale VP und VM von der Buseingabeschaltung 4 und gibt ein Signal VE aus. Der monostabile Einmalpuls-Multivibrator M1 empfängt ein Si gnal VE und erzeugt ein Signal VQ mit einem Puls mit einer vorbe stimmten Weite an seiner Abfallkante. Der Flip-Flop F3 erfaßt das Signal VE an einem Abfall des Signals VQ als Trigger, und der Flip-Flop F4 verriegelt die Ausgabe des Flip-Flops F3.

Wenn die Busse BUS+ und BUS- normal sind, werden Signale mit Phasen, die voneinander um 1800 verschieden sind, auf den Bussen BUS+, BUS- gesendet, so daß die Signale VP, VM in Phase sind. Das Signal VE wird durch Ermitteln der Inversion des exklusiven ODER dieser Signale an dem Gatter G5 erzeugt. Darum ist im Prinzip bei normalen Bedingungen die Ausgabe des Gatters G5 "H".

Falls der Bus BUS- auf das Potential VD kurzgeschlossen ist, ist das Signal VM jedoch immer auf "H". Dementsprechend wird das Sig nal VE ein Signal mit einer dem Signal VP entgegengesetzten Phase, und der monostabile Einmalpuls-Multivibrator Ml wird je desmal betrieben, wenn es fällt. Nun ist die Pulsweite des Signals VQ, welches die Ausgabe des monostabilen Einmalpuls- Multivibrators M1 ist, kürzer als der Pulszyklus der Signale VP, VM gesetzt. Auf diese Weise ist, wenn die Abfallkante des Signals VQ in dem Eingangsende T des Flip-Flops F3 ankommt, das in einem Eingangsende D des Flip-Flops F3 ankommende Signal VE in dem "L"- Zustand, so daß das Fehlersignal ERR "H" erreicht. Derart wird das Auftreten der Abnormität erkannt.

In der Praxis jedoch wird in dem Signal VE aufgrund der Zeitver zögerung der Signale VP und VM eine Spitze erzeugt. Der monosta bile Einmalpuls-Multivibrator M1 arbeitet an der Abfallskante des Spikes (Spitze), so daß das Signal VQ Pulse aufweist, selbst wenn keine Abnormität auf den Bussen auftritt. Falls die Pulsweite des Signals VQ größer als die Weite des Spikes gesetzt ist, ist je doch das Signal VE, das an dem Eingangsende D des Flip-Flops F3 ankommt, auf "H", wenn die Abfallskante des Signals VQ an dem Eingangsende T des Flip-Flops F3 ankommt. Dementsprechend kann eine Fehlfunktion der Fehlererkennung vermieden werden.

Mit der Abnormitätserkennungsschaltung 54 mit einer solchen Struktur des, falls eine Abnormität auf einem der Busse auftritt, keine Notwendigkeit des Wartens auf die Änderung der Signale des anderen Busses für einige Male, was in der Wirkung, daß die Ab normität schnell erkannt werden kann, resultiert.

Das Rücksetzen des monostabilen Einmalpuls-Multivibrators M1 und des Flip-Flops F3, der in der Abnormitätsschaltung 54 enthalten ist, kann durch die Stromversorgungs-Rücksetzschaltung POR ausge führt werden.

(F-2) Zweite spezifische Struktur:

Fig. 33 ist ein Schaltbild, das die spezifische Struktur einer Buseingabeschaltung 41 mit der Abnormitätserkennungsschaltung 54 zeigt. In der Struktur der Buseingabeschaltung 41 sind die Kompa ratoren CP, CM der Buseingabeschaltung 4 durch einen CMOS-Inver ter GP und einen CMOS-Puffer GM ersetzt. Die Schwellwerte des CMOS-Inverters und des CMOS-Puffers können ungefähr auf (VD+VS)/2 eingestellt werden, das dem Referenzpotential VR gleicht. Darum dienen die Ausgaben dieser auch als Signale VP, VM.

(F-3) Dritte spezifische Struktur:

Es ist auch möglich einen Filter zum Entfernen der Spitze bzw. des Spikes des Signals VE zu verwenden. Fig. 34 ist ein Schalt bild, das die Struktur einer Abnormitätserkennungsschaltung 55 zeigt. Fig. 35 ist ein Zeitablaufdiagramm, das Wellenformen von Signalen in entsprechenden Teilen zeigt.

Bei der Abnormitätserkennungsschaltung 55, die von der Abnormi tätserkennungsschaltung 54, die in Fig. 31 gezeigt ist, unter schiedlich ist, wird das Potential VD an das Eingangsende des Flip-Flops F3 angelegt, und ein Filter FL ist anstelle des mono stabilen Einmalpuls-Multivibrators M1 vorgesehen, und der Flip- Flop F4 wird nicht verwendet.

Der Filter FL ist zwischen dem Gatter G5 und dem Eingangsende T des Flip-Flops F3 vorgesehen. Es entfernt den Spike aus dem Si gnal VE, welches von dem Gatter G5 ausgegeben wird, zur Erzeugung eines Signals VE2, welches zu dem Eingangsende T des Flip-Flops F3 übertragen wird.

Wenn es keine Abnormität auf den Übertragungsleitungen gibt, wird das Signal VE2 auf "H" fixiert. Der D Flip-Flop F3 wird im voraus durch die Stromversorgungs-Rücksetzschaltung RQP zurückgesetzt. Darum ist das Fehlersignal ERR auf "L".

Wenn eine Abnormität auf einem der Busse auftritt, kommen Pulse in Synchronisation mit Ausgabedaten, die dem Bus geliefert wer den, heraus. Das Signal VE2 fällt von "H" auf "L", und der Flip- Flop F3 invertiert die dem Eingangsende D zugeführte Logik und liefert dieses an das Ausgangsende Q. Das von dem Ausgangsende Q gelieferte Signal ist ein Fehlersignal ERR, und das "H" entspre chende Potential VD wird an das Eingabeende geliefert, so daß das Fehlersignal ERR "H" ist d. h. das Fehlersignal ist aktiviert.

(F-4) Vierte spezifische Struktur:

Fig. 36 ist ein Schaltbild, das die spezifische Struktur einer Abnormitätserkennungsschaltung 56 zusammen mit der Buseingabe schaltung 4 zeigt. Fig. 37 ist ein Zeitablaufdiagramm, das Wel lenformen von Signalen in entsprechenden Teilen zeigt.

Die Spitze in dem Signal VE, welches eine Ausgabe des EXNOR-Gat ters G5 ist, das die Signale VP, VM von der Buseingabeschaltung 4 empfängt, wird durch einen Filter FL entfernt und in ein Signal VE2 geformt. Das Signal VE2 wird in einen monostabilen Einmal puls-Multivibrator M2 eingegeben. Der monostabile Einmalpuls-Mul tivibrator M2 gibt "H" aus, wenn ein darin eingegebenes Signal für einen vorbestimmten Zeitraum oder länger auf "H" steht.

Das Gatter G6 liefert das logische Produkt der Ausgabe des mono stabilen Einmalpuls-Multivibrators M2 und des Signals VE2 ohne Spike an das Eingangsende D des Flip-Flops F3.

Ein Oszillator OSC ist mit dem Eingangsende T des Flip-Flops F3 verbunden. Die Ausgabefrequenz des Oszillators OSC ist genügend höher als die Frequenzen der Signale VP, VM, d. h., die Frequenz der auf den Bussen BUS+, BUS- übertragenden Signale. Das Gatter G6, der monostabile Einmalpuls-Multivibrator M2 und der Flip- Flopp F3 bilden eine Verriegelungs-Schaltung (Latch-Schaltung).

Wenn eine Abnormität auf dem Bus BUS- auftritt, fällt das Signal VE2 auf "L". Dementsprechend wird die Ausgabe des Gatters G6 auch "L", und "L" wird dem Eingangsende "D" des Flip-Flops F3 eingege ben. Andererseits werden Taktpulse mit einer Pulsweite, die aus reichend kürzer als die Pulsweite der übertragenden Signale ist, dem Eingangsende T des Flip-Flops F3 durch den Oszillator OSC eingegeben. Dementsprechend wird an dem Ausgangsende Q des Flip- Flops F3 "L" ausgegeben, was dem Eingang des Gatters G6 zugeführt wird, und der "L"-Zustand wird an dem Ausgangsende Q des Flip- Flops F3 gehalten. Darum wird das Fehlersignal ERR auf "H" gehal ten.

Falls der Bus nach von der Abnormität bzw. dem Fehler wiederher gestellt ist, erreicht das Signal VE2 "H". Der monostabile Ein malpuls-Multivibrator M2, der den "H"-Zustand des Signals VE2 für eine bestimmte Periode erkennt, bringt die Ausgabe des Flip-Flops F3 zeitweilig auf "H". Derart fährt der Flip-Flop F4 fort das Fehlersignal ERR auf "L" (inaktiv) zu halten.

(F-5) Fünfte spezifische Struktur:

Fig. 38 ist ein Schaltbild, das die spezifische Struktur einer Abnormitätserkennungsschaltung 57 zeigt. Fig. 39 ist ein Zeitab laufdiagramm, das Wellenformen von Signalen in entsprechenden Teilen zeigt.

Die Abnormitätserkennungsschaltung 57 weist Inverter 15, 16, ODER-Gatter G7, G8, G9 und monostabile Einmalpuls-Multivibratoren M3, M4, M5, M6 auf.

Ein Signal VP wird dem monostabilen Einmalpuls-Multivibrator M3 zugeführt, und ein Signal, das durch Invertieren des Signals VP durch den Inverter 15 erhalten wird, wird dem monostabilen Ein malpuls-Multivibrator M4 zugeführt. Dem monostabilen Einmalpuls- Multivibrator M5 wird das Signal VM zugeführt und dem monostabi len Einmalpuls-Multivibrator M6 wird ein Signal, das durch Inver tieren des Signals VM durch den Inverter 16 erhalten wird, zuge führt. In den monostabilen Einmalpuls-Multivibratoren M3, M4, M5, M6 werden Signale auf "H" ausgegeben, wenn die Eingaben für eine vorbestimmte Periode oder Länge auf "H" stehen.

Ein Signal VP2, welches eine Ausgabe des Gatters G7 ist, ist eine logische Summe der Ausgaben der monostabilen Einmalpuls-Multivi bratoren M3, M4, und das Signal VP2 wird an einen Eingang des Gatters G9 angelegt. Die logische Summe der Ausgaben der monosta bilen Einmalpuls-Multivibratoren M5, M6 wird durch das Gatter G8 ermittelt, und ein Signal VM2 wird an den anderen Eingang des Gatters G9 angelegt.

Als nächstes wird der Betrieb beschrieben. Falls keine Abnormität auf den Bussen ist und normale Signale übertragen werden, werden Pulse in Synchronisation mit den Signalen auf den Bussen ausgege ben in den Signalen VP, VM, die von der Buseingabeschaltung 4 er halten werden.

Falls nun eine Abnormität auf dem Bus BUS- auftritt, falls z. B. diese auf das Potential VD oder das Potential VS kurzgeschlossen ist, wird die Eingabe einer der monostabilen Einmalpuls-Multivi bratoren M5, M6 auf "H" fixiert. Dementsprechend erreicht die Ausgabe eines der monostabilen Einmalpuls-Multivibratoren M5, M6 "H", und das Signal VM2 erreicht auch "H". Derart erreicht das Fehlersignal ERR, welches die Ausgabe des Gatters G9 ist, "H", und die Abnormität wird erkannt. Derselbe Sachverhalt kann auf das Auftreten einer Abnormität auf den Bus BUS+ angewendet wer den.

Als die monostabilen Einmalpuls-Multivibratoren M3, M4, M5, M6 können hier solche verwendet werden, in welchen Signale auf "H" ausgegeben werden, wenn die Eingabe für einen vorbestimmten Zeit raum oder länger auf "H" ist. Genauso können solche, deren Aus gabe "L" ist, wenn die Eingabe auf "H" ist, solche deren Ausgabe "H" ist, wenn die Eingabe auf "L" ist und solche, deren Ausgabe "L" ist, wenn die Eingabe auf "L" ist, verwendet werden. In die sen Fällen jedoch müssen die logischen Schaltungen jedes Gatters geändert werden.

Claims

1. Zwei-Leitungs-Eingabe-/Ausgabevorrichtung, die mit einer er sten und einer zweiten Übertragungsleitung (BUS+, BUS-) verbunden ist, auf welchem ein erstes bzw. ein zweites Signal, deren Phasen einander entgegengesetzt sind, übertragen werden, mit

(a) einer ersten und einer zweiten Treiberschaltung (21, 22) zum Liefern des ersten und des zweiten Signals an die erste bzw. die zweite Übertragungsleitung;
(b) einer Eingabeschaltung (4), die das erste und das zweite Si gnal empfängt, zur Erzeugung eines ersten Vergleichssignals (VP) das durch Vergleich des ersten Signales und eines vorbestimmten Potentials (VR) erhalten wird, eines zweiten Vergleichssignals (VM), das durch Vergleich des zweiten Signals und des vorbestimm ten Potentials (VR) erhalten wird und eines dritten Signals (VO), das durch Vergleich des ersten Signals und des zweiten Signals erhalten wird;
(c) einer Rücksetzschaltung (8), die das dritte Vergleichssignal (VO) empfängt, zur Erzeugung eines Rücksetzsignals (/RST) welches aktiviert ist, wenn die erste und die zweite Übertragungsleitung (BUS+, BUS-) normal sind;
(d) einer Abnormitätserkennungsschaltung (5), die das erste und das zweite Vergleichssignal und das Rücksetzsignal (/RST) emp fängt, zur Erzeugung eines ersten und eines zweiten Fehlersignals (/DMQ, /DPQ), die aktiviert sind, wenn eine Abnormität auf einer der ersten bzw. zweiten Übertragungsleitungen (BUS+, BUS-) auf tritt; und
(e) einer Ausgabesteuerschaltung (30), die Eingabedaten (TX), auf welchen das erste und das zweite Signal basieren, und das erste und das zweite Fehlersignal (/DMQ, /DPQ) empfängt, zum Stoppen des Betriebs der ersten bzw. der zweiten Treiberschaltung (21, 22), wenn eines der ersten und zweiten Fehlersignale (/DMQ, /DPQ) aktiv ist und zum Treiben der ersten und der zweiten Treiberschaltung (21, 22) entsprechend der Eingabedaten (TX), wenn das erste und das zweite Fehlersignal (/DMQ, /DPQ) inaktiv sind.

2. Die Zwei-Leitungs-Eingabe-/Ausgabevorrichtung nach Anspruch 1 dadurch gekennzeichnet, daß die Ausgabesteuerschaltung
(e-1) einen ersten T Flip-Flop (F11), der das erste Fehlersignal

(/DMQ) empfängt, um zurückgesetzt zu werden, und der die Eingabedaten (TX) als ein Triggersignal empfängt,
(e-2) einen zweiten T Flip-Flop (F12), der das zweite Fehlersi gnal (/DPQ) empfängt, um zurückgesetzt zu werden, und der die Eingabedaten (TX) als ein Triggersignal empfängt,
(e-3) ein erstes Gatter (G31) zum Zuführen eines Signals (TXP), welches eine Inversion des logischen Produktes einer Ausgabe des ersten T Flip-Flops (F11) und der Eingabedaten (TX) ist, zu der ersten Treiberschaltung (21), und
(e-4) ein zweites Gatter (G32) zum Zuführen eines Signals (TXN), welches eine Inversion eines logischen Produktes einer Ausgabe des zweiten T Flip-Flops (F12) und der Eingabedaten (TX) ist, zu der zweiten Treiberschaltung (22),

aufweist.

3. Zwei-Leitungs-Eingabe-/Ausgabevorrichtung nach Anspruch 1 oder 2 dadurch gekennzeichnet,
daß die erste Treiberschaltung (21)

(a-1) einen ersten Potentialpunkt (VD) und
(a-2) einen ersten Transitor mit einer ersten Stromelektrode, die mit dem ersten Potentialpunkt (VD) verbunden ist, einer zweiten Stromelektrode, die mit der ersten Übertragungsleitung (BUS+) verbunden ist, und einer Steuerelektrode, die mit der Ausgabe steuerschaltung (30) verbunden ist, aufweist, und

daß die zweite Treiberschaltung (22)

(a-3) einen zweiten Potentialpunkt (VS), und
(a-4) einen zweiten Transistor mit einer ersten Stromelektrode, die mit dem zweiten Potentialpunkt (VS) verbunden ist, einer zweiten Stromelektrode, die mit der zweiten Übertragungsleitung (BUS-) verbunden ist, und einer Steuerelektrode, die mit der Aus gabesteuerschaltung (30) verbunden ist,

aufweist.

4. Zwei-Leitungs-Eingabe-/Ausgabevorrichtung nach einem der An sprüche 1 bis 3 dadurch gekennzeichnet,
daß die Rücksetzschaltung (81, 82) weiter

(c-1) ein Hilfsrücksetzsignal (/RST2) erzeugt, das nicht auf das dritte Vergleichssignal (VO) bezogen ist, und

daß die Abnormitätserkennungsschaltung (5)

(d-1) einen ersten Zähler (TP1, TP2), der das erste Vergleichssi gnal (VP) zählt und durch das Rücksetzsignal (/RST) zurückgesetzt wird,
(d-2) einen ersten D Flip-Flop (DP), der eine Ausgabe des ersten Zählers (TP1, TP2) als Trigger aufnimmt und durch das Hilfsrück setzsignal (/RST2) zurückgesetzt wird,
(d-3) einen zweiten Zähler (TM1, TM2), der das zweite Vergleichs signal (VM) zählt und durch das Rücksetzsignal (/RST) zurückge setzt wird, und
(d-4) einen zweiten D Flip-Flop (DM), der eine Ausgabe des zwei ten Zählers (TM1, TM2) als Trigger aufnimmt und durch das Hilfs rücksetzsignal (/RST2) zurückgesetzt wird,

aufweist.

5. Zwei-Leitungs-Eingabe-/Ausgabevorrichtung nach Anspruch 4, dadurch gekennzeichnet,
daß die Rücksetzschaltung (81, 82)

(c-2) eine Stromversorgungs-Rücksetzschaltung (ROP) aufweist, die mit Zurücksetzen einer Stromversorgung arbeitet und das Hilfs rücksetzsignal (/RST2) erzeugt.

6. zwei-Leitungs-Eingabe-/Ausgabevorrichtung nach Anspruch 5, dadurch gekennzeichnet,
daß die Rücksetzschaltung (83) weiter

(c-3) ein Gatter zum Zurücksetzen aufweist, das ein logisches Produkt eines externen Rücksetzsignales (EXT), das von außerhalb der Rücksetzschaltung (83) zugeführt wird, und einer Ausgabe der Stromversorgungs-Rücksetzschaltung (ROP) zur Erzeugung des Hilfsrücksetzsignals (/RST2) ermittelt.

7. Zwei-Leitungs-Eingabe-/Ausgabevorrichtung nach einem der An sprüche 1 bis 6, dadurch gekennzeichnet,
daß die Abnormitätserkennungsschaltung (52)

(d-5) ein Fehlersignal-Gatter (GO) zum Ermitteln einer logischen Summe des ersten und zweiten Fehlersignals (/DMQ, /DPQ) zur Erzeugung eines dritten Fehlersignals (ERR), und
(d-6) eine Latch-Schaltung (DE) zum Verriegeln des dritten Feh lersignales (ERR) und zur Erzeugung eines vierten Fehlersignals (ERR2) aufweist.

8. Zwei-Leitungs-Eingabe-/Ausgabevorrichtung nach Anspruch 7 dadurch gekennzeichnet, daß die Latch-Schaltung (DE) ein D Flip-Flop mit einem D Ein gangsende, das auf einem einem vorbestimmen Logikwert entspre chenden Potential fixiert ist, einem T Eingangsende zur Eingabe des dritten Fehlersignals (ERR) und einem Inversionsausgabeende zur Ausgabe des vierten Fehlersignals (ERR2) aufweist.

9. Zwei-Leitungs-Eingabe-/Ausgabevorrichtung, die mit einer er sten und einer zweiten Übertragungsleitung (BUS+, BUS-) verbunden ist, auf welchen ein erstes bzw. ein zweites Signal mit einander entgegengesetzten Phasen übertragen werden, mit

(a) einer Treiberschaltung (2; 21, 22) zur Zuführung des ersten und des zweiten Signals an die erste bzw. zweite Übertragungslei tung;
(b) einer Eingabeschaltung (4), die das erste und das zweite Si gnal empfängt, zur Erzeugung eines ersten Signals (VP), das durch Vergleich des ersten Signals mit einem vorbestimmten Potential (VR) erhalten wird, eines zweiten Vergleichssignals (VM), das durch Vergleich des zweiten Signals und des vorbestimmten Poten tials (VR) erhalten wird, und eines dritten Vergleichssignals (VO), das durch Vergleich des ersten Signals und des zweiten Si gnals erhalten wird;
(c) einer Rücksetzschaltung (8, 84), die das dritte Vergleichssi gnal (VO) empfängt, zur Erzeugung eines Rücksetzsignals (/RST), welches aktiviert ist, wenn die erste und die zweite Übertra gungsleitung (BUS+, BUS-) normal sind;
(d) einer Abnormitätserkennungsschaltung (5), die das erste und das zweite Vergleichssignal (VP, VM) und das Rücksetzsignal (/RST) empfängt, zur Erzeugung eines Fehlersignals (ERR; /DMQ, /DPQ), welches aktiviert ist, wenn eine Abnormität auf einer der ersten bzw. zweiten Übertragungsleitungen (BUS+, BUS-) auftritt;
(e) einer Ausgabesteuerschaltung (31, 32, 33), die Eingabedaten (TX), auf welchen das erste und das zweite Signal basieren, und das Fehlersignal (ERR; /DMQ, /DPQ) empfängt, zum Stoppen des Be triebs der Treiberschaltung (2; 21, 22) im Prinzip, wenn das Feh lersignal (ERR; /DMQ, /DPQ) aktiv ist und zum Betreiben der Trei berschaltung (2, 21, 22) entsprechend der Eingabedaten (TX), wenn das Fehlersignal (ERR; /DMQ, /DPQ) inaktiv ist; und
(f) einem Timer (15; 16, 17; 16, 17, 18), der das Fehlersignal (ERR; /DMQ, /DPQ) empfängt, um mit dessen Aktivierung gestartet zu werden, zum Zuführen eines speziellen Treibersigals (TV; VT1, VT2; VT1, VT2, VT3) nach einer gewissen Periode von der Aktivie rung des Fehlersignals ab zu der Ausgabesteuerschaltung (31, 32, 33), um die Ausgabesteuerschaltung (31) zum Betreiben der Trei berschaltung (2; 21, 22) als eine Ausnahme zu bringen, selbst falls das Fehlersignal (ERR; /DMQ, /DPQ) aktiv ist.

10. Zwei-Leitungs-Eingabe-/Ausgabevorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß der Timer ein programmierbarer Timer ist.

11. Zwei-Leitungs-Eingabe-/Ausgabevorrichtung nach Anspruch 9 oder 10, dadurch gekennzeichnet,
daß das Fehlersignal einzeln ist, der Timer (15) einzeln ist, und
das spezielle Treibersignal (VT) einzeln ist.

12. Zwei-Leitungs-Eingabe-/Ausgabevorrichtung nach einem der An sprüche 9 bis 11, dadurch gekennzeichnet,
daß die Ausgabesteuerschaltung (31)

(e-1) ein erstes Ausgabegatter (G311) zum Ermitteln des logischen Produktes eines Inversionssignals des Fehlersignals (ERR) und der Eingabedaten (TX), und
(e-2) ein zweites Ausgabegatter (G312) zum Ermitteln der Inver sion einer logischen Summe einer Ausgabe des ersten Ausgabegat ters (G311) und des speziellen Treibersignals (VT) und zum Zufüh ren an die Treiberschaltung (2) aufweist.

13. Zwei-Leitungs-Eingabe-/Ausgabevorrichtung nach Anspruch 9, dadurch gekennzeichnet,
daß das Fehlersignal ein Paar (/DMQ, /DPQ) bildet, der Timer (16, 17) ein Paar bildet und ein Paar der speziellen Treibersignale (VT1, VT2) an die Ausgabesteuerschaltung (32) liefert, und
daß die Rücksetzschaltung (84) weiter das erste und das zweite Vergleichssignal (VP, VM) empfängt und auf der Basis von jedem derselben ein erstes bzw. ein zweites Hilfsrücksetzsignal (, ) zum Rücksetzen des Paares von Timers (16, 17) zusammen mit dem Paar von Fehlersignalen (/DMQ, /DPQ) aufweist.

14. Zwei-Leitungs-Eingabe-/Ausgabevorrichtung nach Anspruch 13, dadurch gekennzeichnet,
daß einer der Timer (16)

(f-1) ein erstes Gate für den Timer (G161) zur Ausgabe des logi schen Produktes von einem der Hilfsrücksetzsignale () und einer logischen Inversion von einem der Fehlersignale (/DPQ) und
(f-2) ein erstes Timerelement (15), das durch die Ausgabe des er sten Gatters für den Timer (G161) zurückgesetzt wird, zur Ausgabe eines der speziellen Timersignale (VT2) aufweist, und daß der andere der Timer
(f-3) ein zweites Gate für den Timer (G171) zur Ausgabe des logi schen Produktes des anderen der Hilfsrücksetzsignale () und der logischen Inversion des anderen der Fehlersignale (/DMQ) und
(f-4) ein zweites Timerelement (15), welches durch eine Ausgabe des zweiten Gates für den Timer (G171) zurückgesetzt wird, zur Ausgabe des anderen der speziellen Treibersignale (VT1) aufweist.

15. Zwei-Leitungs-Eingabe-/Ausgabevorrichtung nach Anspruch 9, dadurch gekennzeichnet,
daß das Fehlersignal ein Paar (/DMQ, /DPQ) bildet,
daß der Timer ein Trio (16, 17, 18) bildet und ein Trio der spe ziellen Treibersignale (VT1, VT2, VT3) an die Ausgabesteuerschal tung (33) liefert, und
daß die Rücksetzschaltung (84) weiter das erste und zweite Ver gleichssignal (VP, VM) empfängt und auf der Basis derselben ein erstes bzw. ein zweites Hilfsrücksetzsignal (, ) zum Zurück setzen des Trios der Timer (16, 17, 18) zusammen mit dem Paar von Fehlersignalen (/DMQ, /DPQ) ausgibt.

16. Zwei-Leitungs-Eingabe-/Ausgabevorrichtung, die mit einer er sten und einer zweiten Übertragungsleitung (BUS+, BUS-) verbunden ist auf welchem ein erstes bzw. ein zweites Signal mit einander entgegengesetzten Phasen übertragen werden, mit

(a) einer ersten und einer zweiten Treiberschaltung (21, 22) zum Zuführen des ersten und des zweiten Signals an die erste bzw. zweite Übertragungsleitung;
(b) einer Eingabeschaltung (4), die das erste und das zweite Si gnal empfängt, zur Erzeugung eines ersten Vergleichssignals (VP), das durch Vergleich des ersten Signals und eines vorbestimmten Potentials (VR) erhalten wird, eines zweiten Vergleichssignals (VM), das durch Vergleich des zweiten Signals und des vorbestimm ten Potentials (VR) erhalten wird, und eines dritten Vergleichs signals (VO), das durch Vergleich des ersten Signals und des zweiten Signals erhalten wird;
(c) einer Rücksetzschaltung (8), die das dritte Vergleichssignal (VO) empfängt zur Erzeugung eines Rücksetzsignals (/RST), welches aktiviert ist, wenn die erste und zweite Übertragungsleitung (BUS+, BUS-) normal sind;
(d) einer Abnormitätserkennungsschaltung (52, 53) mit
- (d-1) einem ersten Zähler (TM1, TM2, TM3), der durch das Rück setzsignal (/RST) zurückgesetzt wird und das zweite Vergleichssi gnal (VM) zählt, zur Ausgabe einer ersten Zählausgabe (QM1, QM2, QM3),
- (d-2) einem ersten D Flip-Flop (DM), der die erste Zählausgabe (QM1, QM2, QM3) als Trigger aufnimmt und durch das Rücksetzsignal (/RST) zurückgesetzt wird, zur Erzeugung eines ersten Fehlersig nals (/DMQ), welches aktiv ist, wenn eine Abnormität auf der er sten Übertragungsleitung (BUS+) auftritt,
- (d-3) einem zweiten Zähler (TP1, TP2, TP3), der durch das Rück setzsignal (/RST) zurückgesetzt wird, zum Zählen des ersten Ver gleichssignals (VP) zur Ausgabe einer zweiten Zählausgabe (QP1, QP2, QP3) und
- (d-4) einem zweiten D Flip-Flop (DP), welches die zweite Zählaus gabe (QP1, QP2, QP3) als Trigger aufnimmt und durch das Rücksetz signal (/RST) zurückgesetzt wird, zur Erzeugung eines zweiten Fehlersignals (/DPQ), welches aktiviert wird, wenn eine Abnormität auf der zweiten Übertragungsleitung (BUS-) auftritt; und
(e) einer Ausgabesteuerschaltung (34),
- (e-1) die Eingabedaten (TX), auf welchen das erste und das zweite Signal basieren und das erste und das zweite Fehlersignal (/DMQ, /DPQ) empfängt,
- (e-2) zum Betreiben der Treiberschaltung (21, 22) entsprechend den Eingabedaten (TX), wenn das erste und zweite Fehlersignal (/DMQ, /DPQ) inaktiv sind, und
- (e-3) zum Stoppen des Betriebes der ersten und zweiten Treiber schaltung (21, 22) im Prinzip, wenn eines der ersten bzw. zweiten Fehlersignale (/DMQ, /DPQ) aktiv ist, und zum Treiben der ersten und zweiten Treiberschaltung (21, 22) als eine Ausnahme, wenn die erste Zählausgabe (QM1, QM2, QM3) bzw. die zweite Zählausgabe (QP1, QP2, QP3) einen vorbestimmten Wert erreicht.

17. Zwei-Leitungs-Eingabe-/Ausgabevorrichtung nach Anspruch 16, dadurch gekennzeichnet, daß die Abnormitätserkennungsschaltung (52) in dem ersten und dem zweiten Zähler zwei T Flip-Flops (TP1, TP2, TM1, TM2), die ent sprechend in Reihe geschaltet sind, aufweist.

18. Zwei-Leitungs-Eingabe-/Ausgabevorrichtung nach Anspruch 16 oder 17, dadurch gekennzeichnet, daß der erste und zweite Zähler in der Abnormitätserkennungschal tung (53) drei T Flip-Flops (TP1, TP2, TP3, TM1, TM2, TM3) auf weist, die entsprechend in Reihe verbunden sind.

19. Zwei-Leitungs-Eingabe-/Ausgabevorrichtung nach einem der An sprüche 16 bis 18, dadurch gekennzeichnet,
daß die Abnormitätserkennungsschaltung (52) weiter

(d-5) ein Gatter für ein Fehlersignal (GO) zur Erzeugung eines dritten Fehlersignals durch Ermitteln einer logischen Summe des ersten und des zweiten Fehlersignals (/DMQ, /DPQ) aufweist, und daß die Rücksetzschaltung (85) weiter das dritte Fehlersignal (ERR) empfängt und
(c-1) einen Zähler zum Zurücksetzen, der das dritte Vergleichssi gnal (VO) als Trigger zählt und durch das dritte Fehlersignal (ERR) zurückgesetzt wird, aufweist.

20. Zwei-Leitungs-Eingabe-/Ausgabevorrichtung, die mit einer er sten und einer zweiten Übertragungsleitung verbunden ist, auf welchen ein erstes bzw. ein zweites Signal mit entgegengesetzten Phasen übertragen werden, mit

(a) einer Treiberschaltung (2) zum Zuführen des ersten und des zweiten Signals zu der ersten bzw. der zweiten Übertragungslei tung;
(b) einer Eingabeschaltung (4), die das erste und das zweite Si gnal empfängt, zur Erzeugung eines ersten bzw. eines zweiten Re ferenzsignals (VP, VM), die anzeigen, ob das erste und das zweite Signal normal sind oder nicht;
(c) einer Abnormitätserkennungsschaltung (54, 55, 56), die das erste und das zweite Referenzsignal (VP, VM) empfängt, zur Erzeu gung eines Fehlersignals (ERR), welches aktiviert ist, wenn eine Abnormität auf einer der ersten und zweiten Übertragungsleitungen (BUS+, BUS-) auftritt;
(d) einer Ausgabesteuerschaltung (3), die Eingabedaten (TX) auf welchen das erste und zweite Signal basieren, und das Fehlersi gnal (ERR) empfängt, zum Stoppen des Betreibens der Treiberschal tung (2), wenn das Fehlersignal (ERR) aktiv ist und zum Antreiben der Treiberschaltung (2) entsprechend dem Eingabewert (TX), wenn das Fehlersignal (ERR) inaktiv ist; und

wobei die Abnormitätserkennungsschaltung (54, 55, 56)

(c-1) eine Koinzidenzerkennungsschaltung (G5) zur Erzeugung eines Koinzidenzerkennungssignals (VE), welches aktiviert ist, wenn das erste und zweite Referenzsignal (VP, VM) miteinander übereinstim men, und
(c-2) eine Koinzidenzerkennungshalteschaltung (M1, M2, F3, F4, FL, G6) zum Halten des Koinzidenzerkennungssignals (VE) und zur Erzeugung des Fehlersignals (ERR) aufweist.

21. Vorrichtung nach Anspruch 20, dadurch gekennzeichnet, daß die Eingabeschaltung (4)

(b-1) einen Referenzpotentialpunkt zum Zuführen eines Referenzpo tentials (VR),
(b-2) einen ersten Komparator zum Vergleichen des ersten Signals und des vorbestimmten Potentials (VR) zum Erhalt des ersten Refe renzsignals (VP) und
(b-3) einen zweiten Komparator zum Vergleichen des zweiten Si gnals und des vorbestimmten Potentials (VR) zum Erhalt des zwei ten Referenzsignals (VM) aufweist.

22. Vorrichtung nach Anspruch 20 oder 21, dadurch gekennzeichnet, daß die Koinzidenzerkennungsschaltung (G5)

(c-1-1) ein Gatter zur Abnormitätserkennung zur Ausgabe der In version der exklusiven logischen Summe des ersten und zweiten Re ferenzsignals (VP, VM) aufweist.

23. Vorrichtung nach einem der Ansprüche 20 bis 22, dadurch ge kennzeichnet, daß die Koinzidenzerkennungsschalteschaltung (M1, F3, F4)

(c-2-1) einen monostabilen Einmalpuls-Multivibrator (M1), der mit dem Koinzidenzerkennungssignal (VE) als Trigger versorgt wird, zur Ausgabe eines Pulssignals (VQ),
(c-2-2) einen ersten D Flip-Flop (F3) mit einem D Eingangsende, das mit dem Koinzidenzerkennungssignal (VE) versorgt wird, einem Triggereingangsende, das mit dem Pulssignal (VQ) versorgt wird, und einem Nicht-Inversionsausgabeende, und
(c-2-3) einen zweiten D Flip-Flop (F4) mit einem D Eingangsende, das mit einem einem vorbestimmten Logikwert entsprechenden Poten tial versorgt wird, einem Triggereingangsende, das mit dem Nicht- Inversionsausgangsende des ersten D Flip-Flops (F3) verbunden ist und einem Nicht-Inversionsausgabeende zur Ausgabe des Fehlersi gnals (ERR) aufweist.

24. Vorrichtung nach einem der Ansprüche 20 bis 22, dadurch ge kennzeichnet, daß die Koinzidenzerkennungshalteschaltung (FL, F3)

(c-2-4) einen Filter (FL), der das Koinzidenzerkennungssignal (VE) empfängt, zur Ausgabe eines korrigierten Koinzidenzerken nungssignals (VE2) durch Entfernung einer Frequenzkomponente, die höher als die Basisfrequenz des ersten und des zweiten Referenz signals ist, daraus, und
(c-2-5) ein D Flip-Flop (F3) mit einem D-Eingangsende, das mit einem einem vorbestimmten Logikwert entsprechenden Potential ver sorgt wird, einem Triggereingangsende, das mit dem korrigierten Koinzidenzerkennungssignal (VE2) versorgt wird, und einem Nicht- Inversionsausgabeende zur Ausgabe des Fehlersignals (ERR) auf weist.

25. Die Vorrichtung nach einem der Ansprüche 20 bis 22, dadurch gekennzeichnet, daß die Koinzidenzerkennungshaltevorrichtung (FL, F3, F4, M2)

(c-2-6) einen Filter (FL), der das Koinzidenzerkennungssignal (VE) empfängt und ein korrigiertes Koinzidenzerkennungssignal (VE2) durch Entfernung der Frequenzkomponente, die höher als die Basisfrequenz des ersten und zweiten Referenzsignals ist, daraus ausgibt,
(c-2-7) einen monostabilen Einmalpuls-Multivibrator (M2), der mit dem korrigierten Koinzidenzerkennungssignal (VE2) als Trigger versorgt wird und ein Ausgabeende zur Ausgabe eines Pulssignals (VQ) aufweist,
(c-2-8) einem Abnormitätserkennungsgatter (G6) zur Ausgabe des logischen Produktes einer Ausgabe des monostabilen Einmalpuls- Multivibrators (M2) und des korrigierten Koinzidenzerkennungssi gnals (VE2),
(c-2-9) einem Oszillator (OSC) zur Ausgabe eines Qszillationssi gnals mit einer Basisfrequenz, die höher als die Basisfrequenz des ersten und zweiten Referenzsignals (VP, VM) ist,
(c-2-10) ein erstes D Flip-Flop (F3) mit einem D Eingangsende, das mit einer Ausgabe des Abnormitätserkennungsgatters (G6) ver sorgt wird, einem Triggereingabeende, das mit dem Oszillationssi gnal versorgt wird, und einem Nicht-Inversionsausgabeende, und
(c-2-11) ein zweites D Flip-Flop (F4) mit einem D Eingabeende, das mit einem einem vorbestimmten Logikwert entsprechendem Poten tial versorgt wird, einem Triggereingabeende, das mit dem Ausga beende des monostabilen Einmalpuls-Multivibrators (M2) und dem Nicht-Inversionsausgabeende des ersten D Flip-Flops (F3) gemein sam verbunden ist, und einem Nicht-Inversionsausgabeende zur Aus gabe des Fehlersignals (ERR) aufweist.

26. Vorrichtung nach einem der Ansprüche 20 bis 25, dadurch ge kennzeichnet, daß die Eingabeschaltung (4)

(b-4) ein erstes Gatter zur Invertierung des ersten Signals zum Erhalt des ersten Referenzsignals (VP) und
(b-5) ein zweites Gatter zum Halten des Logikwertes des zweiten Signals und zum Erhalt des zweiten Referenzsignals (VM) aufweist.

27. Die Vorrichtung nach einem der Ansprüche 20 bis 26, dadurch gekennzeichnet, daß die Koinzidenzerkennungshaltevorrichtung (M1, F3, F4)

(c-2-12) einen monostabilen Einmalpuls-Multivibrator (M1), der mit dem Koinzidenzerkennungsignal (VE) als Trigger versorgt wird, zur Ausgabe eines Pulssignals (VQ),
(c-2-13) ein erstes D Flip-Flop (F3) mit einem D Eingabeende, das mit dem Koinzidenzerkennungssignal (VE) versorgt wird, und einem Triggereingabeende, das mit dem Pulssignal (VQ) versorgt wird und
(c-2-14) ein zweites D Flip-Flop (F4) mit einem D Eingabeende, das mit einem einem vorbestimmten Logikwert entsprechendem Poten tial versorgt wird, und einem Triggereingabeende, das mit einer Ausgabe des ersten D Flip-Flops (F3) versorgt wird, zur Ausgabe des Fehlersignals (ERR) aufweist.

28. Zwei-Leitungs-Eingabe-/Ausgabevorrichtung, die mit einer er sten und einer zweiten Übertragungsleitung (BUS+, BUS-) verbunden ist, auf welchem ein erstes bzw. ein zweites Signal mit einander entgegengesetzten Phasen übertragen werden, mit

(a) einer Treiberschaltung (2) zum Liefern des ersten und des zweiten Signals an die erste bzw. die zweite Übertragungsleitung (BUS+, BUS-);
(b) einer Eingabeschaltung (4), die das erste und das zweite Si gnal empfängt, zur Erzeugung des ersten bzw. zweiten Referenzsi gnals (VP, VM), die anzeigen, ob das erste und zweite Signal nor mal sind oder nicht;
(c) einer Abnormitätserkennungsschaltung (57), die das erste und zweite Referenzsignal (VP, VM) empfängt, zur Erzeugung eines Feh lersignals (ERR), welches aktiviert ist, wenn eine Abnormität auf einem der ersten und zweiten Übertragungsbusse (BUS+, BUS-) auf tritt;
(d) einer Ausgabesteuerschaltung (3), die Eingabedaten (TX) auf welchen das erste und zweite Signal basieren, und das Fehlersi gnal (ERR) empfängt, zum Stoppen des Betreibens der Treiberschal tung (2), wenn das Fehlersignal (ERR) aktiv ist, und zum Betrei ben der Treiberschaltung (2) entsprechend den Eingabedaten (TX), wenn das Fehlersignal (ERR) inaktiv ist; und

wobei die Abnormitätserkennungsschaltung (57)

(c-1) einen ersten Einmalpuls-Multivibrator (M3), der das erste Referenzsignal (VP) als Trigger empfängt und ein Signal in der Form eines Pulses ausgibt,
(c-2) einen zweiten Einmalpuls-Multivibrator (M4), der ein Si gnal, das durch Invertierung des ersten Referenzsignals (VP) er halten wird, als Trigger empfängt und ein Signal in der Form ei nes Pulses ausgibt,
(c-3) einen dritten Einmalpuls-Multivibrator (M5), der das zweite Referenzsignal (VM) als Trigger empfängt und ein Signal in der Form eines Pulses ausgibt,
(c-4) einen vierten Einmalpuls-Multivibrator (M6), der ein Si gnal, das durch Invertierung des zweiten Referenzsignals (VM) er halten wird, als Trigger empfängt und ein Signal in der Form ei nes Pulses ausgibt, und
(c-5) ein Gatter zur Abnormitätserkennung (G7, G8, G9) zum Nehmen einer logischen Summe von Ausgaben der ersten bis vierten Einmal puls-Multivibratoren (M3-M6) zur Erzeugung des Fehlersignals aufweist.

29. Vorrichtung nach Anspruch 28, dadurch gekennzeichnet, daß die Eingabeschaltung (4)

(b-1) einen Referenzpotentialpunkt zur Lieferung eines Referenz potentials (VR)
(b-2) einen ersten Komparator zum Vergleich des ersten Signals und des vorbestimmten Potentials (VR) zum Erhalt des ersten Refe renzsignals (VP), und
(b-3) einen zweiten Komparator zum Vergleich des zweiten Signals und des vorbestimmten Potentials (VR) zum Erhalt des zweiten Re ferenzsignals (VM) aufweist.