DE4322354A1 - Kondensator in einem integrierten Funktionsblock oder in einer integrierten Schaltung mit großer Kapazität; Verfahren zur Herstellung des Kondensators; und Benutzung des Kondensators als integrierter Entkopplungskondensator - Google Patents
Kondensator in einem integrierten Funktionsblock oder in einer integrierten Schaltung mit großer Kapazität; Verfahren zur Herstellung des Kondensators; und Benutzung des Kondensators als integrierter EntkopplungskondensatorInfo
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Description
Die vorliegende Erfindung bezieht sich auf ein Verfahren
zur Herstellung einer MOS-Kondensatorstruktur in
Funktionsblocks oder in integrierten Schaltungen, und,
genauer gesagt, auf ein Verfahren zur leichten Herstellung
beispielsweise eines Entkopplungskondensators in einem
solchen Strukturblock, ohne eine zusätzliche
Siliziumoberfläche oder irgendeinen zusätzlichen
Verfahrensschritt bei der Herstellung durch im wesentlichen
eine Standard-MOS- oder BiCMOS-Technik zu benötigen.
Bei allgemeinen elektronischen Schaltungsanordnungen
besteht unabhängig davon, ob sie unter Verwendung diskreter
Komponenten und integrierten Schaltkreisen (IC) in einer
Leiterplattenmontage, oder als maßgeschneiderte
integrierte Schaltung ausgeführt werden, die die gesamte
gewünschte Funktion in einem einzelnen integrierten
Plattenaufbau durchführen, die Notwendigkeit der
Ausfilterung von Fluktuationen, das heißt der sogenannten
dI/dt-Störungen, aus der Gleichstromversorgung. In einem
integrierten IC-Chip werden Störungen im wesentlichen dann
erzeugt, wenn digitale elektronische Funktionen miteinander
verbunden oder entkoppelt werden. Die Verringerung der
Störungen im Hochfrequenzbereich ist bei
Hochfrequenzschaltungen besonders wichtig. Eine übermäßige
Erzeugung von Störsignalen erfüllt die Anforderungen an den
Störabstand und andere Schaltungsparameter.
Je näher die Entkopplungskondensatoren an der
Störsignalquelle, beispielsweise den Schalttransistoren,
angebracht werden können, umso wirksamer ist die
Entkopplung, was hauptsächlich auf eine verringerte
Induktivität in Reihe mit der Entkopplungskapazität
zurückzuführen ist. Bei einer Plattenmontage müssen die
Entkopplungskondensatoren so dicht wie möglich an den die
Störung erzeugenden IC-Schaltungen montiert werden, wobei
ein direktes Plazieren der Entkopplungskondensatoren auf
dem IC-Chip natürlich noch besser ist, weil die Entkopplung
so dicht wie möglich an der Entstörungsquelle erfolgt und
starke, von den RCL-Verbindungen durch die Bondierungen und
die Bondierungsdrähte ausgehende Störungen unterdrückt und
somit vermieden werden. Aufgrund der extrem niedrigen
Induktivität in den Leistungsverteilungsleitungen des Chips
selber verbessern die Entkopplungskondensatoren auf dem
Chip auch die Frequenzcharakteristik für das Abkoppeln. Es
besteht jedoch ein Problem darin, daß ein solcher
integrierter Kondensator normalerweise eine
Siliziumoberfläche erfordert, die relativ groß werden kann,
um einen passenden Kapazitätswert für den integrierten
Kondensator zu erzielen.
Die amerikanische Druckschrift US-A-3 619 735 offenbart ein
Verfahren und eine integrierte Schaltung, bei der ein
Entkopplungskondensator unter Bauelementen auf der
Oberfläche einer integrierten Schaltung durch Schaffen
einer ersten epitaktischen Schicht zwischen einem
N⁺-Substrat, das eine eindiffundierte P⁺-Zone aufweist,
und einer epitaktischen Schicht mit einer N⁺ -Bauelement
vorgesehen ist, wobei eine zur P⁺-Zone führende
P⁺-Kanaldiffusion im Substrat weiter als
Dämpfungswiderstand in Kombination mit der
Kopplungskapazität dient. Das Verfahren erfordert jedoch
zusätzliche Verfahrensschritte bei der Herstellung der
Kapazität.
Der Entkopplungskondensator kann auch durch Verteilen von
Kondensatoren im Träger des Chips in der integrierten
Schaltung geschaffen werden, was beispielsweise in den
Druckschriften EP-A2-0 262 493 und EP-A1-0 268 260
offenbart ist, oder in einer LSI-Schaltung, gemäß der
Druckschrift EP-A2-0 083 405. Dies bedeutet jedoch unter
anderem, daß spezielle Schritte bei der Herstellung des
IC-Chips durchgeführt werden müssen.
Das Verfahren zum Entwerfen von anwendungsspezifischen
integrierten Schaltungen, auch AISC (Application Specific
Integrated Circuit), besteht in der Verwendung
vordefinierter Baublöcke oder Standardzellen in einer
Bibliothek. Die Intergration von Entkopplungskondensatoren
in einen solchen Block oder in eine solche Zelle stellt die
wirksamste Entkopplungsmethode dar, da die Störsignale
unmittelbar an der Quelle unterdrückt werden. Auch muß der
Entwerfer das Abkoppeln nicht besonders in seine
Überlegungen einbeziehen, wenn Zellen oder Blöcke einer
solchen Bibliothek verwendet werden.
Das Hinzufügen solcher Entkopplungsschaltungselemente
verbraucht jedoch üblicherweise teure Siliziumoberfläche.
Falls der Entkopplungskondensator dicht an der Störquelle
angebracht wird, kann der Kondensator bis zu einem
entsprechenden Grade kleiner gemacht werden, da die
Entkopplung wirksamer ist und kleinere Kondensatoren
weniger Siliziumoberfläche bedeuten.
Die Verlegung der Versorgungsleitungen und der
Erdanschlüsse wird normalerweise durch Benutzen von
Metallisierungsleitungen hergestellt, die breiter als ihre
entsprechenden Signalleitungen sind. Dies gilt besonders
für mit Hochfrequenz betriebene IC-Schaltungen.
Die Versorgungsleitungen werden im Herstellungsverfahren
gewöhnlich auf einem bestimmten Metallisierungsniveau
hergestellt, wobei die Schichten üblicherweise mit "m" plus
einer Ziffer zur Bezeichnung des Niveaus gekennzeichnet
werden, wie etwa m2 (oder m3), falls vorhanden).
Vorzugsweise werden zu diesem Zweck beispielsweise m2 oder
m3 wegen der höheren Leitfähigkeit der höheren
Metallisierungsschichten benutzt. Die Schicht m1 sowie
dotierte Halbleiterschichten werden für die örtliche
Querverbindung und für die Definition von Bauelementen
benutzt. Die Schichten dieser unteren Niveaus können in
Bereichen verwendet werden, die völlig von der
Metallisation der m2- oder m3-Schichten bedeckt sind.
Queranschlüsse jeweils zwischen den Schichten m1 und m2
sowie m2 und m3 können dann ohne Benutzung einer
zusätzlichen Oberfläche hergestellt werden.
Kondensatoren hoher Qualität mit niedrigen Werten können
einerseits als Metall-Metall-Kondensatoren konzipiert
werden, beispielsweise zwischen m1 und m2, und andererseits
können sie in einem CMOS- oder einem
BeCMOS-Herstellungsverfahren unter Anwendung entweder einer
MOS-Struktur (Diffusion, polykristallines Silizium, m1 für
Anschlüsse), oder als Sperrspannungs-pn-Übergang
(Diffusion, m1 für Anschlüsse) entworfen werden.
Gemäß der vorliegenden Erfindung ist jeder Block oder jede
Zelle mit Kondensatoren für Entkopplungszwecke unter den
breiten metallischen Versorgungsleitungen (beispielsweise
Vcc GND) versehen, ohne dazu eine eigene Siliziumoberfläche
zu benötigen. Diese "vergrabenen" Kondensatoren
(Underground Capacitors) sind unter jedem breiten
Leiterpfad in oder auf einem Chip vorgesehen. Sie bestehen
beispielsweise aus Halbleitermaterial und werden durch eine
wohlbekannte, praktizierte Prozeßtechnik mit dem gleichen
Stufenprozeß erhalten, wie dies beispielsweise bei der
Schaffung von herkömmlichen CMOS-Komponenten oder von
bipolaren Komponenten, etwa Transistoren, geschieht.
Gemäß dem Verfahren der vorliegenden Erfindung wird der
Entkopplungskondensator unterhalb eines breiten
Versorgungsleiters auf einem IC-Chip unter Benutzung der
bestehenden Standardschritte des Herstellungsprozesses für
das IC-Chip hergestellt, und zwar wie folgt:
Aufbringen einer Schicht, beispielsweise aus Polysilizium, die leitend gemacht ist und auf einer dünnen Schicht aus Gateoxid auf einem p⁺-Substrat (bzw. n⁺-Substrat), wobei die Polysiliziumschicht gleichzeitig eine Schutzschicht für das dünne Gateoxid bildet und der Polysiliziumfläche in einer ersten Ausdehnungsrichtung eine Ausdehnung gegeben ist, die größer als die darunterliegende Schicht ist, welche aus der dünnen Gateoxidschicht besteht, wodurch mindestens eine Oberfläche aus Gateoxid gebildet und in einer zweiten Ausdehnungsrichtung durch die leitende Schicht, beispielsweise aus Polysilizium, und durch ein dickes Feldoxid begrenzt wird, wobei die Oberfläche (33) des Gateoxids nicht durch die leitende Schicht, beispielsweise aus Polysilizium, geschützt ist;
Herstellen einer p⁺-dotierten (bzw. n⁺-dotierten) Insel im p⁺-Substrat (n⁺-Substrat) durch Implantieren der gebildeten Oberfläche aus Gateoxid, die nicht durch die leitende Schicht geschützt ist;
Aufbringen einer Isolierschicht, die für das Auftragen eines Oxids geeignet ist, in der durch Maskieren und Ätzen eine erste Vielzahl von Querverbindungsöffnungen für die Querverbindung mit der gebildeten p⁺-dotierten (bzw. n⁺-dotierten) Substratinsel, und eine zweite Vielzahl von Querverbindungsöffnungen zur leitenden Schicht, beispielsweise aus Polysilizium, an den Enden der ersten leitenden Schicht in der ersten Ausdehnungsrichtung geschaffen werden, wobei die zweite Vielzahl der Querverbindungsöffnungen in einer Fläche plaziert ist, die nicht das darunterliegende dünne Gateoxid bedeckt;
Aufbringen einer ersten Metallisierungsfläche (12), die an die p⁺-dotierte (bzw. n⁺-dotierte) Substratinsel auf einem ersten Metallisierungsniveau m1 durch die erste Vielzahl der Querverbindungsöffnungen angeschlossen ist, und mindestens einer zweiten Metallisierungsfläche, die an die leitende Schicht, beispielsweise aus Polysilizium, angeschlossen ist;
wodurch eine Kondensatorstruktur hoher Kapazität geschaffen wird, wobei die Kondensatorstruktur beispielsweise zum Abkoppeln an eine positive Spannungsquelle am Ende durch zusätzliches Anschließen an die beiden so gebildeten Metallisierungsflächen des ersten Metallisierungsniveaus m1 geeignet ist, dessen erste Metallisierungsfläche und dessen zweite Metallisierungsflächen jeweils einem zugehörigen Kondensatoranschluß entsprechen, wobei die Kondensatorstruktur durch zusätzliche Standardprozeßschritte mit Hilfe beispielsweise eines nachfolgenden Metallisierungsniveaus m2 an den gewünschten Abschnitt des Funktionsblockes oder der integrierten Schaltung angeschlossen sind.
Aufbringen einer Schicht, beispielsweise aus Polysilizium, die leitend gemacht ist und auf einer dünnen Schicht aus Gateoxid auf einem p⁺-Substrat (bzw. n⁺-Substrat), wobei die Polysiliziumschicht gleichzeitig eine Schutzschicht für das dünne Gateoxid bildet und der Polysiliziumfläche in einer ersten Ausdehnungsrichtung eine Ausdehnung gegeben ist, die größer als die darunterliegende Schicht ist, welche aus der dünnen Gateoxidschicht besteht, wodurch mindestens eine Oberfläche aus Gateoxid gebildet und in einer zweiten Ausdehnungsrichtung durch die leitende Schicht, beispielsweise aus Polysilizium, und durch ein dickes Feldoxid begrenzt wird, wobei die Oberfläche (33) des Gateoxids nicht durch die leitende Schicht, beispielsweise aus Polysilizium, geschützt ist;
Herstellen einer p⁺-dotierten (bzw. n⁺-dotierten) Insel im p⁺-Substrat (n⁺-Substrat) durch Implantieren der gebildeten Oberfläche aus Gateoxid, die nicht durch die leitende Schicht geschützt ist;
Aufbringen einer Isolierschicht, die für das Auftragen eines Oxids geeignet ist, in der durch Maskieren und Ätzen eine erste Vielzahl von Querverbindungsöffnungen für die Querverbindung mit der gebildeten p⁺-dotierten (bzw. n⁺-dotierten) Substratinsel, und eine zweite Vielzahl von Querverbindungsöffnungen zur leitenden Schicht, beispielsweise aus Polysilizium, an den Enden der ersten leitenden Schicht in der ersten Ausdehnungsrichtung geschaffen werden, wobei die zweite Vielzahl der Querverbindungsöffnungen in einer Fläche plaziert ist, die nicht das darunterliegende dünne Gateoxid bedeckt;
Aufbringen einer ersten Metallisierungsfläche (12), die an die p⁺-dotierte (bzw. n⁺-dotierte) Substratinsel auf einem ersten Metallisierungsniveau m1 durch die erste Vielzahl der Querverbindungsöffnungen angeschlossen ist, und mindestens einer zweiten Metallisierungsfläche, die an die leitende Schicht, beispielsweise aus Polysilizium, angeschlossen ist;
wodurch eine Kondensatorstruktur hoher Kapazität geschaffen wird, wobei die Kondensatorstruktur beispielsweise zum Abkoppeln an eine positive Spannungsquelle am Ende durch zusätzliches Anschließen an die beiden so gebildeten Metallisierungsflächen des ersten Metallisierungsniveaus m1 geeignet ist, dessen erste Metallisierungsfläche und dessen zweite Metallisierungsflächen jeweils einem zugehörigen Kondensatoranschluß entsprechen, wobei die Kondensatorstruktur durch zusätzliche Standardprozeßschritte mit Hilfe beispielsweise eines nachfolgenden Metallisierungsniveaus m2 an den gewünschten Abschnitt des Funktionsblockes oder der integrierten Schaltung angeschlossen sind.
Auf diese Weise wird der Kondensator unter Benutzung der
gleichen Technik hergestellt, wie sie herkömmlicherweise
zur Erzeugung von CMOS-Elementen oder bipolaren Elementen
auf dem Chip und weiter auf dem unter einem breiten
Metallisierungsleiter für Versorgungsspannungen oder einem
Erdungsanschluß angebrachten Chip benutzt wird, wodurch
eine eigene Siliziumoberfläche überflüssig wird.
Der so hergestellte Kondensator erzeugt eine große
Kapazität mit einer hohen Isolierspannung in bezug auf die
Oberfläche, und zwar durch Benutzung einer dünnen
Oxidschicht als Isolator in der Kondensatorstruktur, wobei
dies vorzugsweise durch eine Gateoxidschicht von 200-300 A
Dicke erzielt wird, was eine Struktur schafft, die mit
Ausnahme der Dotierung der Substratinsel derjenigen eines
MOS-Transistors entspricht.
Weiter wird gemäß der Erfindung der inhärente Widerstand
der Kondensatorstruktur auf diese Weise sehr niedrig
gehalten, einerseits durch eine erste metallisierte
Querverbindungsoberfläche mit einer Vielzahl von
Querverbindungsöffnungen zur p⁺-dotierten (bzw.
n⁺-dotierten) Substratinsel, und andererseits durch eine
erweiterte zweite metallisierte Querverbindungsoberfläche
mit einer Vielzahl von Querverbindungsöffnungen zur ersten
leitenden Schicht, beispielsweise aus Polysilizium, hin,
wobei die zweite Oberfläche der Metallisierung für die
Querverbindung zur ersten leitenden Schicht, beispielsweise
aus Polysilizium, nicht auf der Fläche plaziert ist, die
das dünne Gateoxid unter der leitenden Schicht,
beispielsweise aus Polysilizium, enthält. Hierdurch werden
in der Kondensatorstruktur optimale niedrige Widerstände
geschaffen, was für Hochfrequenzanwendungen, insbesondere
für Anwendungsgebiete im Ultrahochfrequenzbereich (UHF)
wesentlich ist, um niedrige Zeitkonstanten durch Abkoppeln
mit Hilfe der Kapazität des Kondensators, und des so
geschaffenen RC-Netzwerks durch dessen inhärente
Versorgungswiderstände zu erzielen.
Weiter sind gemäß dem Verfahren der vorliegenden Erfindung
die Entkopplungskondensatoren in jedem Baublock oder in
jeder Standardzelle in eine Zellenbibliothek integriert,
was den Entkopplungswirkungsgrad für Hochfrequenzstörungen
steigert und die Rüstzeit für eine gewünschte Funktion beim
Aufbau verringert und weiter die gesamte
Schaltungscharakteristik der endgültigen Schaltungsfunktion
verbessert.
Sollte ein zusätzlicher eingebauter Dämpfungswiderstand im
Entkopplungskondensator benötigt werden, ermöglicht das
Verfahren gemäß der vorliegenden Erfindung weiter eine
Vergrößerung des Anschlußwiderstandes durch einfaches
Integrieren eines zusätlichen Widerstandes oder durch
Verringern der erweiterten Querverbindungsoberfläche zur
ersten leitenden Schicht, beispielsweise aus Polysilizium,
und zur p⁺-dotierten (bzw. n⁺-dotierten) Substratinsel,
und damit eine entsprechend verringerte Anzahl von
Querverbindungsöffnungen.
Weiter ermöglicht es das Verfahren gemäß der vorliegenden
Erfindung,beispielsweise Bondingoberflächen zu benutzen,
um Entkopplungskondensatoren zu schaffen, vorausgesetzt,
daß der unter dem Bondingchip liegenden Fläche eine
Dicke/Stärke erteilt wird, die ausreicht, daß der gemäß der
vorliegenden Erfindung hergestellte Entkopplungskondensator
den Beanspruchungen während des Bondingprozesses an sich
standhalten kann.
Nachfolgend wir die Erfindung durch bevorzugte
Ausführungsformen und mit Hilfe der beigefügten Zeichnungen
beschrieben.
Fig. 1 zeigt die Draufsicht einer Kondensatorstruktur auf
einem Halbleitersubstrat gemäß der vorliegenden
Erfindung;
Fig. 2 zeigt einen Längsschnitt durch die
Kondensatorstruktur der Fig. 1 entlang der Linie
II-II; und
Fig. 3 zeigt ein Diagramm der Veranschaulichung der
Spannungs-/Kapazitätskennlinie eines Kondensators
mit MOS-Struktur gemäß der Fig. 2, wobei das
Substrat an Erde gelegt ist.
Von oben gesehen zeigt Fig. 1 ein Halbleitersubstrat mit
einer Kondensatorstruktur, die allgemein mit 1 bezeichnet
ist. Weiter wird die Kondensatorstruktur im allgemeinen
relativ zu anderen Substratelementen durch eine
"LOCOS"-Maske (oder im Falle des benutzten Prozesses auch
"MOAT") begrenzt, was schematisch durch die mit 10
bezeichnete Begrenzungslinie wiedergegeben ist und die
durch dickes Feldoxid begrenzte
Komponentenfläche definiert. Weiter ist eine Schicht 14 aus
einem hochgradig leitend gemachten Material, wie etwa
Polysilizium, vorgesehen. Drei Metallisierungsflächen 12,
15 und 16, die jeweils mit Querverbindungsöffnungen 20, 21
und 22 versehen sind, sind auf dem ersten
Metallisierungsniveau m1, vom Substrat aus gezählt,
angebracht.
Fig. 2 zeigt einen Querschnitt der Kondensatorstruktur der
Fig. 1 in einer Ebene, die senkrecht zur Ebene der Fig. 1
entlang der Schnittlinie II-II verläuft. In erster Linie
zeigt der Querschnitt der Fig. 2 das p⁻- oder
n⁻-Halbleitersubstrat 30, in den Oberflächen 33 mit
implantierten Gebieten 32 des p⁺-Typs (bzw. n⁺-Typs)
vorhanden sind. Mittig zwischen den implantierten leitenden
Inseln 32 befindet sich eine dünne Gateoxidschicht 41 als
Isolierschicht zwischen dem Substrat 30 und einer leitenden
Schicht 14, beispielsweise aus Polysilizium. Bei der
dargestellten Ausführungsform hat die dünne Gateoxidschicht
41 eine Dicke von 200-300 A, während die leitende
Schicht, beispielsweise aus Polysilizium, 2500-5000 A
dick ist. Weiter beträgt bei dieser Ausführungsform der
Abstand zwischen den implantierten Inseln 32 mindestens
0,5 µm, vorzugsweise 0,8 µm Die Kondensatorstruktur
ist gegen die auf dem Substrat 30 integrierten Komponenten
gemäß der herkömmlichen Technik durch ein dickes Feldoxid
40 abgegrenzt, das die sogenannte LOCOS-Maske bildet, die
im vorliegenden Falle eine Dicke von 5000 bis 6000 A
besitzt. Weiter ist auf der Struktur eine Oxidschicht 45
aufgebracht, in die Querverbindungsöffnungen 20 eingeätzt
worden sind, um den Anschluß zu den geschaffenen
implantierten leitenden Inseln 32 zu bilden. Eine
Metallisierungsschicht (die in Fig. 1 die
Metallisierungsfläche 12 bildet), die durch die
Querverbindungsöffnung 20 mit den leitenden Oberflächen 33
in Verbindung steht, liegt über der Oxidschicht 45 auf dem
Metallisierungsniveau m1.
Die leitende Schicht 14, beispielsweise aus Polysilizium,
wird entsprechend durch Querverbindungsöffnungen 21 jeweils
mit den Metallisierungsflächen 15 und 16 auf dem
Metallisierungsniveau m1 in Kontakt gebracht. Diese
Metallisierungsöffnungen 21 sind in Längsrichtung der
leitenden Schicht 14 (Fig. 1) in der Weise plaziert, daß
sie in dem Gebiet plaziert sind, unter dem die dünne
Gateoxidschicht 41 angebracht ist. Auf diese Weise ist
garantieret, daß die dünne Schicht unbeschädigt bleibt,
wenn Querverbindungsöffnungen in den Flächen 15 und 16 auf
dem Metallisierungsniveau m1 zum Anschluß der leitenden
Schicht, beispielsweise aus Polysilizium, geschaffen
werden. Wie Fig. 1 weiter zeigt, besitzt die
Metallisierungsfläche 12 die Gestalt eines H, wobei die
Schenkel des H durch die Querverbindungsöffnungen 20 an die
implantierten leitenden Inseln 32 angeschlossen sind. Im
vorliegenden Falle sind die Metallisierungsflächen 15 und
16 jeweils so angeordnet, daß sie in freie, durch die
H-Form der Metallisierungsflächen 12 geschaffene
Oberflächenbereiche eindringen, wobei die
Metallisierungsflächen 15, 16 eine zusätzliche Anzahl von
Querverbindungswegen 22 für weitere Anschlüsse,
beispielsweise zu einer Metallisierungsschicht in Höhe
beispielsweise des Metallisierungsniveaus m2 für den
Anschluß des hergestellten Kondensators bieten. Die
Querverbindungswege 22 liegen hier vorzugsweise innerhalb
der dünnen Gateoxidschicht, da an dieser Stelle
zusätzlicher Schutz in Gestalt der Oxidschicht 45 über der
leitenden Schicht 14 in dem dünnen Gateoxid 41 geschaffen
wird. Dies bedeutet, daß von der Siliziumoberfläche ein
maximaler Gebrauch gemacht wird. Bei der vorliegenden
Ausführungsform ist das gesamte Bauelement unterhalb
beispielsweise einer breiten Spannungsversorgungsleitung
oder einem Masseanschluß angeordnet, oder auch unterhalb
eines Bondierungsflecks, wo dies zweckmäßig ist.
Aufgrund der dünnen Gateoxidschicht wird ein Kondensator
mit einer Kapazität geschaffen, die 10-20mal größer als
diejenige eines gemäß dem Stande der Technik hergestellten
Kondensators ist. Die Kapazität besitzt ungefähr die
gleiche Größe wie im Falle eines in Sperrichtung
polarisierten p/n-Übergangs, bietet jedoch eine überlegene
Durchbruchscharakteristik, das heißt
Hochspannungsfestigkeit. Der Aufbau des Kondensators gemäß
der Erfindung liefert eine Struktur, die im wesentlichen
derjenigen einer CMOS-Komponente in Form eines Transistors
gleicht, mit dem einzigen Unterschied, daß die implantierte
leitende Substratinsel 32 eine andere Eigenschaft besitzt.
Die Benutzung eines p⁺-Implantats in einem p⁻-Substrat
schafft einen Kondensator, der für das Abkoppeln positiver
Spannungen an Erde geeignet ist, während in entsprechender
Weise das n⁺-Implantat in einem n⁺-Substratabschnitt
einen Kondensator zum Abkoppeln einer negativen Spannung an
Erde liefert.
Fig. 3 zeigt ein Diagramm der Kapazität als Funktion der an
der dünnen Gateoxidschicht in einer NMOS-Struktur, also am
p⁺-Substrat, liegenden Spannung (also dem entsprechenden
Signal an der Gate-Elektrode bei geerdetem Substrat).
Daraus geht hervor, daß sich die Kapazität in Abhängigkeit
davon ändert, ob die parallel an der dünnen Gateoxidschicht
angelegte Spannung ein positives HF-Signal oder ein
NF-Signal ist, wobei eine gleich große und konstante
Kapazität sowohl für Hochfrequenz als auch für
Niederfrequenz erzielt wird und der Arbeitspunkt auf der
negativen Seite bei Pfeil A liegt. Anders ausgedrückt ist
damit der Kondensator auch zum Entkoppeln geeignet, wenn er
in Rückwärtsrichtung vorgespannt ist. In entsprechender
Weise wird in einer PMOS-Struktur, das heißt, einem
n⁻-Substrat, ein Kondensator, der positiv vorgespannt
wird und damit zum Abkoppeln einer positiven Spannung
geeignet ist, geschaffen.
Das Herstellungsverfahren läuft im wesentlichen unter
Benutzung bekannter Techniken ab, wodurch anfangs ein
Gateoxid beispielsweise in einer Dicke von 5000 bis 6000 A
hergestellt wird, beispielsweise durch einen sogenannten
LOCOS-Prozeß außerhalb der zur Schaffung des Kondensators
und der implantierten Substratkontakte vorgesehenen Fläche.
Dann wird eine leitende Schicht, beispielsweise aus
Polysilizium, durch Ätzen mit einer herkömmlichen
Fotolackmaske (oder einer alternativen Maskentechnik) so
aufgebracht, daß sie nicht das Gateoxid im Bereich 32
vollständig bedeckt. Danach kann in den Bereichen 32 eine
Implantierung zur Schaffung eines p⁺-Gebiets (bzw.
n⁺-Gebiets) im p⁻-Substrat (bzw. n⁻-Substrat)
erfolgen.
Daraufhin wird die Oxidschicht 45 hergestellt, und
Querverbindungsöffnungen 20 und 21 werden durch die
herkömmliche Technik ausgeätzt, woraufhin die
Metallisierungsflächen 12, 15 und 16 in herkömmlicher Weise
auf dem Metallisierungsniveau m1 geschaffen werden. Dem
folgt das Aufbringen der weiteren Isolierschicht 45, die
mit Querverbindungsöffnungen 20 und 21 für den Anschluß an
andere Komponenten des Kondensators versehen ist, wobei die
Öffnungen durch beispielsweise die nächste
Metallisierungsschicht in herkömmlicher Weise hergestellt
werden. Bei der zum Schluß durchgeführten Metallisierung
der Versorgungsleitungen oder der Bondingchips,
beispielsweise auf dem Metallisierungsniveau m3, werden
diese über gegebenenfalls gemäß der vorliegenden Erfindung
hergestellte Kondensatoren verlegt.
Claims (12)
1. Kondensator mit einer relativ großen Kapazität zur
Verwendung in einem integrierten Funktionsblock oder
einer integrierten Schaltung, dadurch gekennzeichnet,
daß er eine unbesetzte Siliziumoberfläche benutzt, die beispielsweise unter den Versorgungsleitungen oder Wasseranschlüssen oder einem Bondierungsfleck liegt; und weiter gekennzeichnet durch
eine Schicht (14), beispielsweise aus Polysilizium, die leitend gemacht ist und auf einer dünnen Schicht aus Gateoxid (41) auf einem p⁺- oder einem n⁻-Substrat (30) aufgebracht ist, wobei die Polysiliziumschicht gleichzeitig eine Schutzschicht für das dünne Gateoxid bildet und der Polysiliziumfläche in einer ersten Ausdehnungsrichtung eine Ausdehnung gegeben ist, die größer als die darunterliegende Schicht ist, welche aus der dünnen Gateoxidschicht besteht, wodurch mindestens eine Oberfläche (33) aus Gateoxid gebildet und in einer zweiten Ausdehnungsrichtung durch die leitende Schicht (14), beispielsweise aus Polysilizium, und durch ein dickes Feldoxid (40) begrenzt wird, wobei die Oberfläche (33) des Gateoxids nicht durch die leitende Schicht (14), beispielsweise aus Polysilizium, geschützt ist;
eine p⁺-dotierte Insel (32) im p⁻-Substrat (30), oder eine n⁺-dotierte Insel (32) im n⁻-Substrat (30), die durch Implantieren einer geeigneten Substanz in die Oberfläche (33) des Gateoxids gebildet ist, das nicht durch die leitende Schicht (14) geschützt ist;
eine Isolierschicht (45), die vorzugsweise durch Aufbringen eines Oxids gebildet wird, und in der durch Maskieren und Ätzen eine erste Vielzahl von Querverbindungsöffnungen (21) für die Querverbindung mit der dotierten Substratinsel, und eine zweite Vielzahl von Querverbindungsöffnungen (21) zur leitenden Schicht, beispielsweise aus Polysilizium, an den Enden der leitenden Schicht in der ersten Erstreckungsrichtung geschaffen wird, wobei die zweite Vielzahl der Querverbindungsöffnungen in einer Fläche plaziert ist, die nicht das darunterliegende dünne Gateoxid (41) bedeckt;
ein erstes Metallisierungsniveau m1, das teilweise aus einer ersten Metallisierungsfläche (12) besteht, die an die dotierte Substratinsel (32) über die erste Vielzahl der Querverbindungsöffnungen (20) angeschlossen ist, und die teilweise aus mindestens einer zweiten Metallisierungsfläche (15, 16) besteht, die an die leitende Schicht (14), beispielsweise aus Polysilizium, durch die zweite Vielzahl von Querverbindungsöffnungen (21) angeschlossen ist;
wodurch eine Kondensatorstruktur relativ großer Kapazität geschaffen wird, und wobei die Kondensatorstruktur beispielsweise zum Entkoppeln durch Anschließen an die beiden gebildeten Metallisierungsflächen auf dem ersten Metallisierungsniveau m1 geeignet ist, wobei die erste Metallisierungsfläche (12) und die zweite Metallisierungsfläche (15, 16) jeweils einem Kondensatoranschlußende entsprechen, und die Kondensatorstruktur durch zusätzliche standardisierte Prozeßschritte mit Hilfe beispielsweise eines nachfolgenden Metallisierungsniveaus m2 an den gewünschten Abschnitt des Funktionsblockes oder der integrierten Schaltung angeschlossen werden.
daß er eine unbesetzte Siliziumoberfläche benutzt, die beispielsweise unter den Versorgungsleitungen oder Wasseranschlüssen oder einem Bondierungsfleck liegt; und weiter gekennzeichnet durch
eine Schicht (14), beispielsweise aus Polysilizium, die leitend gemacht ist und auf einer dünnen Schicht aus Gateoxid (41) auf einem p⁺- oder einem n⁻-Substrat (30) aufgebracht ist, wobei die Polysiliziumschicht gleichzeitig eine Schutzschicht für das dünne Gateoxid bildet und der Polysiliziumfläche in einer ersten Ausdehnungsrichtung eine Ausdehnung gegeben ist, die größer als die darunterliegende Schicht ist, welche aus der dünnen Gateoxidschicht besteht, wodurch mindestens eine Oberfläche (33) aus Gateoxid gebildet und in einer zweiten Ausdehnungsrichtung durch die leitende Schicht (14), beispielsweise aus Polysilizium, und durch ein dickes Feldoxid (40) begrenzt wird, wobei die Oberfläche (33) des Gateoxids nicht durch die leitende Schicht (14), beispielsweise aus Polysilizium, geschützt ist;
eine p⁺-dotierte Insel (32) im p⁻-Substrat (30), oder eine n⁺-dotierte Insel (32) im n⁻-Substrat (30), die durch Implantieren einer geeigneten Substanz in die Oberfläche (33) des Gateoxids gebildet ist, das nicht durch die leitende Schicht (14) geschützt ist;
eine Isolierschicht (45), die vorzugsweise durch Aufbringen eines Oxids gebildet wird, und in der durch Maskieren und Ätzen eine erste Vielzahl von Querverbindungsöffnungen (21) für die Querverbindung mit der dotierten Substratinsel, und eine zweite Vielzahl von Querverbindungsöffnungen (21) zur leitenden Schicht, beispielsweise aus Polysilizium, an den Enden der leitenden Schicht in der ersten Erstreckungsrichtung geschaffen wird, wobei die zweite Vielzahl der Querverbindungsöffnungen in einer Fläche plaziert ist, die nicht das darunterliegende dünne Gateoxid (41) bedeckt;
ein erstes Metallisierungsniveau m1, das teilweise aus einer ersten Metallisierungsfläche (12) besteht, die an die dotierte Substratinsel (32) über die erste Vielzahl der Querverbindungsöffnungen (20) angeschlossen ist, und die teilweise aus mindestens einer zweiten Metallisierungsfläche (15, 16) besteht, die an die leitende Schicht (14), beispielsweise aus Polysilizium, durch die zweite Vielzahl von Querverbindungsöffnungen (21) angeschlossen ist;
wodurch eine Kondensatorstruktur relativ großer Kapazität geschaffen wird, und wobei die Kondensatorstruktur beispielsweise zum Entkoppeln durch Anschließen an die beiden gebildeten Metallisierungsflächen auf dem ersten Metallisierungsniveau m1 geeignet ist, wobei die erste Metallisierungsfläche (12) und die zweite Metallisierungsfläche (15, 16) jeweils einem Kondensatoranschlußende entsprechen, und die Kondensatorstruktur durch zusätzliche standardisierte Prozeßschritte mit Hilfe beispielsweise eines nachfolgenden Metallisierungsniveaus m2 an den gewünschten Abschnitt des Funktionsblockes oder der integrierten Schaltung angeschlossen werden.
2. Kondensator nach Anspruch 1, dadurch gekennzeichnet,
daß die Isolation zwischen den leitenden Flächen, die
die beiden Elektroden des Kondensators bilden, eine
dünne Gateoxidschicht (41) mit einer Dicke von
vorzugsweise 200-300 A ist.
3. Kondensator nach Anspruch 2, dadurch gekennzeichnet,
daß der Abschluß des Kondensators durch die Vielzahl
der Querverbindungsöffnungen (20) von der ersten
Metallisierungsfläche (12) zur implantierten
Substratinsel (32), und durch die Vielzahl der
Querverbindungsöffnungen (21) von der zweiten
Metallisierungsfläche (15, 16) zur leitenden Schicht
(14), beispielsweise aus Polysilizium, und durch
weitere Querverbindungswege (22) von den
metallisierten Flächen (12, 15, 16) des ersten
Metallisierungsniveaus m1 zu höheren
Metallisierungsniveaus gelegt ist.
4. Kondensator nach Anspruch 3, dadurch gekennzeichnet,
daß die erste Metallisierungsfläche (12) auf dem
ersten Metallisierungsniveau m1, das an mindestens
eine implantierte Substratinsel (32) angeschlossen
ist, so angelegt ist, daß sie im wesentlichen die
gesamte Kondensatorstruktur bedeckt, die durch das
dicke Feldoxidgebiet (40) definiert ist.
5. Kondensator nach Anspruch 4, dadurch gekennzeichnet,
daß die erste Metallisierungsfläche (12) des ersten
Metallisierungsniveaus m1 vorzugsweise in H-Form
ausgebildet ist (Fig. 1), wobei der Anschluß jeder der
Schenkel des H durch die erste Vielzahl der
Zwischenverbindungsöffnungen (20) an eine
entsprechende implantierte Substratinsel (32) entlang
der ersten Ausdehnungsrichtung der leitenden Schicht
(14), beispielsweise aus Polysilizium, läuft, während
die zweiten Metallisierungsflächen (15, 16) des
gleichen Metallisierungsniveaus m1 die Fläche zwischen
den Schenkeln des H (Fig. 1) ausfüllen, nachdem sie
quer an die leitende Schicht (14), beispielsweise aus
Polysilizium, entlang der zweiten Ausdehnungsrichtung
durch die zweite Vielzahl der
Zwischenverbindungsöffnungen (21) außerhalb der Fläche
des darunterliegenden dünnen Gateoxids (41)
angeschlossen sind, und wobei eine dritte Vielzahl der
Zwischenverbindungswege (22) an höhere
Metallisierungsniveaus über der Ebene des
darunterliegenden Gateoxids (41) liegen, um den Raum
maximal zu nutzen, der beispielsweise unter einer
Versorgungsleitung oder einem Masseanschluß im
Funktionsblock oder in der integrierten Schaltung
liegt.
6. Verfahren zum Aufbauen eines integrierten
Kondensators mit einer relativ großen Kapazität in
einem integrierten Funktionsblock oder einer
integrierten Schaltung, gekennzeichnet
durch:
Benutzung einer unbesetzten Siliziumoberfläche, die beispielsweise unter den Versorgungsleitungen oder Masseanschlüssen oder einem Bondierungsfleck liegt, und zwar durch folgende Prozeßschritte:
Aufbringen einer Schicht (14), beispielsweise aus Polysilizium, die leitend gemacht ist und auf einer dünnen Schicht aus Gateoxid (41) auf einem p⁺-Substrat, wobei die Polysiliziumschicht gleichzeitig eine Schutzschicht für das dünne Gateoxid bildet und der Polysiliziumfläche in einer ersten Ausdehnungsrichtung eine Ausdehnung gegeben ist, die größer als die darunterliegende Schicht ist, welche aus der dünnen Gateoxidschicht besteht, wodurch mindestens eine Oberfläche (33) aus Gateoxid gebildet und in einer zweiten Ausdehnungsrichtung durch die leitende Schicht (14), beispielsweise aus Polysilizium, und durch ein dickes Feldoxid (40) begrenzt wird, wobei die Oberfläche (33) des Gateoxids nicht durch die leitende Schicht (14), beispielsweise aus Polysilizium, geschützt ist;
Herstellen einer p⁺-dotierten Insel (32) im p⁻-Substrat (30) durch Implantieren von Gateoxid in der gebildeten Oberfläche (33), die nicht durch die leitende Schicht (14) geschützt ist;
Aufbringen einer Isolierschicht (45), die für das Auftragen eines Oxids geeignet ist, in der durch Maskieren und Ätzen eine erste Vielzahl von Querverbindungsöffnungen (20) für die Querverbindung mit der gebildeten p⁺-dotierten Substratinsel, und eine zweite Vielzahl von Querverbindungsöffnungen (21) zur leitenden Schicht, beispielsweise aus Polysilizium, an den Enden der ersten leitenden Schicht in der ersten Ausdehnungsrichtung geschaffen werden, wobei die zweite Vielzahl der Querverbindungsöffnungen in einer Fläche plaziert ist, die nicht das darunterliegende dünne Gateoxid (41) bedeckt;
Aufbringen einer ersten Metallisierungsfläche (12) auf einem ersten Metallisierungsniveau m1, die an die p⁺-dotierte Substratinsel (32) durch die erste Vielzahl der Querverbindungsöffnungen angeschlossen ist, und mindestens einer zweiten Metallisierungsfläche (15, 16), die an die leitende Schicht (14), beispielsweise aus Polysilizium, angeschlossen ist;
wodurch eine Kondensatorstruktur hoher Kapazität geschaffen wird, wobei die Kondensatorstruktur beispielsweise zum Abkoppeln an einer positiven Spannungsquelle an Erde durch zusätzliches Anschließen an die beiden so gebildeten Metallisierungsflächen des ersten Metallisierungsniveaus m1 geeignet ist, dessen erste Metallisierungsfläche (12) und dessen zweite Metallisierungsflächen (15, 16) jeweils einem zugehörigen Kondensatoranschluß entsprechen, wobei die Kondensatorstruktur durch zusätzliche Standardprozeßschritte mit Hilfe beispielsweise eines nachfolgenden Metallisierungsniveaus m2 an den gewünschten Abschnitt des Funktionsblockes oder der integrierten Schaltung angeschlossen sind.
Benutzung einer unbesetzten Siliziumoberfläche, die beispielsweise unter den Versorgungsleitungen oder Masseanschlüssen oder einem Bondierungsfleck liegt, und zwar durch folgende Prozeßschritte:
Aufbringen einer Schicht (14), beispielsweise aus Polysilizium, die leitend gemacht ist und auf einer dünnen Schicht aus Gateoxid (41) auf einem p⁺-Substrat, wobei die Polysiliziumschicht gleichzeitig eine Schutzschicht für das dünne Gateoxid bildet und der Polysiliziumfläche in einer ersten Ausdehnungsrichtung eine Ausdehnung gegeben ist, die größer als die darunterliegende Schicht ist, welche aus der dünnen Gateoxidschicht besteht, wodurch mindestens eine Oberfläche (33) aus Gateoxid gebildet und in einer zweiten Ausdehnungsrichtung durch die leitende Schicht (14), beispielsweise aus Polysilizium, und durch ein dickes Feldoxid (40) begrenzt wird, wobei die Oberfläche (33) des Gateoxids nicht durch die leitende Schicht (14), beispielsweise aus Polysilizium, geschützt ist;
Herstellen einer p⁺-dotierten Insel (32) im p⁻-Substrat (30) durch Implantieren von Gateoxid in der gebildeten Oberfläche (33), die nicht durch die leitende Schicht (14) geschützt ist;
Aufbringen einer Isolierschicht (45), die für das Auftragen eines Oxids geeignet ist, in der durch Maskieren und Ätzen eine erste Vielzahl von Querverbindungsöffnungen (20) für die Querverbindung mit der gebildeten p⁺-dotierten Substratinsel, und eine zweite Vielzahl von Querverbindungsöffnungen (21) zur leitenden Schicht, beispielsweise aus Polysilizium, an den Enden der ersten leitenden Schicht in der ersten Ausdehnungsrichtung geschaffen werden, wobei die zweite Vielzahl der Querverbindungsöffnungen in einer Fläche plaziert ist, die nicht das darunterliegende dünne Gateoxid (41) bedeckt;
Aufbringen einer ersten Metallisierungsfläche (12) auf einem ersten Metallisierungsniveau m1, die an die p⁺-dotierte Substratinsel (32) durch die erste Vielzahl der Querverbindungsöffnungen angeschlossen ist, und mindestens einer zweiten Metallisierungsfläche (15, 16), die an die leitende Schicht (14), beispielsweise aus Polysilizium, angeschlossen ist;
wodurch eine Kondensatorstruktur hoher Kapazität geschaffen wird, wobei die Kondensatorstruktur beispielsweise zum Abkoppeln an einer positiven Spannungsquelle an Erde durch zusätzliches Anschließen an die beiden so gebildeten Metallisierungsflächen des ersten Metallisierungsniveaus m1 geeignet ist, dessen erste Metallisierungsfläche (12) und dessen zweite Metallisierungsflächen (15, 16) jeweils einem zugehörigen Kondensatoranschluß entsprechen, wobei die Kondensatorstruktur durch zusätzliche Standardprozeßschritte mit Hilfe beispielsweise eines nachfolgenden Metallisierungsniveaus m2 an den gewünschten Abschnitt des Funktionsblockes oder der integrierten Schaltung angeschlossen sind.
7. Verfahren zum Aufbauen eines integrierten
Kondensators mit einer relativ großen Kapazität in
einem integrierten Funktionsblock oder einer
integrierten Schaltung, gekennzeichnet
durch:
Benutzen einer unbesetzten Siliziumoberfläche, die beispielsweise unter den Versorgungsleitungen oder Masseanschlüssen oder einem Bondierungsfleck liegt, und zwar durch folgende Prozeßschritte:
Aufbringen einer Schicht (14), beispielsweise aus Polysilizium, die leitend gemacht ist, auf einer dünnen Schicht aus Gateoxid (41) auf einem n⁻-Substrat, wobei die Polysiliziumschicht gleichzeitig eine Schutzschicht für das dünne Gateoxid bildet und der Polysiliziumfläche in einer ersten Ausdehnungsrichtung eine Ausdehnung gegeben ist, die größer als die darunterliegende Schicht ist, welche aus der dünnen Gateoxidschicht besteht, wodurch mindestens eine Oberfläche (33) aus Gateoxid gebildet und in einer zweiten Ausdehnungsrichtung durch die leitende Schicht (14), beispielsweise aus Polysilizium, und durch ein dickes Feldoxid (40) begrenzt wird, wobei die Oberfläche (33) des Gateoxids nicht durch die leitende Schicht (14), beispielsweise aus Polysilizium, geschützt ist;
Herstellen einer n⁺-dotierten Insel (32) im n⁻-Substrat (30) durch Implantieren von Gateoxid in der gebildeten Oberfläche (33), die nicht durch die leitende Schicht (14) geschützt ist;
Aufbringen einer Isolierschicht (45), die für das Auftragen eines Oxids geeignet ist, in der durch Maskieren und Ätzen eine erste Vielzahl von Querverbindungsöffnungen (20) für die Querverbindung mit der gebildeten n⁺-dotierten Substratinsel, und eine zweite Vielzahl von Querverbindungsöffnungen (21) zur leitenden Schicht, beispielsweise aus Polysilizium, an den Enden der ersten leitenden Schicht in der ersten Ausdehnungsrichtung geschaffen werden, wobei die zweite Vielzahl der Querverbindungsöffnungen in einer Fläche plaziert ist, die nicht das darunter liegende dünne Gateoxid (41) bedeckt;
Aufbringen auf einer ersten Metallisierungsfläche (12) einem ersten Metallisierungsniveau m1, die an die n⁺-dotierte Substratinsel (32) durch die erste Vielzahl der Querverbindungsöffnungen angeschlossen ist, und mindestens einer zweiten Metallisierungsfläche (15, 16), die an die leitende Schicht (14), beispielsweise aus Polysilizium, angeschlossen ist;
wodurch eine Kondensatorstruktur hoher Kapazität geschaffen wird, wobei die Kondensatorstruktur beispielsweise zum Abkoppeln einer negativen Spannungsquelle an Masse durch zusätzliches Anschließen an die beiden so gebildeten Metallisierungsflächen des ersten Metallisierungsniveaus m1 geeignet ist, dessen erste Metallisierungsfläche (12) und dessen zweite Metallisierungsflächen (15, 16) jeweils einem zugehörigen Kondensatoranschluß entsprechen, wobei die Kondensatorstruktur durch zusätzliche Standardprozeßschritte mit Hilfe beispielsweise eines nachfolgenden Metallisierungsniveaus m2 an den gewünschten Abschnitt des Funktionsblockes oder der integrierten Schaltung angeschlossen sind.
Benutzen einer unbesetzten Siliziumoberfläche, die beispielsweise unter den Versorgungsleitungen oder Masseanschlüssen oder einem Bondierungsfleck liegt, und zwar durch folgende Prozeßschritte:
Aufbringen einer Schicht (14), beispielsweise aus Polysilizium, die leitend gemacht ist, auf einer dünnen Schicht aus Gateoxid (41) auf einem n⁻-Substrat, wobei die Polysiliziumschicht gleichzeitig eine Schutzschicht für das dünne Gateoxid bildet und der Polysiliziumfläche in einer ersten Ausdehnungsrichtung eine Ausdehnung gegeben ist, die größer als die darunterliegende Schicht ist, welche aus der dünnen Gateoxidschicht besteht, wodurch mindestens eine Oberfläche (33) aus Gateoxid gebildet und in einer zweiten Ausdehnungsrichtung durch die leitende Schicht (14), beispielsweise aus Polysilizium, und durch ein dickes Feldoxid (40) begrenzt wird, wobei die Oberfläche (33) des Gateoxids nicht durch die leitende Schicht (14), beispielsweise aus Polysilizium, geschützt ist;
Herstellen einer n⁺-dotierten Insel (32) im n⁻-Substrat (30) durch Implantieren von Gateoxid in der gebildeten Oberfläche (33), die nicht durch die leitende Schicht (14) geschützt ist;
Aufbringen einer Isolierschicht (45), die für das Auftragen eines Oxids geeignet ist, in der durch Maskieren und Ätzen eine erste Vielzahl von Querverbindungsöffnungen (20) für die Querverbindung mit der gebildeten n⁺-dotierten Substratinsel, und eine zweite Vielzahl von Querverbindungsöffnungen (21) zur leitenden Schicht, beispielsweise aus Polysilizium, an den Enden der ersten leitenden Schicht in der ersten Ausdehnungsrichtung geschaffen werden, wobei die zweite Vielzahl der Querverbindungsöffnungen in einer Fläche plaziert ist, die nicht das darunter liegende dünne Gateoxid (41) bedeckt;
Aufbringen auf einer ersten Metallisierungsfläche (12) einem ersten Metallisierungsniveau m1, die an die n⁺-dotierte Substratinsel (32) durch die erste Vielzahl der Querverbindungsöffnungen angeschlossen ist, und mindestens einer zweiten Metallisierungsfläche (15, 16), die an die leitende Schicht (14), beispielsweise aus Polysilizium, angeschlossen ist;
wodurch eine Kondensatorstruktur hoher Kapazität geschaffen wird, wobei die Kondensatorstruktur beispielsweise zum Abkoppeln einer negativen Spannungsquelle an Masse durch zusätzliches Anschließen an die beiden so gebildeten Metallisierungsflächen des ersten Metallisierungsniveaus m1 geeignet ist, dessen erste Metallisierungsfläche (12) und dessen zweite Metallisierungsflächen (15, 16) jeweils einem zugehörigen Kondensatoranschluß entsprechen, wobei die Kondensatorstruktur durch zusätzliche Standardprozeßschritte mit Hilfe beispielsweise eines nachfolgenden Metallisierungsniveaus m2 an den gewünschten Abschnitt des Funktionsblockes oder der integrierten Schaltung angeschlossen sind.
8. Verfahren nach Anspruch 6 oder 7, dadurch
gekennzeichnet, daß der so geschaffene Kondensator
durch die Verwendung einer dünnen Oxidschicht als
Isolator in der Kondensatorstruktur eine große
Kapazität mit einer hohen Isolierspannung im Vergleich
zur Oberfläche besitzt, wobei dies vorzugsweise in
Form einer Gateoxidschicht (41) mit einer Stärke von
200 bis 300 A erreicht wird, was eine Struktur
schafft, die mit Ausnahme der Dotierung der
Substratinsel (32) derjenigen eines MOS-Transistors
entspricht.
9. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß
der geschaffene Kondensator im wesentlichen aus einer
reinen Kapazität mit einem kleinen
Widerstandsdämpfungsbeitrag besteht, und zwar aufgrund
der Tatsache, daß die Querverbindung durch die erste
Vielzahl der Querverbindungsöffnungen (20) zur
implantierten Substratinsel (32) sowie durch die
zweite Vielzahl der Querverbindungsöffnungen (21) zur
leitenden Schicht (14), beispielsweise aus
Polysilizium, erreicht wird, so daß ein wirkungsvoller
Kondensator mit einem hohen Blindanteil im Verhältnis
zu seinem Wirkanteil geschaffen wird, der besonders
zum Abkoppeln und bei hohen Frequenzen geeignet ist.
10. Verfahren nach einem beliebigen Anspruch 6 bis 9,
dadurch gekennzeichnet, daß die erste
Metallisierungsfläche (12), die an mindestens eine
implantierte Substratinsel angeschlossen ist, so
ausgelegt ist, daß sie im wesentlichen die
Kondensatorstruktur bedeckt, die durch das dicke
umgebende Feldoxid (40) definiert ist.
11. Verfahren nach Anspruch 9 oder 10, dadurch
gekennzeichnet, daß weiter Querverbindungen der
zweiten Metallisierungsflächen (15, 16) durch eine
dritte Vielzahl von Querverbindungswegen (22) zu
höheren Metallisierungsniveaus über Gebiete (41) mit
darunterliegendem dünnen Gateoxid angelegt sind.
12. Benutzung eines Kondensators gemäß einem beliebigen
Anspruch 1 bis 5, dadurch gekennzeichnet, daß
mindestens ein solcher Entkopplungskondensator in
jeden Baublock oder in jede Standardzelle einer
Zellenbibliothek integriert ist, um die
Entkopplungswirksamkeit in bezug auf
Hochfrequenzstörungen zu steigern und die Rüstzeit für
eine gewünschte Funktion beim Entwurf zu verringern,
wie auch eine Verbesserung der gesamten
Schaltungscharakteristik der endgültigen
Schaltungsfunktion zu erzielen.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SE9202093A SE470415B (sv) | 1992-07-06 | 1992-07-06 | Kondensator med hög kapacitans i ett integrerat funktionsblock eller en integrerad krets, förfarande för framställning av kondensatorn och användning av kondensatorn som en integrerad avkopplingskondensator |
Publications (1)
Publication Number | Publication Date |
---|---|
DE4322354A1 true DE4322354A1 (de) | 1994-01-13 |
Family
ID=20386723
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4322354A Ceased DE4322354A1 (de) | 1992-07-06 | 1993-07-05 | Kondensator in einem integrierten Funktionsblock oder in einer integrierten Schaltung mit großer Kapazität; Verfahren zur Herstellung des Kondensators; und Benutzung des Kondensators als integrierter Entkopplungskondensator |
Country Status (4)
Country | Link |
---|---|
US (2) | US5606197A (de) |
DE (1) | DE4322354A1 (de) |
GB (1) | GB2268829B (de) |
SE (1) | SE470415B (de) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6465868B1 (en) | 1998-12-16 | 2002-10-15 | Infineon Technologies Ag | Integrated circuit having capacitive elements |
DE10324066A1 (de) * | 2003-05-27 | 2004-12-30 | Texas Instruments Deutschland Gmbh | Stapelkondensator und Verfahren zur Herstellung eines solchen |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3369296B2 (ja) * | 1994-03-25 | 2003-01-20 | 三菱電機株式会社 | Mos型コンデンサ |
KR0144242B1 (ko) * | 1995-07-21 | 1998-07-01 | 김광호 | 반도체 메모리장치의 모오스 캐패시터의 크랙 방지구조 |
KR0183739B1 (ko) * | 1995-09-19 | 1999-03-20 | 김광호 | 감결합 커패시터를 포함하는 반도체 장치 및 그 제조방법 |
US5872697A (en) * | 1996-02-13 | 1999-02-16 | International Business Machines Corporation | Integrated circuit having integral decoupling capacitor |
US5894163A (en) * | 1996-04-02 | 1999-04-13 | Motorola, Inc. | Device and method for multiplying capacitance |
JP3592028B2 (ja) * | 1997-04-03 | 2004-11-24 | 富士通株式会社 | 昇圧回路および半導体集積回路 |
US7321485B2 (en) | 1997-04-08 | 2008-01-22 | X2Y Attenuators, Llc | Arrangement for energy conditioning |
US7336468B2 (en) | 1997-04-08 | 2008-02-26 | X2Y Attenuators, Llc | Arrangement for energy conditioning |
US9054094B2 (en) | 1997-04-08 | 2015-06-09 | X2Y Attenuators, Llc | Energy conditioning circuit arrangement for integrated circuit |
EP1021828B1 (de) | 1997-07-11 | 2010-01-06 | Infineon Technologies AG | Ein herstellungsverfahren für hochfrequenz-ic-komponenten |
DE19736197C1 (de) * | 1997-08-20 | 1999-03-04 | Siemens Ag | Integrierte Schaltung mit Kondensatoren |
US6020616A (en) * | 1998-03-31 | 2000-02-01 | Vlsi Technology, Inc. | Automated design of on-chip capacitive structures for suppressing inductive noise |
US6010939A (en) | 1998-03-31 | 2000-01-04 | Vlsi Technology, Inc. | Methods for making shallow trench capacitive structures |
US6222260B1 (en) | 1998-05-07 | 2001-04-24 | Vlsi Technology, Inc. | Integrated circuit device with integral decoupling capacitor |
KR100294449B1 (ko) * | 1998-07-15 | 2001-07-12 | 윤종용 | 본딩패드하부에형성되는커패시터를구비한반도체집적회로장치 |
JP2001118988A (ja) * | 1999-10-15 | 2001-04-27 | Mitsubishi Electric Corp | 半導体装置 |
KR100311179B1 (ko) * | 1999-10-21 | 2001-11-02 | 박종섭 | 모스캐패시터 |
US6232154B1 (en) * | 1999-11-18 | 2001-05-15 | Infineon Technologies North America Corp. | Optimized decoupling capacitor using lithographic dummy filler |
JP2003100887A (ja) * | 2001-09-26 | 2003-04-04 | Nec Corp | 半導体装置 |
US6898769B2 (en) | 2002-10-10 | 2005-05-24 | International Business Machines Corporation | Decoupling capacitor sizing and placement |
US7323928B1 (en) | 2003-04-11 | 2008-01-29 | Linear Technology Corporation | High capacitance integrated circuits |
JP2006059939A (ja) * | 2004-08-19 | 2006-03-02 | Fujitsu Ltd | Misキャパシタおよびmisキャパシタ作成方法 |
US7630188B2 (en) | 2005-03-01 | 2009-12-08 | X2Y Attenuators, Llc | Conditioner with coplanar conductors |
US7600208B1 (en) | 2007-01-31 | 2009-10-06 | Cadence Design Systems, Inc. | Automatic placement of decoupling capacitors |
US9438225B1 (en) | 2015-06-11 | 2016-09-06 | Applied Micro Circuits Corporation | High efficiency half-cross-coupled decoupling capacitor |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3619735A (en) * | 1970-01-26 | 1971-11-09 | Ibm | Integrated circuit with buried decoupling capacitor |
JPS52102690A (en) * | 1976-02-25 | 1977-08-29 | Hitachi Ltd | Semiconductor capacitance device |
EP0043372A1 (de) * | 1980-01-11 | 1982-01-13 | Mostek Corporation | Verfahren zur herstellung einer halbleiteranordnung |
DE3067386D1 (en) * | 1980-11-28 | 1984-05-10 | Ibm | Capacitor with four-pole structure, the integrity of which can be controlled by direct current tests |
US4453176A (en) * | 1981-12-31 | 1984-06-05 | International Business Machines Corporation | LSI Chip carrier with buried repairable capacitor with low inductance leads |
EP0093818A1 (de) * | 1982-05-07 | 1983-11-16 | Deutsche ITT Industries GmbH | Monolithisch integrierte Schaltung mit integrierten Kondensatoren |
JPS6018948A (ja) * | 1983-07-12 | 1985-01-31 | Nec Corp | 半導体集積回路装置 |
JPS6370550A (ja) * | 1986-09-12 | 1988-03-30 | Nec Corp | 半導体集積回路装置 |
JPS6386554A (ja) * | 1986-09-30 | 1988-04-16 | インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション | 電子的パッケ−ジ |
JPS63131561A (ja) * | 1986-11-18 | 1988-06-03 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 電子パツケージ |
-
1992
- 1992-07-06 SE SE9202093A patent/SE470415B/sv not_active IP Right Cessation
-
1993
- 1993-07-05 DE DE4322354A patent/DE4322354A1/de not_active Ceased
- 1993-07-06 GB GB9313951A patent/GB2268829B/en not_active Expired - Lifetime
-
1995
- 1995-06-06 US US08/466,448 patent/US5606197A/en not_active Expired - Lifetime
- 1995-06-06 US US08/470,145 patent/US5587333A/en not_active Expired - Lifetime
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6465868B1 (en) | 1998-12-16 | 2002-10-15 | Infineon Technologies Ag | Integrated circuit having capacitive elements |
USRE39124E1 (en) * | 1998-12-16 | 2006-06-13 | Infineon Technologies Ag | Integrated circuit having capacitive elements |
DE10324066A1 (de) * | 2003-05-27 | 2004-12-30 | Texas Instruments Deutschland Gmbh | Stapelkondensator und Verfahren zur Herstellung eines solchen |
US7130182B2 (en) | 2003-05-27 | 2006-10-31 | Texas Instruments Incorporated | Stacked capacitor and method for fabricating same |
US7312119B2 (en) | 2003-05-27 | 2007-12-25 | Texas Instruments Incorporated | Stacked capacitor and method of fabricating same |
Also Published As
Publication number | Publication date |
---|---|
GB2268829B (en) | 1995-02-01 |
SE9202093L (sv) | 1994-01-07 |
SE470415B (sv) | 1994-02-14 |
GB2268829A (en) | 1994-01-19 |
US5587333A (en) | 1996-12-24 |
US5606197A (en) | 1997-02-25 |
SE9202093D0 (sv) | 1992-07-06 |
GB9313951D0 (en) | 1993-08-18 |
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