DE4307578A1 - Widerstandsleiter - Google Patents

Description

Die Erfindung betrifft eine Widerstandsleiter. Insbesondere be­ trifft die Erfindung eine auf einer integrierten Halbleiter­ schaltung gebildete Widerstandsleiter (Widerstandskette bzw. -kaskade).

In dem Fall, daß beispielsweise ein Analog/Digitalkonverter (A/D) oder Digital/Analogkonverter (D/A) auf einer Einchip-inte­ grierten Halbleiterschaltung gebildet ist, wird eine Wider­ standsleiter (Widerstandskette bzw. Widerstandskaskade) in ei­ nigen Analog/Digitalkonverterabschnitten oder Digital/Analogkon­ verterabschnitten des Konverters benutzt. Das Layout einer der­ artigen herkömmlichen Widerstandsleiter (Widerstandskette) ist in Fig. 1 gezeigt.

Widerstandselemente 3-18 sind in Reihe zwischen einem Erdan­ schluß 1 und einem Versorgungsanschluß 2 verbunden. Verbindungs­ teile zwischen dem Erdanschluß 1 und dem Widerstandselement 3, den Widerstandselementen 10 und 9, den Widerstandselementen 10 und 11 und den Widerstandselementen 18 und 17 sind jeweils mit einer Ausgabeleitung 111 über entsprechende Schalt-MOS-Transi­ storen 95, 96, 97 und 98 verbunden. Verbindungsteile zwischen den Widerstandselementen 3 und 4, 9 und 8, 11 und 12 sowie 17 und 16 sind jeweils mit einer Ausgabeleitung 112 über entspre­ chende Schalt-MOS-Transistoren 99, 100, 101 und 102 verbunden. Verbindungsteile zwischen den Widerstandselementen 4 und 5, 8 und 7, 12 und 13 sowie 16 und 15 sind jeweils mit einer Ausgabe­ leitung 113 über entsprechende Schalt-MOS-Transistoren 103, 104, 105 sowie 106 verbunden. Ferner sind Verbindungsteile zwischen den Widerstandselementen 5 und 6, 7 und 6, 13 und 14 sowie 14 und 15 mit einer Ausgabeleitung 114 über entsprechende Schalt- MOS-Transistoren 107, 108, 109 sowie 110 verbunden. Diese Aus­ gabeleitungen 111-114 sind mit einem Multiplexer 115 verbunden, der eine der Ausgabeleitungen auswählt. Der Ausgang (das Ausga­ besignal) der durch den Multiplexer 115 ausgewählten Leitung wird zu einem Ausgabeanschluß 116 ausgegeben, entsprechend mit einem Wert eines Multiplexsignals 117, das in den Multiplexer 115 eingegeben wird.

Wenn der Schalt-MOS-Transistor 99 in der Widerstandskette einge­ schaltet ist (ON), während die anderen Schalt-MOS-Transistoren 95-110 mit Ausnahme von 99 ausgeschaltet bleiben (OFF), wird die Spannung am Versorgungsanschluß 2 in eine Spannung konvertiert, die gleich der Summe der Spannungsabfälle an den Widerstandsele­ menten 4-18 ist, und in den Multiplexer 115 eingegeben. Wenn der Multiplexer 115 die Ausgabeleitung 112 entsprechend mit dem Mul­ tiplexsignal 117 auswählt, wird die Spannung der Ausgabeleitung 112 auf den Ausgabeanschluß 116 gelegt.

Die Widerstandsleiter (Widerstandskette) des oben beschriebenen Aufbaus ist in den japanischen offengelegten Patentanmeldungen 63-156410 (1988) und 2-168708 (1990) beschrieben.

Bei der Anordnung aus Fig. 1 ist es nötig, Ausgabeleitungen mit einer Anzahl gleich der Anzahl von Widerstandselementen, die eine Zeile der Widerstandsleiter bilden, vorzusehen. Daher ist die bemusterte Fläche (belegte Fläche) der Widerstandsleiter nachteilig vergrößert, wenn die Ausgabeleitungen innerhalb des Widerstandsleiter-Layoutmusters angeordnet werden. Außerdem ist die Anzahl von Widerstandselementen, die eine Zeile der Wider­ standsleiter bilden, im allgemeinen größer als die Anzahl der Zeilen der Widerstandsleiter, wodurch viele Ausgabeleitungen benötigt werden. Daher steigt bei dem Fall, daß eine Leitung aus den obigen mehreren Ausgabeleitungen auszuwählen ist, die bemu­ sterte Fläche des Multiplexer-Layouts proportional zur Anzahl der Ausgabeleitungen, was zu einem Kostenanstieg führt.

Außerdem wird nachteilig die belegte Fläche vergrößert, wenn eine Knotenspannung durch einen MOS-Transistor auszuwählen ist, wie bei dem in den beiden Offenlegungsschriften beschriebenen Stand der Technik.

Aufgabe der Erfindung ist es daher, die oben beschriebenen Nach­ teile zu vermeiden und eine Widerstandsleiter (Widerstandskette) zu schaffen, deren belegte Layoutfläche und damit die Kosten vermindert sind, wobei benachbarte Widerstände gemeinsam mit ei­ ner Ausgabeleitung verbunden werden.

Die Aufgabe wird durch die Widerstandsleiter nach dem Patentan­ spruch 1 gelöst.

Vorteilhafte Weiterbildungen sind in den Unteransprüchen be­ schrieben.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figu­ ren.

Von den Figuren zeigen

Fig. 1 ein Schaltbild mit dem Aufbau einer herkömm­ lichen Widerstandsleiter;

Fig. 2 ein Schaltbild mit dem Aufbau einer ersten Ausführungsform der Widerstandsleiter;

Fig. 3 ein vergrößertes Layoutmuster einer Basis­ schaltung aus Fig. 2;

Fig. 4 ein Schaltbild zum Durchführen eines Deco­ dierverfahrens für eine Widerstandsleiter entsprechend einer Ausführungsform;

Fig. 5 eine vergrößerte Ansicht eines weiteren Lay­ outmusters der Basisschaltung aus Fig. 2; und

Fig. 6 eine vergrößerte Ansicht eines weiteren Lay­ outmusters der Basisschaltung aus Fig. 2.

Fig. 2 ist ein Schaltbild mit dem Aufbau einer Widerstandslei­ ter (Widerstandskette) entsprechend einer Ausführungsform. Eine in Reihe verbundene Schaltung einer Mehrzahl von Widerstandsele­ menten 3-18 ist zwischen einem Erdanschluß 1 und einem Versor­ gungsanschluß 2 verbunden. Eine in Reihe verbundene Schaltung von Schalt-MOS-Transistoren (nachfolgend lediglich als MOS-Tran­ sistoren bezeichnet) 19 und 23 (20 und 24, 21 und 25, 22 und 26) ist zwischen den benachbarten Widerstandsknoten jedes Wider­ standselements 3 (9, 11, 17) eingefügt. Jeweilige Verbindungs­ teile der MOS-Transistoren 19 und 23, 20 und 24, 21 und 25 sowie 22 und 26 sind gemeinsam mit einer Ausgabeleitung 35 verbunden, die die Widerstandselemente 9, 11 und 17 kreuzend angeordnet ist. Eine in Reihe verbundene Schaltung (Serienschaltung) von MOS-Transistoren 27 und 31 (28 und 32, 29 und 33, 30 und 34) ist mit beiden Enden des Widerstandselements 5 (7, 13, 15) verbun­ den. Verbindungsteile der MOS-Transistoren 27 und 31, 28 und 32, 29 und 33 sowie 30 und 34 sind gemeinsam mit einer Ausgabelei­ tung 36 verbunden, die die Widerstandselemente 7, 13 und 15 kreuzend angeordnet ist.

Wenn bei der wie oben aufgebauten Widerstandsleiter beispiels­ weise nur der MOS-Transistor 23 eingeschaltet ist (ON), wird die an einen Versorgungsanschluß 2 angelegte Spannung in eine Span­ nung konvertiert, die gleich der Summe der Spannungsabfälle der Widerstandselemente 4-18 ist, und zur Ausgabeleitung 35 ausgege­ ben. Wenn nur der MOS-Transistor 32 eingeschaltet (ON) ist, wird entsprechend die in eine gleich der Summe der Spannungsabfälle der Widerstandselemente 7-18 konvertierte Spannung zur Ausgabe­ leitung 36 ausgegeben.

Fig. 3 ist eine vergrößerte Ansicht eines Layoutmusters einer Basisschaltung 200, die in Fig. 2 von einer gestrichelten Linie umgeben gezeigt ist. Ein Widerstandsmuster 37 ist parallel zu einer Wanne (Well) 43 gebildet. Ein Widerstandselement ist zwi­ schen Kontaktöffnungen 38 und 39 im Widerstandsmuster 37 gebil­ det. In der Wanne 43 ist ein rechteckiger Diffusionsbereich 44 gebildet, wo zwei MOS-Transistoren zwischen Kontaktöffnungen 40 und 41 sowie 41 und 42 durch jeweilige Gateschichten (Schaltga­ teschichten) 45 bzw. 46 gebildet sind.

Al-Schichten 47, 48, die sich vom Widerstandsmuster 37 zur Wanne 43 erstrecken, verbinden jeweils die Kontaktöffnungen 38, 39 im Widerstandsmuster 37 mit den Kontaktöffnungen 40 bzw. 42 im Dif­ fusionsbereich 44. Daher werden die Ausgänge (Ausgangssignale) der Kontaktöffnungen 38, 39 des Widerstandsmusters 37 in die durch die Gates 45, 46 gebildeten MOS-Transistoren eingegeben. Zu diesem Zeitpunkt benutzen die Ausgabeteile der MOS-Transisto­ ren die Kontaktöffnung 41 gemeinsam. Die Kontaktöffnung 41, die zwischen den Al-Schichten 47 und 48 gebildet ist, ist mit einer Al-Schicht 49 parallel zu den Al-Schichten 47, 48 verbunden. Die Al-Schicht 49 erstreckt sich folglich über das Widerstandsele­ ment zwischen den Kontaktöffnungen 38 und 49. Die obige Wanne 43 kann eine Substratwanne (Substratewell) sein. Im Layoutmuster gemäß Fig. 3 benutzen die mit den zwei benachbarten Wider­ standsknoten verbundenen MOS-Transistoren den Ausgabeteil ge­ meinsam, wodurch die Anzahl von Ausgabeleitungen von den zwei herkömmlich benötigten zu einer einzelnen verringert wird. Als Ergebnis kann der Abstand der Kontaktlöcher zum Bilden des Wi­ derstandselements im Widerstandsmuster 37 verkürzt werden. Bei der gezeigten Ausführungsform besteht die Widerstandsleiter aus vier Widerstandselementen in jeder der vier Reihen (Zeilen). Aber im allgemeinen ist die Anzahl von Widerstandselementen ei­ ner Zeile der Widerstandsleiter größer als die Anzahl der Zeilen (Reihen) der Widerstandsleiter. Daher kann die zu bemusternde Fläche der Widerstandsleiter deutlich vermindert werden, wenn die Widerstandsleiter in dem oben geschilderten Layoutmuster realisiert wird.

Fig. 4 ist ein Schaltbild zum Ermöglichen eines Decodierverfah­ rens zum Herausnehmen (Ausschließen) einer Knotenspannung von einem Widerstandsknoten der Widerstandsleiter. Eine Serienschal­ tung von Widerstandselementen 3-18 ist zwischen dem Erdanschluß 1 und dem Versorgungsanschluß 2 verbunden. Zwischen den benach­ barten Widerstandsknoten eines Widerstandselements 3 (9, 11, 17) ist eine Serienschaltung von MOS-Transistoren 19 und 23 (20 und 24, 21 und 25, 22 und 26) verbunden. Verbindungsteile der MOS- Transistoren 19 und 23, 20 und 24, 21 und 25 sowie 22 und 26 haben jeweils gemeinsame Kontaktlöcher und sind gemeinsam mit der Ausgabeleitung 35 verbunden, die sich über die Widerstands­ elemente 9, 13 und 17 erstreckt (diese kreuzt).

Andererseits ist eine Serienschaltung von MOS-Transistoren 27 und 31 (28 und 32, 29 und 33, 30 und 34) zwischen den benachbar­ ten Widerstandsknoten des Widerstandselements 5 (7, 13, 15) ver­ bunden. Die Verbindungsteile zwischen den MOS-Transistoren 27 und 31, 28 und 32, 29 und 33 sowie 30 und 34 sind mit der Aus­ gabeleitung 36 verbunden, die sich über die Widerstandselemente 7, 13, 15 erstreckt bzw. diese kreuzt. Die Ausgabeleitung 35 und 36 sind mit einem Multiplexer 50 verbunden, der ein Eingangssi­ gnal der Ausgabeleitungen 35 oder 36 auswählt. Das gewählte Aus­ gangssignal des Multiplexers 50 wird an einen Ausgabeanschluß 51 entsprechend mit dem Wert eines Multiplexsignals 201 ausgegeben, das an den Multiplexer 50 angelegt wird. Gates der MOS-Transi­ storen 21 (19) und 31 (27) sind mit einem Decoder 32 über eine Decodersignalleitung 53 (54) verbunden, während die Gates der MOS-Transistoren 24 (20) und 32 (28) mit dem Decoder 52 über eine Decodersignalleitung 55 (56) verbunden sind. Gates der MOS- Transistoren 25 (21) und 33 (29) sind ebenfalls mit dem Decoder 32 über eine Decodersignalleitung 57 (58) verbunden, während die Gates der MOS-Transistoren 26 (22) und 34 (30) ebenfalls mit dem Decoder 52 über eine Decodersignalleitung 59 (60) verbunden sind.

Ein Signal 202 zum Bestimmen der Ausgänge der Decodersignallei­ tungen (53, 54 . . . 60) wird an den Decoder 52 angelegt.

Die Decodieroperation wird nachfolgend beschrieben. Wenn ein ON- Signal an eine der Decodersignalleitungen 53-60 durch das Signal 202 an den Decoder 52 angelegt wird, wird eines der MOS-Transi­ storenpaare, die mit den Ausgabeleitungen 35 und 36 verbunden sind, eingeschaltet (ON). Die Spannungen der mit den eingeschal­ teten MOS-Transistoren verbundenen Widerstandsknoten werden an die Ausgabeleitungen 35 und 36 angelegt, und dann in den Multi­ plexer 50 eingegeben. Wenn der Multiplexer 50 eine der Ausgabe­ leitungen 35 und 36 entsprechend mit dem Multiplexersignal 201 auswählt, wird die Spannung der ausgewählten Ausgabeleitung zum Ausgabeanschluß 51 gelegt. Folglich wählt diese Spannung die Spannung eines der Knoten der Widerstandsleiter, die mit den MOS-Transistoren 19-34 verbunden ist.

Da die mit den zwei benachbarten Widerstandsknoten verbundenen MOS-Transistoren die Ausgabeteile gemeinsam nutzen, in der oben beschriebenen Weise, wird die Anzahl von Ausgabeleitungen, die bei der herkömmlichen Decodiermethode notwendig war, von zwei auf eins reduziert, wobei die Anzahl von durch den Multiplexer auszuwählenden Ausgabeleitungen vermindert wird. Daher kann der Schaltungsumfang des Multiplexers 50 verglichen mit dem herkömm­ lichen Fall verringert werden.

Fig. 5 zeigt eine vergrößerte Ansicht eines weiteren Layoutmu­ sters der Basisschaltung 200 aus Fig. 2. Eine N-Typ Wanne 67 ist auf einer Seite eines langen Widerstandsmusters 37 gebildet. Die N-Typ Wanne 67 weist einen P-Typ Diffusionsbereich 69 auf, in welchem MOS-Transistoren zwischen Kontaktöffnungen 61 und 62 sowie 62 und 63 gebildet sind, durch Gateschichten (Switchingga­ telayers) 71 und 72, die parallel zueinander gebildet sind. Eine P-Typ Wanne 68 ist auf der anderen Seite des Widerstandsmusters 37 gebildet, mit einem N-Typ Diffusionsbereich 70. Im N-Typ Dif­ fusionsbereich 70 sind MOS-Transistoren zwischen Kontaktöffnun­ gen 64 und 65 sowie zwischen 65 und 66 durch Gateschichten (Switchinggatelayers) 73 bzw. 74 gebildet. Eine Kontaktöffnung 38 ist mit den Kontaktöffnungen 61 und 64 über eine Al-Schicht 75 verbunden, die quer zum Widerstandsmuster 37 gebildet ist. Eine Kontaktöffnung 39 ist mit den Kontaktöffnungen 63 und 66 über eine Al-Schicht 76 parallel zur Al-Schicht 75 verbunden.

Genauer gesagt werden die Ausgänge der Kontaktöffnungen 38 und 39 im Widerstandsmuster 37 in die P-Typ MOS-Transistoren einge­ geben (verbunden), die durch die Gateschichten 71 und 72 gebil­ det sind, und deren Ausgabeteile nutzen die Kontaktöffnung 62 gemeinsam. Entsprechend werden die Ausgänge aus den Kontaktöf­ fungen 38 und 39 mit den N-Typ MOS-Transistoren, die durch die Gateschichten 73 und 74 gebildet werden, verbunden, und deren Ausgabeteile nutzen die Kontaktöffnung 65 gemeinsam. Wie oben beschrieben, durch Vorsehen des N-Typ Diffusionsbereichs 68 und des P-Typ Diffusionsbereichs 67 werden MOS-Transistoren ver­ schiedener Typen auf beiden Seiten des Widerstandsmuster 37 ge­ bildet. Die Kontaktöffnungen 62 und 65 sind zwischen den Al- Schichten 75 und 76 gebildet, und miteinander über eine Al- Schicht 67 verbunden, die parallel zu den Al-Schichten 75, 76 gebildet ist. Die Al-Schicht 77 erstreckt sich über das Wider­ standselement zwischen den Kontaktöffnungen 38 und 39. Folglich sind verschiedene Typen von MOS-Transistoren auf beiden Seiten des Widerstandsmusters 37 gebildet.

Obwohl bei dieser Ausführungsform eine N-Typ Wanne und eine P- Typ Wanne benutzt werden, kann auch eine Substratwanne einge­ setzt werden.

Fig. 6 zeigt eine vergrößerte Ansicht eines weiteren Layoutmu­ sters der Basisschaltung 200 aus Fig. 2. Eine N-Typ Wanne 84 und eine P-Typ Wanne 85 sind nacheinander auf einer Seite eines langen Widerstandsmusters 37 in dieser Reihenfolge gebildet. Ein Widerstandselement ist zwischen den Kontaktöffnungen 38 und 39 des Widerstandsmusters 37 gebildet. Ein P-Typ Diffusionsbereich 86 ist in der N-Typ Wanne 84 gebildet. Gateschichten (Switching- Gate-Layers) 88, 89, die rechtwinklig zum Widerstandsmuster 37 im P-Typ Diffusionsbereich 86 gebildet sind, sind zum Bilden von MOS-Transistoren zwischen Kontaktöffnungen 78 und 79 bzw. 79 und 80 angeordnet.

Die P-Typ Wanne 85 weist einen N-Typ Diffusionsbereich 87 auf, wo MOS-Transistoren zwischen Kontaktöffnungen 81 und 82 bzw. 82 und 83 durch Gateschichten (Switchinggatelayers) 90 bzw. 91 ge­ bildet sind, die entlang einer Linie mit den Gateschichten (Switching-Gate-Layers) 88 und 89 angeordnet sind. Die Kontakt­ öffnung 38 ist mit den Kontaktöffnungen 78 und 81 durch eine Al- Schicht 92 verbunden, die senkrecht zum Widerstandsmuster 37 angeordnet ist. Ferner ist die Kontaktöffnung 39 mit den Kon­ taktlöchern 80 und 83 über eine Al-Schicht 93 verbunden, die parallel zur Al-Schicht 92 verläuft, wobei die Gateschichten 90, 91 dazwischenliegen.

Das bedeutet, daß die Ausgänge der Kontaktlöcher 38, 39 im Wi­ derstandsmuster 37 mit den P-Typ MOS-Transistoren verbunden sind, die von den Gateschichten 88 und 89 gebildet werden, die gemeinsam die Kontaktöffnung 79 benutzen. Die Ausgänge der Kon­ taktlöcher 38, 39 sind ebenfalls mit den N-Typ MOS-Transistoren verbunden, die von den Gateschichten 90 und 91 gebildet werden, deren Ausgabeteile das Kontaktloch 82 gemeinsam nutzen. Folglich sind die P-Typ MOS-Transistoren und die N-Typ MOS-Transistoren auf einer Seite des Widerstandsmusters 37 in dieser Reihenfolge angeordnet.

Die Kontaktöffnungen 79 und 82 sind miteinander über eine Al- Schicht 94 verbunden, die zwischen den Al-Schichten 92 und 93 angeordnet ist. Die Al-Schicht 94 erstreckt sich über den Wider­ standselementbereich zwischen den Kontaktlöchern 38 und 39.

Obwohl die P-Typ MOS-Transistoren und N-Typ MOS-Transistoren in dieser Reihenfolge bezüglich des Widerstandsmusters 37 in Fig. 6 angeordnet sind, können die Art der Wannen und die Anordnungs­ folge der Transistoren umgekehrt sein, und die Wannen können eine Substratwanne sein.

Claims (5)

1. Widerstandsleiter mit einer Mehrzahl von in Reihe zwischen einem Erdanschluß und einem Versorgungsanschluß leiterartig ver­ bundenen Widerständen, wobei eine Spannung an einem Verbindungs­ knoten der Widerstände ausgewählt wird, mit einer Mehrzahl von MOS-Transistoren, die jeweils paarweise mit einer gemeinsamen Kontaktöffnung in Reihe geschaltet werden, wobei jedes Paar mit jedem Paar von benachbarten Verbindungskno­ ten der Mehrzahl von Widerständen verbunden ist, und einer mit der Kontaktöffnung verbundenen Ausgabeleitung zum Aus­ geben einer Spannung von einem beliebigen des Paares von Verbin­ dungsknoten, wobei die Ausgabeleitung so verdrahtet ist, daß sie einen Widerstand zwischen dem Paar von Verbindungsknoten kreuzt.

2. Widerstandsleiter nach Anspruch 1, gekennzeichnet durch einen Decoder zum Einschalten eines jeweiligen des Paares von MOS-Transistoren, die mit einer Zeile von Widerständen aus meh­ reren Zeilen der in Reihe verbundenen Widerstände verbunden sind, und einen Multiplexer zum Auswählen einer ausgegebenen Spannung aus einer Ausgabeleitung aus einer Mehrzahl von ausgegebenen Span­ nungen.

3. Decodierverfahren zum Auswählen einer Spannung an einem Verbindungsknoten einer Widerstandsleiter nach Anspruch 2 mit den Schritten Einschalten eines der zwei MOS-Transistoren auf einer Seite des auszuwählenden Verbindungsknotens in einer Zeile von Widerstän­ den, die den auszuwählenden Verbindungsknoten enthält, und Aus­ geben von Spannungen an Verbindungsknoten, mit denen die einge­ schalteten MOS-Transistoren verbunden sind, zu den entsprechen­ den Ausgabeleitungen, und
Auswählen einer der ausgegebenen Spannungen von der Ausgabelei­ tung, die dem auszuwählenden Verbindungsknoten entspricht.

4. Widerstandsleiter nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die zwei MOS-Transistoren ein Paar von N-Typ MOS-Transistoren sind, die auf einer Seite einer Zeile der in Reihe verbundenen Widerstände verbunden sind, sowie ein Paar von P-Typ MOS-Transi­ storen, die auf der anderen Seite angeordnet sind.

5. Widerstandsleiter nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die zwei MOS-Transistoren ein Paar von N-Typ MOS-Transistoren sowie ein Paar P-Typ MOS-Transistoren sind, die beide auf der­ selben Seite einer Zeile von in Reihe verbundenen Widerständen in einer Richtung parallel zur Ausgabeleitung angeordnet sind.