DE4244615C2 - IC-Gehäuse und Verfahren zur Kapselung eines IC-Chips in einem solchen IC-Gehäuse - Google Patents
IC-Gehäuse und Verfahren zur Kapselung eines IC-Chips in einem solchen IC-GehäuseInfo
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Description
Die Erfindung bezieht sich auf ein IC-Gehäuse
und auf ein Verfahren zur Kapselung
eines IC-Chips in einem solchen IC-Gehäuse.
Neuerdings kann durch Verbesserungen in der Prozeß- und der
Schaltungstechnologie ein LSI, welcher ein IC mit einer größeren
Anzahl von Schaltungselementen ist, durch Ausbildung von CMOS-
(Complementary Metal-Oxid Semiconductor)Vorrichtungen unter
Benutzung von PMOS-FET's und NMOS-FET's und bipolaren Transi
storen auf einem einzigen Chip, hergestellt werden, wodurch dem
LSI das Ausführen verschiedener Funktionen ermöglicht wird. Zum
Beispiel bei einem BiCMOS-Gate-Array, wie in NEC GIHO, 1990,
Vol. 43, No. 12, pp. 119-121 beschrieben, mit aus CMOS-Vor
richtungen und bipolaren Transistoren bestehenden logischen
Schaltungen kann die Funktion des LSI durch Ausbildung von ECL-
(Emitter Coupled Logic)Vorrichtungen, welche mit hoher
Geschwindigkeit auf einem einzelnen Chip zusätzlich zu
konventionellen TTL(Transistor-Transistor Logic)-Vorrichtungen
betrieben werden können, erweitert werden.
Fig. 1 zeigt die Struktur eines Beispiels eines Gate-Arrays, wie es in der oben genannten
Druckschrift beschrieben ist,
welches Schnittstellen mit Eingabe- und Ausgabepegeln einer TTL-
Vorrichtung aufweist. In dem Gate-Array aus Fig. 1 sind ein TTL-
Eingabepuffer 21, welcher die Eingabe einer TTL-Vorrichtung an
das Innere eines LSI überträgt, ein internes Gate 22, welches
eine Schaltungslogik mit BiCMOS(oder CMOS)-Vorrichtungen bildet,
und ein TTL-Ausgabepuffer 23, welcher ein Signal des internen
Gate 22 empfängt und es auf einem TTL-Pegel ausgibt, in Serie
geschaltet. Der TTL-Eingabepuffer 21 ist mit TTL-Eingabeanschluß
TI und der TTL-Ausgabepuffer 23 ist mit einem TTL-Ausgabean
schluß TO verbunden. Der LSI-Chip ist mit einem positiven
Stromversorgungsanschluß VCC und außerdem mit einem Erdanschluß
GND verbunden und eine positive Spannung (gewöhnlich 5 V) ist an
dem LSI-Chip angelegt. Bei dem so konfigurierten Gate-Array ist
eine einzelne Stromversorgungsspannung an den IC-Chip angelegt.
Fig. 2 zeigt die Struktur eines Beispiels eines Gate-Array, wie es in der oben genannten
Druckschrift beschrieben ist,
welches Schnittstellen mit Eingabe- und Ausgabepegeln einer TTL-
Vorrichtung und einer ECL-Vorrichtung aufweist. In Fig. 2 sind
Teile, die mit den gleichen Bezugszeichen wie in Fig. 1 be
zeichnet sind, identisch mit den in Fig. 1. In der Figur be
zeichnet 24 einen ECL-Eingabepuffer, welcher an einem ECL-Ein
gabeanschluß EI angeschlossen ist und die die Eingabe einer ECL-
Vorrichtung an das Innere eines LSI überträgt, und 25 einen ECL-
Ausgabepuffer, welcher an einen ECL-Ausgabeanschluß EO ange
schlossen ist und ein Signal des internen Gates 22 erhält und es
auf ECL-Pegel ausgibt. Pegelkonvertierer 26 und 27, welche den
TTL-Pegel auf den logischen Pegel des internen Gates 22 konver
tieren sind mit dem TTL-Eingabepuffer 21 bzw. dem TTL-Ausgabe
puffer 23 verbunden. Der LSI-Chip ist außerdem mit einem nega
tiven Stromversorgungsanschluß VEE, zusätzlich zu dem positiven
Stromversorgungsanschluß VCC und dem Erdanschluß GND, verbunden,
so daß eine negative Spannung (gewöhnlich -5 V oder -4,5 V)
zusammen mit der positiven Spannung an den LSI-Chip angelegt
ist. In dem so konfigurierten Gate-Array werden zwei Arten von
Stromversorgungsspannungen (postive und negative Spannungen) an
den IC-Chip angelegt.
Die beiden Konfigurationen aus Fig. 1 und 2 können aus dem
gleichen Standardchip erhalten werden. Im Bereich der Gate-
Arrays sind generell die Gehäuse in welchem die IC-Chips
gekapselt werden dieselben wie bei allen IC-Chips. Zum Beispiel
ist es aus der JP 63-81956 (A) bekannt, daß ein IC-Chip in einem keramischen Gehäuse,
welches aus feiner Keramik gemacht ist, wie es in Fig. 3 gezeigt ist,
gekapselt wird. Fig. 4 ist eine Schnittansicht entlang der Linie
IV-IV aus Fig. 3.
In den Fig. 3 und 4 bezeichnet das Bezugszeichen 1 einen Gehäu
sekörper, welcher aus feiner Keramik gemacht ist. Auf der Ober
fläche des Gehäusekörpers 1 ist ein ringförmiges metallisches
Verdrahtungsmuster 2 ausgebildet. Ein Deckel 10 zur Versiegelung
eines IC-Chips 4 in dem Gehäuse ist mit dem metallischen Ver
drahtungsmuster 2 durch Verlöten oder ähnliches verbunden. In
Fig. 3 ist die Darstellung des Deckels 10 weggelassen. In einem
Chipbondingbereich 6, welcher der durch das metallische
Verdrahtungsmuster 2 umgebene Zentralbereich ist, ist der IC-
Chip 4, der eine Mehrzahl von Kontaktierungsinseln 7, welche in
der Peripherie des Chips angeordnet sind, aufweist, mit dem
Gehäusekörper 1 kontaktiert. Eine Mehrzahl von internen Ver
drahtungselektroden 3 des Gehäuses sind in dem Bereich zwischen
den metallischen Verdrahtungsmuster 2 und dem Chipbondingbereich
6 ausgebildet und mit den entsprechenden Kontaktierungsinseln 7
über Drähte 5 verbunden. Viele externe Anschlüsse 8, welche dem
positiven Stromversorgungsanschluß VCC bzw. dem negativen
Stromversorgungsanschluß VEE, dem Erdanschluß GND, usw. ent
sprechen, sind aus dem Gehäusekörper 1 herausgeführt. Die
Verbindungen zwischen den externen Anschlüssen 8 für den
positiven Stromversorgungsanschluß VCC und den Erdanschluß GND
und den entsprechenden internen Verdrahtungselektroden 3, und
zwischen dem externen Anschluß 8 für den negativen
Stromversorgungsanschluß VEE und dem Chipbondingbereich 6 werden
durch Drähte 9, welche in dem Gehäusekörper 1 ausgebildet sind,
hergestellt. In einem Gehäuse eines bestimmten Typs sind
generell die Stromversorgungsanschlußstifte für den positiven
Stromversorgungsanschluß VCC, den negativen Stromversorgungs
anschluß VEE und den Erdanschluß GND vorbestimmten externen
Anschlußpositionen zugewiesen.
Wenn ein Gehäuse mit der obenbeschriebenen konventionellen
Struktur herkömmlich zur Kapselung eines IC-Chips mit einer
einzelnen Stromversorgung, wie, in Fig. 1 gezeigt, und eines IC-
Chips mit positiver und negativer Stromversorgung verwendet
wird, dann tritt das folgende Problem auf. Für den Fall, daß der
IC-Chip mit einer einzelnen Stromversorgung gekapselt wird, wird
der externe Anschluß 8 für den negativen Stromversorgungs
anschluß VEE, nicht benutzt und daher ein nutzloser Anschluß.
Mehr noch, der Chipbondingbereich 6, welcher für den Fall, daß,
ein IC-Chip mit positiven und negativen Stromversorgungsan
schlüssen gekapselt wird, mit dem negativen Stromversorgungs
anschluß VEE verbunden wird, muß mit dem Erdanschluß (Masseanschluß) GND oder
dem positiven Stromversorgungsanschluß VCC verbunden werden, so
daß das Potential des Bereiches festgelegt ist. Das erfordert
die Durchführung eines weiteren Verdrahtungsschrittes.
Dieses Problem könnte durch die getrennte Vorbereitung eines
Gehäuses für den IC-Chip mit einer einzelnen Stromversorgung und
eines für den IC-Chip mit positiven und negativen Stromversor
gungen gelöst werden. Jedoch führt diese Maßnahme zu dem
Problem, daß die Vorbereitung dieser Gehäuse so vielfältig ist,
daß die Kosten für die Entwicklung dieser Gehäuse hoch werden.
Aus der US 5 036 163 ist ein universelles Halbleiterchipgehäuse
bekannt, bei dem verschiedene Versorgungsspannungen an den zu
kapselnden Chip angelegt werden können. Das Gehäuse weist eine
Mehrzahl von übereinander angeordneten Schichten auf, von denen
eine ensprechend der gewünschten Versorgung des Chips mit unter
schiedlichen Spannungen entworfen werden muß. Alternativ kann bei
Weglassen dieser separat entworfenen Schicht eine entsprechende
Verdrahtung wie bei den oben beschriebenen Gehäusen durchgeführt
werden.
Aus der US 4 153 998 ist ein Gehäuse für eine integrierte
Halbleiterschaltung bekannt, bei dem durch einen geerdeten Ge
häusedeckel eine Verbindung mehrerer Masseanschlüsse des Ge
häuses erreicht werden kann.
Es ist Aufgabe der Erfindung, ein IC-Gehäuse und ein Verfahren
zur Kapselung eines IC-Chips in einem solchen IC-Gehäuse zu
ermöglichen, bei dem die Kapselung eines IC-Chips mit einer
oder mehreren Stromversorgungen einfacher möglich ist.
Diese Aufgabe wird gelöst durch ein IC-Gehäuse nach Anspruch 1
oder ein Verfahren nach Anspruch 7.
Weiterbildungen der Erfindung sind in den Unteransprüchen ge
kennzeichnet.
In dem IC-Gehäuse sind zwei oder mehrere Arten von
Verdrahtungsmustern auf dem Gehäusekörper ausgebildet, so daß
verschiedene an IC-Chips anzulegende Spannungen entsprechend an
zwei oder mehr Arten von Mustern angelegt werden. Wenn die zwei
Arten von Mustern, an welche verschiedene an IC-Chips anzule
gende Spannungen angelegt werden, kurzgeschlossen werden, kann
das IC-Gehäuse für einen IC-Chip mit einer einzelnen Stromver
sorgung verwendet werden. Im Gegensatz dazu, wenn die zwei Arten
von Verdrahtungsmuster nicht kurzgeschlossen sind, können ver
schiedene Spannungen entsprechend an die Verdrahtungsmuster
angelegt werden, wodurch der Gebrauch des IC-Gehäuses für einen
IC-Chip mit verschiedenen Stromversorgungen ermöglicht wird.
Die Verdrahtungsmuster sind verschieden voneinander ausgebildet,
so daß, wenn verschiedene Arten von Deckeln aufgesetzt werden,
verschiedene Kontaktierungen erreicht werden. Abhängig von der
Anzahl der an den IC-Chip anzulegenden Stromversorgungen wird
selektiv einer der Deckel mit verschiedenen Größen benutzt. Das
Vorsehen der oben erwähnten Kurzschlußleiterbahn kann durch den
selektiven Gebrauch von einer der zwei oder mehreren Arten von
Deckeln verschiedenen Größen gesteuert werden. Darum kann das
vorliegende IC-Gehäuse nur durch das Ersetzen des Deckels des
Gehäuses durch einen anderen und ohne Änderung der Verdrahtung
in dem Gehäuse modifiziert werden, so daß entweder ein IC-Chip
mit einer einzelnen Stromversorgung oder ein IC-Chip mit posi
tiven und negativen Stromversorgungen in dem Gehäuse gekapselt
werden kann.
Es folgt die Beschreibung von Ausführungsbeispielen anhand der
Figuren.
Von den Figuren zeigen:
Fig. 1 eine Darstellung eines im Stand der Technik beschriebenen Beispiels eines LSI-Chips, der
eine TTL-Vorrichtung mit einer einzelnen
Stromversorgung bildet;
Fig. 2 eine Darstellung eines im Stand der Technik beschriebenen Beispiels eines LSI-Chips,
der eine TTL- und ECL-Vorrichtung mit positiven
und negativen Stromversorgungen bildet;
Fig. 3 eine Draufsicht eines im Stand der
Technik beschriebenen IC-Gehäuses;
Fig. 4 eine Schnittansicht entlang der Linie IV-IV aus
Fig. 3;
Fig. 5 eine Draufsicht eines IC-Gehäuses entsprechend einer Ausführungsform der
Erfindung;
Fig. 6 eine Schnittansicht entlang der Linie A-A' aus
Fig. 5, in der ein IC-Gehäuse, in welchem ein
IC-Chip mit einer einzelnen Stromversorgung gekapselt
ist, gezeigt wird;
Fig. 7 eine Schnittansicht entlang der Linie A-A' aus
Fig. 5, in der ein IC-Gehäuse, in welchem ein
IC-Chip mit positiven und negativen Stromversorgungen
gekapselt ist, gezeigt wird;
Fig. 8 eine Schnittansicht entlang der Linie A-A' aus
Fig. 5, in der ein IC-Gehäuse, in welchem eine
positive Spannung an einem IC-Chip angelegt
wird, gezeigt ist; und
Fig. 9 eine Schnittansicht entlang der Linie A-A' aus
Fig. 5, in der ein IC-Gehäuse, in welchem zwei
Arten von positiven Spannungen an einem IC-Chip
angelegt werden, gezeigt ist.
In Fig. 5 bezeichnet das Bezugszeichen 1 einen Gehäusekörper,
welcher aus feiner Keramik gemacht ist. Auf der Oberfläche des
Gehäusekörpers 1 ist ein doppeltes Verdrahtungsmuster ausge
bildet. Genauer sind zwei ringförmige metallische Verdrah
tungsmuster 2 und 11 auf der Oberfläche in solcher Weise
ausgebildet, daß das metallische Verdrahtungsmuster 11 in einem
Bereich außerhalb des metallischen Verdrahtungsmuster 2
ausgebildet ist und dieses umgibt. In einem Chipbondingbereich
6, welcher der durch das metallische Verdrahtungsmuster 2
umgebene Zentralbereich ist, ist ein IC-Chip 4 mit einer
Mehrzahl von Kontaktierungsinseln 7, welche in der Peripherie
des Chips angeordnet sind, mit dem Gehäusekörper 1 verdrahtet
bzw. gebondet. Eine Mehrzahl von internen Verdrahtungselektroden
3 des Gehäuses sind in dem Bereich zwischen dem metallischen
Verdrahtungsmuster 2 und dem Chipbondingbereich 6 ausgebildet
und mit den entsprechenden Kontaktierungsinseln 7 durch Drähte 5
verbunden. Das IC-Gehäuse aus Fig. 5 unterscheidet sich von dem
IC-Gehäuse des Standes der Technik aus Fig. 3 dadurch, daß das
andere metallische Verdrahtungsmuster 11 zusätzlich außerhalb
des metallischen Verdrahtungsmusters 2 ausgebildet ist.
Die Fig. 6 und 7 sind Schnittansichten entlang der Linie A-A'
aus Fig. 5. Fig. 6 zeigt das IC-Gehäuse, in welchem ein IC-Chip
mit einer einzelnen Stromversorgung gekapselt ist, und Fig. 7
zeigt das IC-Gehäuse, in welchem ein IC-Chip mit positiven und
negativen Stromversorgungen gekapselt ist. In den IC-Gehäusen
aus Fig. 6 und 7 sind viele externe Anschlüsse 8, welche einem
positiven Stromversorgungsanschluß VCC, bzw. einem negativen
Stromversorgungsanschluß VEE, einem Erdanschluß GND, usw. ent
sprechen, aus dem Gehäusekörper 1 gezogen. Der externe Anschluß
8 für den positiven Stromversorgungsanschluß VCC ist mit der
entsprechenden internen Verdrahtungselektrode 3 durch eine in
dem Gehäusekörper 1 ausgebildete Verdrahtung 9 verbunden. Der
externe Anschluß 8 für den Erdanschluß GND ist mit der entspre
chenden internen Verdrahtungselektrode 3 und dem inneren me
tallischen Verdrahtungsmuster 2 durch eine in dem Gehäusekörper
1 ausgebildete Verdrahtung 9 verbunden. Der externe Anschluß 8
für den negativen Stromversorgungsanschluß VEE ist mit dem
Chipbondingbereich 6 und dem äußeren metallischen Verdrah
tungsmuster 11 durch eine in dem Gehäusekörper 1 ausgebildete
Verdrahtung 9 verbunden. In der Konfiguration aus Fig. 6 ist ein
Deckel 10 zum Versiegeln des IC-Chip in dem Gehäuse mit den me
tallischen Verdrahtungsmustern 2 und 11 durch Verlötung oder
ähnliches verbunden. Im Gegensatz dazu ist in der Konfiguration
von Fig. 7 ein Deckel 10, dessen Größe kleiner als die des in
der Konfiguration aus Fig. 6 benutzten Deckels 10 ist, nur mit
dem metallischen Verdrahtungsmuster 2 durch Verlötung oder
ähnliches verbunden. Die Konfigurationen der Fig. 6 und 7
unterscheiden sich von der Konfiguration des Standes der Technik
aus Fig. 4 dadurch, daß der negative Stromversorgungsanschluß
VEE und der Erdanschluß GND entsprechend innerhalb des Gehäuses
durch metallische Verdrahtungsmuster 11 und 2, welche auf der
Oberfläche des Gehäusekörper 1 ausgebildet sind, verbunden sind.
Bezugnehmend auf Fig. 6 und 7 wird der Mechanismus der Verkap
selung beider Typen von IC-Chips - mit einzelner Stromversorgung
und positiven und negativen Stromversorgungen - beschrieben.
Wenn der Deckel 10, welcher eine zum Kurzschließen der metalli
schen Verdrahtungsmuster 2 und 11 ausreichende Größe aufweist,
wie in Fig. 6 gezeigt, benutzt wird, werden der negative Strom
versorgungsanschluß VEE und der Erdanschluß GND kurzgeschlossen,
wodurch der Gebrauch dieser Konfiguration in der Kapselung eines
IC-Chips mit einer einzelnen positiven Stromversorgung möglich
wird.
Im Gegensatz dazu ist, falls ein kleiner und nur das metallische
Verdrahtungsmuster 2 bedeckender Deckel 10, wie in Fig. 7
gezeigt, benutzt wird, das mit dem negativen Stromversorgungs
anschluß VEE verbundene metallische Verdrahtungsmuster 11
elektrisch von dem Erdanschluß GND isoliert, wodurch der Ge
brauch dieser Konfiguration in der Kapselung eines IC-Chips mit
positiven und negativen Stromversorgungen möglich wird.
In der oben beschriebenen Ausführungsform werden der negative
Stromversorgungsanschluß VEE und der Erdanschluß GND durch den
Deckel 10 kurzgeschlossen. Alternativ kann das metallische Ver
drahtungsmuster 11 mit dem positiven Stromversorgungsanschluß
VCC verbunden sein. In diesem Fall kann ein IC-Chip mit einer
einzelnen negativen Stromversorgung in diesem Gehäuse gekapselt
werden.
Als nächstes wird auf Fig. 8 und 9 Bezug genommen und eine
andere Ausführungsform der Erfindung beschrieben. Es gibt Fälle,
bei denen bei einer bestimmten Gelegenheit eine positive
Spannung an einem IC-Chip und bei einer anderen Gelegenheit zwei
Arten von positiven Spannungen an denselben IC-Chip angelegt
werden. Entsprechend der Erfindung können selbst in solchen
Fällen beide Spannungsversorgungsfälle in einem einzelnen IC-
Gehäuse realisiert werden. Ein in solchen Fällen nützliches IC-
Gehäuse hat dieselbe Konfiguration wie das der oben beschrie
benen Ausführungsform (siehe Fig. 5).
Wenn der Deckel 10 eine für das Kurzschließen der in Fig. 8
gezeigten metallischen Verdrahtungsmuster 2 und 11 ausreichende
Größe aufweist, werden ein positiver Stromversorgungsanschluß
VCC2 und der Erdanschluß GND kurzgeschlossen, wodurch das An
legen einer positiven Spannung an den IC-Chip 4 nur durch einen
anderen positiven Stromversorgungsanschluß VCC1 möglich ist.
Im Gegensatz dazu ist, wenn ein Fig. 9 gezeigter kleiner und nur
das metallische Verdrahtungsmuster 2 bedeckender Deckel 10 be
nutzt wird, das metallische Verdrahtungsmuster 11, welches mit
den positiven Stromversorgungsanschluß VCC2 verbunden ist,
elektrisch von dem Erdanschluß GND isoliert, wodurch zwei Arten
von positiven Spannungen durch die positiven Stromversorgungs
anschlüsse VCC1 und VCC2 entsprechend an dem IC-Chip 4 angelegt
werden können.
In der oben beschriebenen Ausführungsform wird entweder das An
legen einer positiven Spannung oder das von zwei Arten von
positiven Spannungen ausgeführt. Alternativ können die positiven
Stromversorgungsanschlüsse durch negative Stromversorgungsan
schlüsse ersetzt werden. Genauso kann in dieser Konfiguration
entweder das Anschließen einer negativen Spannung oder das von
zwei Arten von negativen Spannungen in derselben Art und Weise
durchgeführt werden.
Als eine Modifikation der oben beschriebenen Ausführungsformen
kann das Gehäuse so ausgeführt sein, daß ein weiteres metalli
sches Verdrahtungsmuster zusätzlich zu den metallischen Ver
drahtungsmustern 2 und 11 in einer Position innerhalb oder
außerhalb des metallischen Verdrahtungsmusters 11 ausgebildet
wird und dieses zusätzliche metallische Verdrahtungsmuster 11
mit dem positiven Stromversorgungsanschluß VCC verbunden ist. Es
ist unnötig zu erwähnen, daß in diesem Fall einer von drei ver
schiedenen Arten von Deckeln mit verschiedenen Größen selektiv
benutzt wird.
Claims (9)
1. IC-Gehäuse zur Kapselung eines IC-Chips, an den eine
Spannung anzulegen ist, mit
einem Gehäusekörper (1) mit mindestens zwei Verdrahtungsmu stern (2, 11) auf der Oberfläche des Gehäusekörpers (1), die mit verschiedenen Anschlüssen (8) verbunden sind, wobei die Anschlüsse jeweils mit entsprechenden internen Verdrahtungs elektroden (3) des Chips (4) verbunden sind,
einem aus einer Mehrzahl von Deckeln (10), die voneinander verschiedene Größen aufweisen, ausgewählten Deckeln (10), der auf die Oberfläche des Gehäusekörpers (1) mit den Verdrah tungsmustern (2, 11) des IC-Gehäuses gesetzt ist,
wobei durch die Größe des Deckels (10) bestimmt ist, ob die Verdrahtungsmuster (2, 11) in elektrischem Kontakt miteinander sind oder nicht.
einem Gehäusekörper (1) mit mindestens zwei Verdrahtungsmu stern (2, 11) auf der Oberfläche des Gehäusekörpers (1), die mit verschiedenen Anschlüssen (8) verbunden sind, wobei die Anschlüsse jeweils mit entsprechenden internen Verdrahtungs elektroden (3) des Chips (4) verbunden sind,
einem aus einer Mehrzahl von Deckeln (10), die voneinander verschiedene Größen aufweisen, ausgewählten Deckeln (10), der auf die Oberfläche des Gehäusekörpers (1) mit den Verdrah tungsmustern (2, 11) des IC-Gehäuses gesetzt ist,
wobei durch die Größe des Deckels (10) bestimmt ist, ob die Verdrahtungsmuster (2, 11) in elektrischem Kontakt miteinander sind oder nicht.
2. IC-Gehäuse nach Anspruch 1, gekennzeichnet durch
einen ersten Anschluß (8), der aus dem Gehäusekörper (1) her ausgeführt ist und einem positiven Stromversorgungsanschluß entspricht;
einen zweiten Anschluß (8), der aus dem Gehäusekörper (1) her ausgeführt ist und einem negativen Stromversorgungsanschluß entspricht;
einen dritten Anschluß (8), der aus dem Gehäusekörper (1) her ausgeführt ist und einem Masseanschluß entspricht.
einen ersten Anschluß (8), der aus dem Gehäusekörper (1) her ausgeführt ist und einem positiven Stromversorgungsanschluß entspricht;
einen zweiten Anschluß (8), der aus dem Gehäusekörper (1) her ausgeführt ist und einem negativen Stromversorgungsanschluß entspricht;
einen dritten Anschluß (8), der aus dem Gehäusekörper (1) her ausgeführt ist und einem Masseanschluß entspricht.
3. IC-Gehäuse nach Anspruch 2, gekennzeichnet durch
einen vierten Anschluß (8), der aus dem Gehäusekörper (1) her
ausgeführt ist und einem zweiten positiven Stromversorgungsan
schluß entspricht.
4. IC-Gehäuse nach Anspruch 1, gekennzeichnet durch einen
ersten Anschluß (8), der aus dem Gehäusekörper (1) herausge
führt ist und einem ersten positiven Stromversorgungsanschluß
entspricht;
einen zweiten Anschluß (8), der aus dem Gehäusekörper (1) her ausgeführt ist und einem zweiten positiven Stromversorgungsan schluß entspricht; und
einen dritten Anschluß (8), der aus dem Gehäusekörper (1) her ausgeführt ist und einem Masseanschluß entspricht.
einen zweiten Anschluß (8), der aus dem Gehäusekörper (1) her ausgeführt ist und einem zweiten positiven Stromversorgungsan schluß entspricht; und
einen dritten Anschluß (8), der aus dem Gehäusekörper (1) her ausgeführt ist und einem Masseanschluß entspricht.
5. IC-Gehäuse nach einem der Ansprüche 1 bis 4, gekennzeich
net durch
einen ersten Deckel (10), der auf den Gehäusekörper (1) ge
setzt ist, so daß ein Anschluß (8) und ein weiterer Anschluß
(8) kurzgeschlossen werden.
6. IC-Gehäuse nach einem der Ansprüche 1 bis 4, gekennzeich
net durch
einen zweiten Deckel (10), der auf den Gehäusekörper (1) ge
setzt ist, so daß ein Anschluß (8) und ein weiterer Anschluß
(8) nicht kurzgeschlossen werden.
7. IC-Kapselungsverfahren zur Kapselung eines IC-Chips in
einem IC-Gehäuse nach einem der Ansprüche 1 bis 6, mit den
Schritten:
Vorbereiten eines Gehäusekörpers (1) mit mindestens zwei Ver drahtungsmustern (2, 11) auf einer Oberfläche des Gehäusekör pers (1),
Vorbereiten einer Mehrzahl von Deckeln (10), die sich vonein ander durch die Größe unterscheiden,
Auswählen eines aus der Mehrzahl der vorbereiteten Deckel (10) entsprechend der Spezifikation eines zu verkapselnden IC-Chips (4), und
Setzen des ausgewählten Deckels (10) auf den Gehäusekörper (1), wodurch der IC-Chip (4) gekapselt wird und die Verdrah tungsmuster (2, 11) entsprechend der Spezifikation des zu ver kapselnden Chips (4) je nach Größe des ausgewählten Deckels (10) verbunden werden oder nicht.
Vorbereiten eines Gehäusekörpers (1) mit mindestens zwei Ver drahtungsmustern (2, 11) auf einer Oberfläche des Gehäusekör pers (1),
Vorbereiten einer Mehrzahl von Deckeln (10), die sich vonein ander durch die Größe unterscheiden,
Auswählen eines aus der Mehrzahl der vorbereiteten Deckel (10) entsprechend der Spezifikation eines zu verkapselnden IC-Chips (4), und
Setzen des ausgewählten Deckels (10) auf den Gehäusekörper (1), wodurch der IC-Chip (4) gekapselt wird und die Verdrah tungsmuster (2, 11) entsprechend der Spezifikation des zu ver kapselnden Chips (4) je nach Größe des ausgewählten Deckels (10) verbunden werden oder nicht.
8. IC-Kapselungsverfahren nach Anspruch 7, dadurch gekenn
zeichnet, daß abhängig davon, ob der IC-Chip (4) mit einer
einzelnen Stromversorgung oder mit positiven und negativen
Stromversorgungen gekapselt werden soll, ein Deckel (10) ent
sprechender Größe ausgewählt wird.
9. IC-Kapselungsverfahren nach Anspruch 7 oder 8, dadurch
gekennzeichnet, daß abhängig davon, ob die Anzahl der Arten
von positiven Spannungen, welche an den zu kapselnden IC-Chip
(4) anzulegen sind, ein- oder mehrzahlig ist, ein Deckel (10)
entsprechender Größe ausgewählt wird.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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|---|---|
| DE4244615A1 DE4244615A1 (en) | 1993-07-08 |
| DE4244615C2 true DE4244615C2 (de) | 2000-06-29 |
Family
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Family Applications (1)
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|---|---|---|---|
| DE4244615A Expired - Fee Related DE4244615C2 (de) | 1992-01-07 | 1992-12-31 | IC-Gehäuse und Verfahren zur Kapselung eines IC-Chips in einem solchen IC-Gehäuse |
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| Country | Link |
|---|---|
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|---|---|---|---|---|
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| JP3014029B2 (ja) * | 1995-06-16 | 2000-02-28 | 日本電気株式会社 | 半導体素子の実装方法 |
| US5933026A (en) * | 1997-04-11 | 1999-08-03 | Intel Corporation | Self-configuring interface architecture on flash memories |
| US6111199A (en) * | 1998-04-07 | 2000-08-29 | Integrated Device Technology, Inc. | Integrated circuit package using a gas to insulate electrical conductors |
| US6242814B1 (en) | 1998-07-31 | 2001-06-05 | Lsi Logic Corporation | Universal I/O pad structure for in-line or staggered wire bonding or arrayed flip-chip assembly |
| US6140698A (en) * | 1998-12-21 | 2000-10-31 | Nortel Networks Corporation | Package for microwave and mm-wave integrated circuits |
| TWI321342B (en) * | 2004-11-05 | 2010-03-01 | Altus Technology Inc | An integrate circuit chip encapsulation and the method of manufacturing it |
| CN100454523C (zh) * | 2004-11-06 | 2009-01-21 | 鸿富锦精密工业(深圳)有限公司 | 集成电路晶片封装及其制造方法 |
| TWI284394B (en) * | 2005-05-12 | 2007-07-21 | Advanced Semiconductor Eng | Lid used in package structure and the package structure of having the same |
| CN104201165B (zh) * | 2014-09-15 | 2017-02-15 | 西安理工大学 | 一种双环硅通孔结构及其制造方法 |
| US10804188B2 (en) | 2018-09-07 | 2020-10-13 | Intel Corporation | Electronic device including a lateral trace |
| MX2021005757A (es) | 2018-11-15 | 2021-08-11 | Quantum Si Inc | Metodos y composiciones para la secuenciacion de proteinas. |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4153988A (en) * | 1977-07-15 | 1979-05-15 | International Business Machines Corporation | High performance integrated circuit semiconductor package and method of making |
| US5036163A (en) * | 1989-10-13 | 1991-07-30 | Honeywell Inc. | Universal semiconductor chip package |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58446U (ja) * | 1981-06-25 | 1983-01-05 | 富士通株式会社 | 混成集積回路装置 |
| CA1320006C (en) * | 1986-06-02 | 1993-07-06 | Norio Hidaka | Package for integrated circuit |
| JP3074003B2 (ja) * | 1990-08-21 | 2000-08-07 | 株式会社日立製作所 | 半導体集積回路装置 |
| EP0547807A3 (en) * | 1991-12-16 | 1993-09-22 | General Electric Company | Packaged electronic system |
-
1992
- 1992-01-07 JP JP4000902A patent/JP2766920B2/ja not_active Expired - Fee Related
- 1992-12-30 US US07/997,756 patent/US5554824A/en not_active Expired - Lifetime
- 1992-12-31 DE DE4244615A patent/DE4244615C2/de not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4153988A (en) * | 1977-07-15 | 1979-05-15 | International Business Machines Corporation | High performance integrated circuit semiconductor package and method of making |
| US5036163A (en) * | 1989-10-13 | 1991-07-30 | Honeywell Inc. | Universal semiconductor chip package |
Non-Patent Citations (1)
| Title |
|---|
| TSUTOMU HATANO: "Bicmos Gate Arrays" in: NEC GIHO, Vol. 43, No. 12/1990, S. 119-121 * |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4244615A1 (en) | 1993-07-08 |
| JPH05183064A (ja) | 1993-07-23 |
| JP2766920B2 (ja) | 1998-06-18 |
| US5554824A (en) | 1996-09-10 |
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