DE4232267A1

DE4232267A1 - Leiterplatte mit optimierter Bausteinanordnung insbesondere für Koppelfelder mit hoher Datenrate

Info

Publication number: DE4232267A1
Application number: DE4232267A
Authority: DE
Inventors: Dieter Dipl Ing Schinagel; Thomas Dipl Ing Treyer
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1992-09-25
Filing date: 1992-09-25
Publication date: 1994-03-31
Anticipated expiration: 2012-09-26
Also published as: DE4232267C2

Description

Die Erfindung betrifft eine Leiterplatte entsprechend dem Oberbegriff des Patentanspruchs 1.

Werden auf einer Leiterplatte mehrere integrierte Schal tungen enthaltende Bausteine vom gleichen Typ angeordnet, die im Stromlauf mit einer gewissen Regelmäßigkeit unter einander zu verbinden sind, so wird üblicherweise eine topologische Anordnung gesucht, die eine kreuzungsfreie Verbindung mit möglichst kurzen Leiterbahnen ermöglicht. Es ist in diesem Zusammenhang bekannt, mehrlagige Leiter platten zu verwenden, die zwischen den einzelnen Lagen an bestimmten Stellen Durchmetallisierungen aufweisen. Der artige Anordnungen sind ab einer bestimmten Komplexität und bei der Verarbeitung digitaler Signale mit Bitraten von wenigstens einigen hundert Mbit/s schwierig aufbau bar. Bei diesen Datenraten ist außerdem eine eingangssei tig nicht angepaßte passive Leiterbahnverzweigung nicht mehr tolerierbar, es sind deshalb entweder angepaßte passive Leiterbahnenverzweigungen vorzusehen oder Leitungs treiber zwischenzuschalten. Bei der Verwendung von Leitungs treibern ergibt sich für jeden Eingangsanschluß eine Gatter- oder Verstärkerschaltung mit entsprechender Leistungsauf nahme und zusätzlichen Platzbedarf auf der Leiterplatte. Bei der Verwendung von angepaßten passiven Leiterbahnver zweigungen ergibt sich das Problem, daß die Verbindung zu den Leiterplatten in der Regel über Leitungen mit einem Wel lenwiderstand von 50 Ohm erfolgt, eine passive Leiterbahn verzweigung auf zwei Bausteinanschlüsse aber die Parallel schaltung von zwei Leiterbahnen mit einem Wellenwiderstand von jeweils 100 Ohm erfordert, die auf den üblicherweise verwendeten Leiterplatten zur Zeit kostengünstig nicht her stellbar sind.

Im vorliegenden speziellen Fall liegt eine Schaltung ent sprechend Fig. 1 vor, die als "Trichterstruktur" bekannt ist und sich in einem Koppelfeld oder Koppelnetz mehrfach wiederholt. Bei dieser Schaltung werden die Signale von vier logischen Eingängen E1 . . . E4 mittels eines ersten bis sechsten Koppelelementen KE1 . . . KE6, die jeweils einen einzelnen Baustein darstellen, paarweise zusammengefaßt und an zwei logischen Ausgängen A1, A2 abgegeben. Dabei muß berücksichtigt werden, daß jeder der logischen Eingänge und Ausgänge jeweils 80 einzelne Anschlüsse umfaßt, so daß der Schaltungsteil nach der Fig. 1 insgesamt 320 Eingangs anschlüsse und 160 Ausgangsanschlüsse zusammen mit den Ver bindungen zu den entsprechenden Koppelelementen enthält. Für die Zusammenfassung der Eingangssignale dienen in einer er sten Ebene das erste bis vierte Koppelelement KE1 . . . KE4 mit je zwei Eingangsgruppen, die jeweils 80 auch als Ein gangspins bezeichnete Einzelanschlüsse umfassen, die Koppel elemente selbst enthalten jeweils eine Vermittlungseinrich tung für die wahlfreie Verbindung von jedem Eingang zu je dem Ausgang. Es ergeben sich dadurch insgesamt 1440 Leiter bahnsegmente, die unter Beachtung der Datenrate von etwa 600 Mbit/s entflochten werden müssen.

Die Aufgabe bei der vorliegenden Erfindung besteht also darin, eine optimale Anordnung für die in Fig. 1 gezeigte Schaltungsanordnung auf einer Leiterplatte zu finden.

Erfindungsgemäß wird die Aufgabe durch eine Leiterplatten anordnung gelöst, die entsprechend dem Kennzeichen des Patentanspruchs 1 weitergebildet ist. Von besonderem Vor teil bei der erfindungsgemäßen Lösung ist, daß durch den Verzicht auf Leitungstreiber und niederohmige Eingangsab schlüsse der Leitungen nicht nur Platzbedarf und Leistungs aufnahme sinken, sondern auch die Zuverlässigkeit der Ge samtschaltung erheblich ansteigt.

Bevorzugte Weiterbildungen der erfindungsgemäßen Leiter plattenanordnung sind in den Patentansprüchen 2 bis 6 de tailliert beschrieben.

Die Erfindung soll im folgenden anhand eines in der Zeich nung dargestellten Ausführungsbeispiels näher erläutert werden.

In der Zeichnung zeigt:

Fig. 1 die Prinzipschaltung des Teils eines Koppel feldes, das mit der erfindungsgemäßen Leiter plattenanordnung realisiert werden soll,

Fig. 2 die erfindungsgemäße Anordnung der Koppelele ment-Bausteine auf der Leiterplatte und

Fig. 3 einen Ausschnitt aus der erfindungsgemäßen Leiterplattenanordnung.

Bei dem bereits erwähnten, in Fig. 1 dargestellten Teil eines Koppelfeldes mit vier logischen Eingängen E1 . . . E4, ist der erste logische Eingang E1 mit den ersten Eingangs gruppen und der zweite logische Eingang E2 mit den zweiten Eingangsgruppen des ersten und dritten Koppelelementes KE1, KE3 verbunden. Entsprechend sind der dritte logische Eingang E3 mit den ersten Eingangsgruppen und der vierte logische Eingang E4 mit den zweiten Eingangsgruppen des zweiten und vierten Koppelelementes KE2, KE4 verbunden. Die Ausgangssignale des ersten bis vierten Koppelelementes KE1 . . . KE4 werden durch das fünfte und das sechste Koppel element KE5, KE6 zusammengefaßt und an einem ersten bzw. zweiten logischen Ausgang A1, A2, abgegeben. Dazu sind die Ausgangsanschlüsse des ersten Koppelelementes KE1 mit der ersten Eingangsgruppe und die Ausgangsanschlüsse des zwei ten Koppelelementes KE2 mit der zweiten Eingangsgruppe des fünften Koppelelementes KE5 verbunden. Entsprechend sind die Ausgangsanschlüsse des dritten Koppelelementes KE3 mit der ersten Eingangsgruppe und die Ausgangsanschlüsse des vierten Koppelelementes KE4 mit der zweiten Eingangsgruppe des sechsten Koppelelementes verbunden, der Ausgangsan schluß des fünften Koppelelementes KE5 stellt den ersten logischen Ausgang A1 und der Ausgangsanschluß des sechsten Koppelelementes KE6 stellt den zweiten logischen Ausgang A2 dar.

Aus der Fig. 1 ist erkennbar, daß jeder logische Eingang mit einer Eingangsgruppe von zwei Koppelelementen verbun den ist, die Eingangsanschlüsse von jeweils einer Eingangs gruppe der beiden Koppelelemente sind also parallel geschal tet.

Die einzelnen Koppelelemente KE1 . . . KE6 sind zur Bildung des ersten bis sechsten sogenannten SMD-Bausteins jeweils in ein oberflächenmontierbares (SMD)-Gehäuse eingebaut, das in bekannter Weise über eine Vielzahl seitlicher An schlüsse verfügt. Dabei sind die Anschlüsse der beiden Eingangsgruppen zusammen mit zugeordneten Potentialan schlüssen entlang jeweils einer benachbarten Außenseite der SMD-Bausteine angeordnet, anschließend an die mit der ersten Eingangsgruppe belegte Außenseite und damit ge genüber der zweiten Eingangsgruppe sind auf einer der beiden noch freien Außenseiten die Ausgangsanschlüsse und gegebenenfalls diesen zugeordnete weitere Potential anschlüsse angeordnet.

Die sich ergebenden sechs Koppelelement-Bausteine (KE1 . . . KE3) sind entsprechend der Fig. 2 so angeordnet, daß bei a) der das erste Koppelelement KE1 enthaltende erste Bau stein auf der Oberseite und darunter der das dritte Koppel element KE3 enthaltenden dritte Baustein befestigt sind, bei b) sind auf der Unterseite der das zweite Koppelelement KE2 enthaltende zweite Baustein und auf der Oberseite der das vierte Koppelelement KE4 enthaltende vierte Baustein angeordnet sind, bei c) ist der das fünfte Koppelelement KE5 enthaltende fünfte Baustein und bei d) der das sechste Koppelelement KE6 enthaltende sechste Baustein montiert. Der erste und dritte bzw. der vierte und zweite Baustein sind dabei entsprechend der Fig. 3 an der Ober- bzw. Unter seite der Leiterplatte LP so montiert, daß die Eingangs bzw. Ausgangsanschlüsse EA der Bausteine an entsprechend vorgesehenen Durchkontaktierungen DK1 zu liegen kommen.

In der Fig. 2 ist durch Pfeile die Anschlußbelegung für die Bausteine dargestellt, dabei zeigen die schwarzen Pfei le die Anschlußbelegung des jeweils an der Oberseite der Leiterplatte und die schraffierten Pfeile die Anschlußbe legung des an der Unterseite der Leiterplatte montierten Bausteins. Insbesondere bei den Fig. 2c, 2c ist erkenn bar, daß die Belegung der zu 2 Eingangsgruppen zusammen gefaßten Eingangsanschlüsse symmetrisch zu einer den Bau stein parallel zu einer Oberflächenseite diagonal schnei denden Spiegelachse SPA ist.

Die ebenfalls symmetrisch angeordnete Potentialanschlüsse sind der Einfachheit halber weggelassen, mit E sind je weils die Eingangsgruppen, und mit A die Gruppe der Aus gangsanschlüsse des an der Oberseite der Leiterplatte mon tierten Bausteins bezeichnet, während E′ und A′ die An schlüsse des an der Unterseite der Leiterplatte montierten Bausteins darstellen. Die laufende Nummer der einzelnen Anschlüsse steigt beim Ausführungsbeispiel in Pfeilrichtung an. Die Eingangsgruppen sind dabei an den Bausteinen gleich wertig und damit gruppenweise vertauschbar.

Aus der Fig. 2 ist bei a) und b) erkennbar, daß die An schlüsse der Eingangsgruppen E, E′ in gleicher Pfeilrich tung und damit in der gleichen Reihenfolge an den Durch kontaktierungen übereinander liegen, während die Ausgangs anschlüsse A für den ersten und dritten sowie zweiten und vierten Baustein getrennt liegen, da die logischen Ausgän ge entsprechend der Schaltung nach Fig. 1 nicht parallel zu schalten sind, sondern mit dem entsprechenden Eingangs gruppen des fünften und des sechsten Bausteins zu verbin den sind. Es ist erkennbar, daß von den Ausgangsanschlüs sen A des ersten Bausteins zur einen Eingangsgruppe des fünften Bausteins wegen der unmittelbar benachbarten An ordnung nur sehr kurze Verbindungen benötigt werden, dies gilt auch für die Ausgangsanschlüsse A′ des zweiten Bau steins entsprechend 2b) zur anderen Eingangsgruppe des fünften Bausteins. Bei der Verbindung der Ausgangsanschlüs se A′ des zweiten Bausteins zur benachbarten Eingangsgrup pe des fünften Bausteins werden zusätzlich Durchkontaktie rungen zwischen den beiden Oberflächenseiten der Leiter platte benötigt. Entsprechende Verbindungen ergeben sich zwischen den Ausgangsanschlüssen A des auf der Oberseite angeordneten vierten Bausteins und den Eingangsanschlüssen E′ des auf dem Unterseite angeordneten sechsten Bausteins.

Eine sehr kurze Verbindung ergibt sich zwischen den Aus gangsanschlüssen A′ des dritten Bausteins und der zuge ordneten Eingangsgruppe E′ des sechsten Bausteins, da in diesem Falle beide Anschlußgruppen an der Unterseite der Leiterplatte unmittelbar benachbart über einfache und sehr kurze Leiterbahnsegmente verbindbar sind.

Die Fig. 3 zeigt vergrößert die Anordnung des ersten und des dritten Bausteins mit dem ersten bzw. dritten Koppel element KE1, KE3 entsprechend Fig. 2a. Die erste Eingangs gruppe E1l . . E1n des ersten Bausteins liegt dabei auf der Oberseite der Leiterplatte LP unmittelbar auf Gruppen er ster Durchkontaktierungen DK1, und entsprechend liegt die erste Eingangsgruppe des dritten Bausteins an der Unter seite der Leiterplatte LP. Auf einer der beiden Oberflä chenseiten der Leiterplatte ist eine Leiterbahn Lb angeord net, die die jeweilige Eingangsleitung mit der entsprechen den Durchkontaktierung verbindet, an der die parallel zu schaltenden Eingangsanschlüsse der Bausteine anliegen. Bei Verwendung mehrlagiger Leiterplatten kann diese Leiterbahn auch in einer Innenlage geführt werden, so daß in Verbin dung mit einer Durchkontaktierung ein exakt symmetrischer Anschluß erreicht werden kann. Die Bausteine enthalten im Gehäuse jeweils eingangsseitig Leitungen mit einem Wellen widerstand von 100 Ohm und einem entsprechenden Abschlußwi derstand von 100 Ohm, der Teil der integrierten Schaltung sein kann, so daß sich ein wellenwiderstandsrichtiger Ab schluß ergibt. Die Ausgangsanschlüsse des ersten und des dritten Bausteins, sind jeweils getrennt mit Gruppen von vierten bzw. dritten Durchkontaktierungen DK4, DK3 verbun den, da diese Anschlüsse entsprechend der Schaltung nicht parallel zu schalten sind. Eine entsprechende Anordnung ergibt sich für die Kombination des vierten und des zwei ten Bausteine KE4, KE2.

Claims

1. Leiterplatte mit Durchkontaktierungen zwischen zwei mit Leiterbahnen versehenen Oberflächenseiten und mit mehreren oberflächenmontierbaren, sogenannten SMD-Bau steinen, die jeweils eine Vielzahl von an Außenseiten angeordneten Anschlüssen aufweisen, wobei wenigstens eine erste Anzahl der Anschlüsse zweier SMD-Bausteinen parallel zu schalten sind und eine zweite Anzahl der Anschlüsse dieser und weiterer SMD-Bausteine hintereinander zu schal ten ist, dadurch gekennzeichnet,
daß ein erster bis sechster SMD-Baustein (KE1 . . . KE6) vorge sehen ist,
daß die parallel zu schaltenden Anschlüsse der SMD-Bau steine (KE1, KE3; KE4, KE2) symmetrisch zu einer Spiegel achse (SPA) entlang einer Außenseite der SMD-Bausteine an geordnet sind,
daß die SMD-Bausteine (KE1, KE3; KE4, KE2) mit parallel zu schaltenden Anschlüssen auf der Ober- und Unterseite der Leiterplatte (LP) so angeordnet sind, daß die parallel zu schaltenden Anschlüsse direkt übereinander und unmittelbar an Durchkontaktierungen (DK1) der Leiterplatte (LP) liegen, mit denen sie verbunden sind und
daß weitere SMD-Bausteine (KE5, KE6) so angeordnet sind, daß die hintereinander zu schaltenden Anschlüsse dieser und der anderen SMD-Bausteine unmittelbar benachbart liegen.

2. Leiterplatte nach Patentanspruch 1, dadurch gekennzeichnet, daß es sich bei den parallel zu schaltenden Anschlüssen um die Eingangsanschlüsse der SMD-Bausteine (KE1 . . . KE6) handelt.

3. Leiterplatte nach Patentanspruch 4, dadurch gekennzeichnet, daß die Eingangsanschlüsse der SMD-Bausteine (KE1 . . . KE6) in zwei Eingangsgruppen (E) aufgeteilt sind, daß jeweils eine Eingangsgruppe entlang einer Außenseite der SMD-Bau steine (KE1 . . . KE6) angeordnet ist und daß die Ausgangsan schlüsse (A) auf einer der beiden noch freien Außenseiten angeordnet sind.

4. Leiterplatte nach Patentanspruch 2, dadurch gekennzeichnet, daß die SMD-Bausteine (KE1 . . . KE6) eine Belegung der Ein gangsgruppen (E) aufweisen, die symmetrisch zu einer den Baustein diagonal schneidenden Spiegelachse (SPA) ist.

5. Leiterplatte nach Patentansprüchen 1 bis 3, dadurch gekennzeichnet, daß es sich bei den SMD-Bausteinen (KE1 . . . KE6) Koppel feldelemente mit einer Vielzahl gleichartiger Eingangs- und Ausgangsanschlüsse (E, A) handelt.

6. Leiterplatte nach Patentansprüchen 1 bis 5, dadurch gekennzeichnet,
daß auf der Oberseite der Leiterplatte der erste SMD-Bau stein (KE1) und auf der Unterseite der dritte SMD-Baustein (KE3) so angeordnet sind,
daß deren parallel zu schaltende Eingangsanschlüsse (E, E′) direkt übereinander und unmittelbar an ersten Durchkontak tierungen (DK1) der Leiterplatte (LP) liegen, mit denen sie verbunden sind,
daß der fünfte Baustein (KE5) auf der Oberseite der Leiter platte so angeordnet ist, daß dessen eine Eingangsgruppe (E) der Gruppe von Ausgangsanschlüssen (A) des ersten Bausteins (KE1) unmittelbar benachbart ist, daß ein zweiter Baustein (KE2) auf der Unterseite der Leiterplatte so ange ordnet ist, daß dessen Ausgangsanschlüsse (A′) der anderen Eingangsgruppe des fünften Bausteins (KE5) unmittelbar be nachbart sind, daß über dem zweiten Baustein (KE2) auf der Oberseite der Leiterplatte ein vierter Baustein (KE4) so angeordnet ist, daß die parallel zu schaltenden Eingangsan schlüsse (E, E′) des zweiten und des vierten Bausteins di rekt übereinander und unmittelbar an Durchkontaktierungen der Leiterplatte liegen, mit denen sie verbunden sind und daß ein sechster Baustein (KE6) an der Unterseite der Lei terplatte so angeordnet ist, daß dessen eine Eingangsgrup pe (E′) der Gruppe der Ausgangsanschlüsse (A′) des dritten Bausteins (KE3) unmittelbar benachbart ist und daß die andere Eingangsgruppe (E′) des sechsten Bausteins (KE6) den auf der anderen Oberflächenseite angeordneten Ausgangs anschlüssen (A) des vierten Bausteins (KE4) nahekommt.