DE4232266A1 - Leiterplattenanordnung mit eingangsseitig parallel geschalteten SMD-Bausteinen - Google Patents

Description

Die Erfindung betrifft eine Leiterplattenanordnung ent­ sprechend dem Oberbegriff des Anspruchs 1.

Leiterplattenanordnungen mit oberflächenmontierbaren Bau­ steinen, die auch als SMD (Surface Mounted Device)-Bau­ steine bezeichnet werden, dienen in zunehmenden Maße auch für die Verarbeitung digitaler Signale mit Bitraten von wenigstens einigen hundert Mbit/s. Bei diesen Datenraten ist eine eingangsseitig nicht angepaßte passive Leiterbahn­ verzweigung nicht mehr tolerierbar, es sind deshalb Lei­ tungstreiber vorzusehen, wie dies beispielsweise in Tietze, Schenk "Halbleiter-Schaltungstechnik" 9. Auflage, Springer- Verlag Berlin, . . . 1989 Seiten 221-223 beschrieben ist. Al­ ternativ zu den dort erwähnten Leitungstreibern in Form von Gattern können auch Verstärker mit einem Eingang und zwei Ausgängen zur Wellenwiderstandsanpassung verwendet werden. Es ergibt sich dann für jeden Eingangsanschluß eine Verstärkerschaltung mit entsprechender Leistungsauf­ nahme und zusätzlichem Platzbedarf auf der Leiterplatte. An Stelle von Leitungstreibern könnten auch angepaßte passive Leiterbahnverzweigungen verwendet werden. Dann ergibt sich aber das Problem, daß die Verbindung zu den Leiterplatten in der Regel über Leitungen mit einem Wellen­ widerstand von 50 Ohm erfolgt, eine passive Leiterbahnver­ zweigung auf zwei parallel zu schaltende Bausteinanschlüsse aber die Parallelschaltung von 2 Leiterbahnen mit einem Wellenwiderstand von jeweils 100 Ohm erfordert, die auf den üblicherweise verwendeten Leiterplatten kostengünstig nicht herstellbar sind.

Die Aufgabe bei der Erfindung besteht also darin, eine Leiterplattenanordnung der eingangs erwähnten Art so weiterzubilden, daß diese bei den vorgesehenen Daten­ raten von beispielsweise 600 Mbit/s gegenüber dem Stand der Technik eine verringerte Verlustleistung, einen ver­ ringerten Platzbedarf und insgesamt einen verringerten Aufwand erfordert.

Erfindungsgemäß wird die Aufgabe durch eine Leiterplatten­ anordnung der eingangs erwähnten Art gelöst, die entsprechend den Merkmalen des Kennzeichens des Patentanspruchs 1 wei­ tergebildet ist. Von besonderem Vorteil bei der erfindungs­ gemäßen Lösung ist die Tatsache, daß für die Herstellung die üblicherweise verwendeten Technologien eingesetzt werden können und sich zusätzlich durch die Anordnung der SMD-Bausteine in zwei Ebenen eine leichtere Entflechtung der Leiterbahnsegmente ergibt, die besonders bei einer Vielzahl von Eingangsanschlüssen erhebliche Bedeutung er­ langt. Eine vorteilhafte Weiterbildung der erfindungsge­ mäßen Leiterplattenanordnung ist im Patentanspruch 2 be­ schrieben, eine bevorzugte Anwendung im Patentanspruch 3.

Die Erfindung soll im folgenden anhand eines in der Zeichnung dargestellten Ausführungsbeispiels näher er­ läutert werden.

In der Zeichnung zeigt

Fig. 1 die Prinzipschaltung eines Teils eines Koppel­ feldes, das mit der erfindungsgemäßen Leiter­ plattenanordnung realisiert werden soll,

Fig. 2 einen Ausschnitt aus einer erfindungsgemäßen Leiterplattenanordnung,

Fig. 3 die Anschlußbelegung eines in der Leiterplatten­ anordnung nach Fig. 2 verwendeten SMD-Bausteins und

Fig. 4 die kombinierte Anschlußbelegung für die beiden in der Leiterplattenanordnung nach Fig. 2 verwendeten SMD-Bausteine.

Der in Fig. 1 dargestellte Teil eines Koppelfeldes oder Koppelnetzes zeigt eine sogenannte Trichterstruktur, bei der die Signale von 4 logischen Eingängen E1 . . . E4 mittels 6 Koppelelementen KE1 . . . KE6 jeweils paarweise zusammenge­ faßt und an zwei logischen Ausgängen Al, A2 abgegeben wer­ den. Jeder der logischen Eingänge und Ausgänge umfaßt dabei 80 einzelne Eingangsanschlüsse, so daß der Schaltungsteil nach der Fig. 1 insgesamt 320 Eingangsanschlüsse und 160 Ausgangsanschlüsse mit den Verbindungen zu den Koppelelemen­ ten enthält. Die Koppelelemente selbst enthalten jeweils Vermittlungseinrichtungen für die wahlfreie Verbindung von jedem Eingang zu jedem Ausgang.

Für die Zusammenfassung der Signale dienen in einer ersten Ebene ein erstes bis viertes Koppelelement KE1 . . . KE4 mit je zwei Eingangsgruppen, die jeweils 80 auch als Eingangs­ pins bezeichnete Einzelanschlüsse umfassen. Die Koppelele­ mente KE1 . . . KE6 sind jeweils als oberflächenmontierbare sogenannte SMD-Bausteine realisiert. Die Eingangsgruppen sind dabei im Hinblick auf die logische Verknüpfung der Eingangssignale gleichwertig, die Festlegung einer ersten oder zweiten Eingangsgruppe ist also an den Bausteinen frei wählbar, die Anschlüsse können auch gruppenweise ver­ tauscht werden.

Der erste logische Eingang E1 ist mit den ersten Eingangs­ gruppen und der zweite logische Eingang E2 ist mit den zweiten Eingangsgruppen des ersten und dritten Koppelele­ mentes KE1, KE3 verbunden. Entsprechend ist der dritte logische Eingang E3 mit den ersten Eingangsgruppen und der vierte logische Eingang E4 mit den zweiten Eingangsgruppen des zweiten und vierten Koppelelementes KE2, KE4 verbunden. Die Ausgangssignale des ersten bis vierten Koppelelementes KE1 . . . KE4 werden durch das fünfte und sechste Koppelele­ ment KE5, KE6 zusammengefaßt und an einem ersten bzw. zwei­ ten logischen Ausgang A1, A2 abgegeben. Dazu sind die Aus­ gangsanschlüsse des ersten Koppelelementes KE1 mit der er­ sten Eingangsgruppe und die Ausgangsanschlüsse des zweiten Koppelelementes KE2 mit der zweiten Eingangsgruppe des fünften Koppelelementes KE5 verbunden. Entsprechend sind die Ausgangsanschlüsse des dritten Koppelelementes KE3 mit der ersten Eingangsgruppe und die Ausgangsanschlüsse des vierten Koppelelementes KE4 mit der zweiten Eingangsgruppe des sechsten Koppelelementes KE6 verbunden.

Aus der Fig. 1 ist erkennbar, daß jeder der logischen Ein­ gänge mit einer Eingangsgruppe von zwei Koppelelementen ver­ bunden ist, die Eingangsanschlüsse von jeweils einer Ein­ gangsgruppe der beiden Koppelelemente sind also parallel­ geschaltet. Bei einer Eingangsleitung mit dem Wellenwider­ stand von 50 Ohm bedeutet dies, daß mit den einzelnen Ein­ gangsanschlüssen der logischen Eingänge jeweils zwei Lei­ terbahnen mit einem Wellenwiderstand von 100 Ohm auf der Leiterplatte vorzusehen wären, die die Verbindung zwi­ schen den Eingangspins der Bausteine und den Eingangsan­ schlüssen herstellen.

In der Fig. 2 ist die erfindungsgemäße Leiterplattenan­ ordnung dargestellt, bei der auf der Ober- und der Unter­ seite der Leiterplatte LP jeweils ein Baustein B1, B2 so angeordnet ist, daß die parallel zu schaltenden Einzelan­ schlüsse des ersten bzw. zweiten Bausteins B1, B2 direkt übereinander und unmittelbar an ersten Durchkontaktierun­ gen DK1 der Leiterplatte LP anliegen. Die Bausteine B1 und B2 können dabei das erste und dritte oder das vierte und zweite Koppelelement umfassen. Für die wellenwiderstands­ richtige Anpassung reicht es dann aus, wenn im Anschluß an eine Eingangsleitung mit einem Wellenwiderstand von 50 Ohm auf der Leiterplatte eine einzige Leiterbahn mit dem glei­ chen Wellenwiderstand angeordnet ist und an einer der ei­ sten Durchkontaktierungen DK1 endet. Die Bausteine B1, B2 als oberflächenmontierbare (SMD-) Bausteine enthalten im Gehäuse eingangsseitig jeweils Leitungen mit dem Wellen­ widerstand von 100 Ohm und einen entsprechendem Abschluß­ widerstand von 100 Ohm, der Teil der integrierten Schal­ tung sein kann. Der Fan-In, also die Eingangsauffächerung dieser Anordnung, beträgt deshalb 1. Zusätzlich zu den Einzelanschlüssen für die Eingänge sind beim Ausführungs­ beispiel auch die nicht dargestellten Potentialanschlüsse so angeordnet, daß bei der Montage der Bausteine auf der Ober- und der Unterseite der Leiterplatten eine Parallel­ schaltung dieser Anschlüsse über zweite Durchkontaktie­ rungen DK2 möglich ist. Die Ausgangsanschlüsse der Bau­ steine B1, B2 sind so herausgeführt, daß diese Anschlüsse zwar an weiteren Durchkontaktierungen DK3, DK4 anliegen, eine Parallelschaltung sich aber nicht ergibt.

Voraussetzung für die Parallelschaltung von Eingangs-, Ausgangs-, und Potentialanschlüssen ist eine spiegelsym­ metrische Anordnung dieser Anschlüsse auf dem Baustein, wie dies Fig. 3 zeigt. In der Fig. 3 sind die Potential­ anschlüsse ebenfalls weggelassen, mit E sind die erste und zweite Eingangsgruppe und mit A ist die Gruppe der Ausgangsanschlüsse bezeichnet, wobei in Pfeilrichtung die laufende Nummer der Anschlüsse wahlweise ansteigt oder ab­ fällt.

In der Fig. 4 ist die Anschlußbelegung für die Anordnung nach Fig. 2 dargestellt, wobei die schwarzen Pfeile die Anschlußbelegung des Bausteins B1 und die schraffierten Pfeile die Anschlußbelegung des Bausteins B2 zeigen, der durch die Anordnung auf der Unterseite um die Spiegelachse SPA gedreht erscheint. Es ist erkennbar, daß die Anschlüs­ se der Eingangsgruppen in gleicher Pfeilrichtung und damit in der richtigen Reihenfolge übereinanderliegen, während die Ausgangsanschlüsse A für den Baustein B1 und die Aus­ gangsanschlüsse A′ für den Baustein B2 getrennt liegen, da die Ausgänge entsprechend der Schaltung nach Fig. 1 nicht parallel zu schalten sind.

Voraussetzung für die Parallelschaltung der Eingangsan­ schlüsse ist deren spiegelsymmetrische Anordnung, dabei zeigen die Fig. 3 und 4 nur eine von mehreren möglichen Lösungen, da die Spiegelachse SPA beispielsweise auch um 45° nach links oder rechts gedreht sein kann.

Claims (3)

1. Leiterplattenanordnung mit einer, Durchkontaktierungen zwischen 2 Oberflächenseiten enthaltenden Leiterplatte und mit wenigstens zwei eingangsseitig parallel geschalteten und hinsichtlich ihres Wellenwiderstandes angepaßten Ein­ gangsanschlüssen von oberflächenmontierbaren (SMD-) Bau­ steinen für digitale Signale mit Bitraten von wenigstens einigen Hundert Mbit/s, dadurch gekennzeichnet, daß auf der Ober- und Unterseite dem Leiterplatte (LP) die oberflächenmontierbaren Bausteine (B1, B2) so ange­ ordnet sind, daß deren parallel zu schaltende Eingangsan­ schlüsse (E) direkt übereinander und unmittelbar an Durch­ kontaktierungen (DK1) der Leiterplatte (LP) liegen, mit denen sie verbunden sind.

2. Leiterplattenanordnung nach Patentanspruch 1, dadurch gekennzeichnet, daß zusätzlich die oberflächenmontierbaren Bausteine (B1, B2) so angeordnet sind, daß deren parallel zu schaltende Potentialanschlüsse direkt übereinander und unmittelbar an Durchkontaktierungen der Leiterplatte (LP) liegen, mit denen sie verbunden sind.

3. Leiterplattenanordnung nach Patentansprüchen 1 oder 2, dadurch gekennzeichnet, daß es sich bei den oberflächenmontierbaren Bausteinen (B1, B2) um Koppelfeldelemente mit einer Vielzahl gleich­ artiger Eingangs- und Ausgangsanschlüsse handelt.