DE10224180B4 - Schaltungsanordnung zur Einstellung des Eingangswiderstandes und der Eingangskapazität eines integrierten Halbleiterschaltungschips - Google Patents

Schaltungsanordnung zur Einstellung des Eingangswiderstandes und der Eingangskapazität eines integrierten Halbleiterschaltungschips Download PDF

Info

Publication number
DE10224180B4
DE10224180B4 DE10224180A DE10224180A DE10224180B4 DE 10224180 B4 DE10224180 B4 DE 10224180B4 DE 10224180 A DE10224180 A DE 10224180A DE 10224180 A DE10224180 A DE 10224180A DE 10224180 B4 DE10224180 B4 DE 10224180B4
Authority
DE
Germany
Prior art keywords
elements
resistance
input
circuit arrangement
series
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10224180A
Other languages
English (en)
Other versions
DE10224180A1 (de
Inventor
Ullrich Dr. Menczigar
Helmut Dr. Fischer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Polaris Innovations Ltd
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE10224180A priority Critical patent/DE10224180B4/de
Priority to US10/452,477 priority patent/US6903620B2/en
Publication of DE10224180A1 publication Critical patent/DE10224180A1/de
Application granted granted Critical
Publication of DE10224180B4 publication Critical patent/DE10224180B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223Capacitor integral with wiring layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5228Resistive arrangements or effects of, or between, wiring layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64Impedance arrangements
    • H01L23/647Resistive arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0641Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
    • H01L27/0676Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type comprising combinations of diodes, or capacitors or resistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64Impedance arrangements
    • H01L2223/66High-frequency adaptations
    • H01L2223/6644Packaging aspects of high-frequency amplifiers
    • H01L2223/6655Matching arrangements, e.g. arrangement of inductive and capacitive components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/19015Structure including thin film passive components

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

Schaltungsanordnung mit einem zwischen einem Eingangspin (2) eines integrierten Halbleiterschaltungschips (5) und einem mit dem Substrat (4) gekoppelten Masseknoten (3) des Halbleiterchips (5) verbundenen RC-Netzwerk (I, II; 1a, 1b, 1c), wobei
das RC-Netzwerk aufweist:
zwei parallele Widerstandsreihen, die jeweils mehrere einzelne durch zwischen ihnen angeordnete Verbindungs-/Trennelemente (10) wahlweise in Reihe miteinander verbind- und voneinander trennbare Widerstandselemente (R1, R2) haben und deren Widerstandselemente (R1, R2) durch weitere Verbindungs-/Trennelemente (10) wahlweise jeweils einzeln oder zu mehreren mit einem oder mehreren Widerstandselement(en) der benachbarten Widerstandsreihe parallel verbindbar und voneinander trennbar sind,
wobei eine erste der Widerstandsreihen n erste Widerstandselemente (R1) jeweils eines ersten Widerstandswerts aufweist, zwischen denen jeweils mindestens eines der Verbindungs-/Trennelemente (10) angeordnet ist, und außerdem mehrere mit dem Substrat verbundene Kapazitätselemente (C0, C1, C2, C3) jeweils mit den ersten Widerstandselementen (R1) verbunden sind, und
die zweite Widerstandsreihe m zweite Widerstandselemente (R2) jeweils eines zweiten Widerstandswerts aufweist, zwischen...

Description

  • Die Erfindung betrifft eine Schaltungsanordnung zur Einstellung des Eingangswiderstandes und der Eingangskapazität eines integrierten Halbleiterschaltungschips.
  • In integrierten Schaltungen müssen oftmals die elektrischen Eingangskenngrößen, nämlich der Eingangswiderstand R, die Eingangsinduktivität L und die Eingangskapazität C unabhängig voneinander in engen Grenzen eingestellt werden. Diese Eingangskenngrößen werden sowohl durch das Gehäuse als auch durch den Chip selbst bestimmt.
  • Bislang wurde die Eingangskapazität C abgeschätzt und entsprechende Kondensatoren auf dem Chip platziert. Für den Eingangswiderstand R gab es bislang keine praktikable Einstellmöglichkeit auf dem Chip.
  • Die beiliegende 4 zeigt ein vereinfachtes Ersatzschaltbild der Eingangsstruktur einer integrierten Schaltung. Diese Eingangsstruktur besteht aus der Eingangskapazität C, dem Eingangswiderstand R und der Eingangsinduktivität L. Die Induktivität ist fast ausschließlich durch das Gehäuse der integrierten Schaltung bestimmt. Die Werte der Eingangskapazität C und des Eingangswiderstands R sind zusammengefasste Werte aller Kapazitäten und Widerstände im Eingangskreis der integrierten Schaltung. Bisher konnte es vorkommen, dass die Werte für den Eingangswiderstand R und die Eingangskapazität C des Chips nach der Produktion nicht innerhalb der festgesetzten Toleranz grenzen lagen. Diese Werte konnten deshalb nur durch aufwändige Zusatzstrukturen (außerhalb des Chips) nachträglich korrigiert werden. Eine unabhängige Einstellung des Eingangswiderstands R und der Eingangskapazität C war aber nicht möglich.
  • DE 198 25 607 C2 (Siemens AG) beschreibt eine integrierte Halbleiterschaltung, bei der die Anpassung an Ein-/Ausgangsparameter ihrer Anschlüsse mit Hilfe von im integrierten Schaltkreis vorhandenen Füllstrukturen erreicht wird. Jede Füllstruktur umfasst eine Vielzahl von wiederholt angeordneten kapazitiven Elementen, von denen zumindest ein Teil an die ein Eingangs- oder Ausgangssignal führende Anschlussfläche gekoppelt ist, wobei durch Fuses oder durch eine Maskenoption festgelegt wird, welche von den kapazitiven Elementen mit der Anschlussfläche verbunden sind.
  • Aus US 4,782,320 , vgl. insbesondere 1 mit zugehöriger Beschreibung ist ein integriertes Widerstandsnetzwerk bekannt, bei dem mehrere in Reihe geschaltete oder schaltbare Widerstände mit mehreren parallelen Reihen auch jeweils eine Verbindung zu parallel benachbarten Widerständen aufweisen. Zur Anpassung des Netzwerkes werden beispielsweise die Anschlüsse zu den Widerständen durchtrennt. Die Stellen an denen durchtrennt wird, stellen Verbindungs-/Trennelemente dar. Sie liegen jeweils an Knotenpunkten zwischen den Widerständen. Das Netzwerk liegt zwischen zwei Anschlüssen, von denen einer spannungsführend ist und einer an 0 Volt liegt. Auch bei den in Spalte 1, Zeile 9 in dieser Druckschrift explizit genannten Anwendungen liegt das Netzwerk irgendwo zwischen einem Eingangspin und einem Masseknoten.
  • Es ist Aufgabe der Erfindung, eine Schaltungsanordnung zur Einstellung des Eingangswiderstandes und der Eingangskapazität eines integrierten Halbleiterschaltungschips so anzugeben, dass sich die Größe der Eingangskapazität und des Eingangswiderstands mit nur einer Maske oder mit Fuses in einem Schritt während der Chipproduktion getrennt einstellen lassen.
  • Diese Aufgabe wird anspruchsgemäß gelöst.
  • Gemäß einem wesentlichen Aspekt ermöglicht die Erfindung eine Schaltungsanordnung mit einem zwischen einem Eingangspin eines integrierten Halbleiterschaltungschips und einem mit dem Substrat gekoppelten Masseknoten des Halbleiterchips verbundenen RC-Netzwerk, wobei
    das RC-Netzwerk aufweist:
    zwei parallele Widerstandsreihen, die jeweils mehrere einzelne durch zwischen ihnen angeordnete Verbindungs-/Trennelemente wahlweise in Reihe miteinander verbind- und voneinander trennbare Widerstandselemente haben und deren Widerstandselemente durch weitere Verbindungs-/Trennelemente wahlweise jeweils einzeln oder zu mehreren mit einem oder mehreren Widerstandselement(en) der benachbarten Widerstandsreihe parallel verbindbar und voneinander trennbar sind,
    wobei eine erste der Widerstandsreihen n erste Widerstandselemente jeweils eines ersten Widerstandswerts aufweist, zwischen denen jeweils mindestens eines der Verbindungs-/Trennelemente angeordnet ist und außerdem mehrere mit dem Substrat verbundene Kapazitätselemente jeweils mit den ersten Widerstandselementen verbunden sind, und
    die zweite Widerstandsreihe m zweite Widerstandselemente jeweils eines zweiten Widerstandswerts aufweist, zwischen denen jeweils mindestens eines der Verbindungs-/Trennelemente angeordnet ist, wobei m ≤ nist, und die ersten Widerstandselemente Diffusionswiderstände und die zweiten Widerstandselemente metallische Widerstände sind, so dass der Widerstandswert jedes ersten Widerstandselements viel größer ist als der Widerstandswert jedes zweiten Widerstandselements, und wobei
    ausgewählte Verbindungs-/Trennelemente einzeln oder zu mehreren zur Einstellung des Eingangswiderstands und der Eingangskapazität des Halbleiterschaltungschips in einem Schritt in ihren Verbindungs- oder Trennzustand bringbar sind.
  • Bevorzugt ist das Substrat des RC-Netzwerks gemeinsam mit dem Chipsubstrat.
  • In einer bevorzugten Ausführungsform ist das erfindungsgemäße RC-Netzwerk aus mehreren in einer Reihe nebeneinander parallel angeordneten MOS-Feldeffekttransistoren gebildet, dren Gateelektroden mit dem Masseknoten verbunden sind. Dabei sind die Kapazitätselemente jeweils durch die Drain/Substrat, Source/Substrat-, Drain/Gate- und Source/Gate-Kapazitäten jedes MOS-Feldeffekttransistors gebildet. In dieser bevorzugten Ausführungsform des RC-Netzwerks sind die Widerstandselemente der ersten Widerstandsreihe jeweils durch die Drain- und Sourcediffusionsgebiete der MOS-Feldeffekttransistoren und die Widerstandselemente der zweiten Widerstandsreihe jeweils durch die Abschnitte der Verbindungsbahnen zur Kontakt tierung der Drain- und Sourcediffusionsgebiete der MOS-Feldeffekttransistoren gebildet.
  • Da Verbindungsbahnen aus Metall bestehen, haben die einzelnen Widerstandselemente der zweiten Widerstandsreihe mit Sicherheit einen sehr viel kleineren Widerstandswert als die Widerstandselemente der ersten Widerstandsreihe, die durch Abschnitte der Drain- und Sourcediffusionsgebiete der MOS-Feldeffekttransistoren gebildet sind. Bei dieser bevorzugten Ausführungsform der erfindungsgemäßen Schaltungsanordnung sind die Verbindungs-/Trennelemente in den Verbindungsbahnen jeweils an Stellen definiert, die zwischen ihren die Widerstandselemente der zweiten Widerstandsreihe bildenden Abschnitten und außerdem an Abschnitten zwischen den Verbindungsbahnen und den jeweiligen Drain- und Sourcediffusionsgebieten der MOS-Feldeffekttransistoren liegen.
  • In der bevorzugten Ausführungsform der erfindungsgemäßen Schaltungsanordnung können durch Trimmen der Verbindungsbahnen, zum Beispiel durch Lasertrimmen oder durch Vorsehen einer jeweiligen Maske der Eingangswiderstand und die Eingangskapazität bei der Produktion des Halbleiterschaltungschips in einfacher Weise unabhängig eingestellt werden. Dies gilt auch für den Fall dass die Verbindungs-/Trennelemente lasertrimmbare oder elektrisch schaltbare Fuses sind.
  • Die obigen und weitere Vorteile der erfindungsgemäßen Schaltungsanordnung werden in der nachstehenden auf die Zeichnung bezogenen Beschreibung noch deutlicher. Die Zeichnungsfiguren zeigen im Einzelnen:
  • die 1A, 1B und 1C als Ersatzschaltbild eine erfindungsgemäße Schaltungsanordnung mit einem RC-Netzwerk, das zwei Widerstandsreihen mit jeweils gleicher Anzahl von Widerstandselementen aufweist und bei dem durch unterschiedliche Verbindung/Trennung der jeweiligen Verbindungs-/Trennelemente drei unterschiedliche Konfigurationen des Eingangswiderstands R und der Eingangskapazität C eingestellt sind;
  • 2 zeigt schematisch und perspektivisch eine bevorzugte Realisierung eines zwei Widerstandsreihen aufweisenden RC-Netzwerks gemäß den 1A1C aus nebeneinander aufgereihten MOS-Feldeffekttransistoren;
  • 3 zeigt im Ersatzschaltbild eine Variante des in den 1A1C gezeigten RC-Netzwerks, bei dem die Anzahl der Widerstandselemente der zweiten Widerstandsreihe geringer ist als die Anzahl der Widerstandselemente der ersten Widerstandsreihe;
  • 4 zeigt die eingangs bereits beschriebene prinzipielle Eingangsstruktur einer integrierten Halbleiterschaltung.
  • Die 1A1C zeigen jeweils im Ersatzschaltbild drei verschiedene Zustände, die mit einer ersten Ausführungsform einer erfindungsgemäßen Schaltungsanordnung zur Einstellung des Eingangswiderstands R und der Eingangskapazität C eines lediglich durch ein Eingangspad oder -pin (IN) 2, einen Masseknoten (GND) 3 und ein Substrat (Sub) 4 angedeuteten Halbleiterschaltungschips erreichbar sind. Das RC-Netzwerk in den 1A1C weist drei unterschiedliche Verbindungs-/Trennzustände auf, die jeweils mit den Bezugszeichen 1a, 1b und 1c bezeichnet sind. Der Zustand des RC-Netzwerks 1a der 1A ergibt zwischen dem IN-Pad 2 und dem GND-Pad 3, entsprechend dem Zustand von jeweiligen Verbindungs-/Trennelementen 10, einen großen Wert des Eingangswiderstands R und eine große Eingangskapazität C. Gemäß 1B ist der Zustand des RC-Netzwerks 1b durch die entsprechend verbundenen Verbindungs-/Trennelemente 10 so eingestellt, dass sich ein kleiner Eingangswiderstand R und eine große Eingangskapazität zwischen dem IN-Pad 2 und dem GND-Pad 3 einstellen. Gemäß 1C ist durch Einstellung der Verbindungs-Trennelemente der Zustand des RC-Netzwerks 1c so gewählt, dass der Eingangswiderstand R und ebenfalls die Eingangskapazität C zwischen dem IN-Pad 2 und dem GND-Pad 3 klein sind.
  • Die 1A1C zeigen, dass das RC-Netzwerk 1a, 1b, 1c aus zwei Widerstandsreihen mit einer jeweils gleichen Anzahl (n = m) von ersten Widerstandselementen mit dem Wert R1 und zweiten Widerstandselementen mit dem Wert R2 besteht, wobei die ersten Widerstandselemente durch Diffusionswiderstände und die zweiten Widerstandselemente durch Metallbahnen gebildet sind, so dass R1 viel größer als R2 ist. Die Widerstandswerte der Widerstands elemente R1 der ersten Widerstandsreihe sind bevorzugt untereinander gleich. Dasselbe gilt für die Widerstandswerte der Widerstandselemente R2 der zweiten Widerstandsreihe, die untereinander gleich sind. Wie die 1A1C deutlich machen, sind Verbindungs-/Trennelemente 10 jeweils zwischen den Widerstandselementen R1 der ersten Widerstandsreihe und zwischen den Widerstandselementen R2 der zweiten Widerstandsreihe so angeordnet, dass durch eine wahlweise Verbindung/Trennung der Verbindungs-/Trennelemente 10
    • – die einzelnen Widerstandselemente R1 der ersten Widerstandsreihe wahlweise miteinander in Reihe verbindbar/voneinander abtrennbar sind und zwar jedes Widerstandselement R1 für sich,
    • – die Widerstandselemente R2 der zweiten Widerstandsreihe wahlweise miteinander in Reihe einzeln verbindbar/voneinander abtrennbar sind und dass jedes Widerstandselement der ersten Widerstandsreihe R1 wahlweise zu einem Widerstandselement R2 der zweiten Widerstandsreihe parallel schaltbar und diese Parallelschaltung abtrennbar ist. Die Widerstandselemente R1 der ersten Widerstandsreihe sind mit Kapazitätselementen CO verbunden. Die Kapazitätselemente CO führen zum Substrat 4, wo sie mit ihren dortigen Enden an die einzelnen Substratwiderstände Rsub anschließen.
  • Die Konfiguration des in 1A gezeigten RC-Netzwerks ist entsprechend dem Zustand der Verbindungs-Trennelemente 10 so eingestellt, dass nur die beiden Enden der Widerstandselemente R1 der ersten Widerstandsreihe mit den entsprechenden Kapazitätselementen CO verbunden sind, so dass sich ein großer Eingangswiderstand R und eine große Eingangskapazität C zwischen dem IN-Pad 2 und dem GND-Pad 3 ergeben.
  • Dagegen ist die in 1B gezeigte Konfiguration des RC-Netzwerks 1d durch den entsprechenden Zustand der Verbindungs-/Trennelemente 10 so eingestellt, dass alle Widerstandselemente R2 der zweiten Widerstandsreihe zu allen Widerstandselementen R1 der ersten Widerstandsreihe parallel geschaltet und durch diese Parallelschaltung auch mit allen Kapazitätselementen CO verbunden sind, so dass sich ein kleiner Eingangswiderstand R und eine große Eingangskapazität C zwischen dem IN-Pad 2 und dem GND-Pad 3 ergeben.
  • In 1C schließlich ist die Konfiguration des RC-Netzwerks 1c entsprechend dem Zustand der Verbindungs-/Trennelemente 10 so gewählt, dass sämtliche Widerstandselemente R1 der ersten Widerstandsreihe von der zweiten Widerstandsreihe abgekoppelt sind und nur die Enden der zweiten Widerstandsreihe mit den beiden äußeren Kapazitätselementen CO gekoppelt sind, so dass sich zwischen dem IN-Pad 2 und dem GND-Pad 3 ein kleiner Eingangswiderstand R und eine kleine Eingangskapazität einstellen.
  • Es ist wesentlich, dass sich die Zustände der jeweiligen Verbindungs-/Trennelemente auf Wafer- oder Chipebene einfach in einem Schritt, zum Beispiel durch eine entsprechende Maskierung einstellen lassen.
  • Dem aufmerksamen Leser der obigen Beschreibung ist deutlich geworden, dass die in den 1A1C gezeigten Konfigurationen 1a, 1b und 1c des RC-Netzwerks lediglich beispielhaft sind und dass sich mit diesem RC-Netzwerk viele Zwischenzustände zwischen großem Eingangswiderstand und kleinem Eingangswiderstand einerseits und großer Eingangskapazität und kleiner Eingangskapazität andererseits je nach Verbindungszustand/Trennzustand der Verbindungs-/Trennelemente 10 einstellen lassen.
  • 2 zeigt, wie die oben im Ersatzschaltbild anhand der 1A1C beschriebene Schaltungsanordnung bevorzugt in einem integrierten Schaltungschip 5 verwirklicht ist. 2 zeigt perspektivisch und schematisch mehrere nebeneinander aufgereihte MOS-Feldeffekttransistoren, deren Gates mit dem Masseknoten verbunden sind. Die Kapazitätselemente CO sind jeweils durch die Drain/Substrat-, Sour ce/Substrat-, Drain/Gate- und Source/Gate-Kapazitäten C1, C2 und C3 der MOS-Feldeffekttransistoren gebildet. Die Widerstandselemente R1 der ersten Widerstandsreihe bilden jeweils die diffundierten Source- und Drainzonen der einzelnen MOS-Feldeffekttransistoren, die jeweils untereinander durch Metallbahnen verbunden sind. Diese Verbindungsmetallisierungen sind mit gemeinsamen Metallisierungsbahnen M1 verbunden, die die Widerstandselemente R2 der zweiten Widerstandsreihe bilden. Die Detailansicht in 2 zeigt vergrößert im Trennzustand befindliche Verbindungs-/Trennelemente 10 jeweils zwischen Widerstandselementen R1 der ersten Widerstandsreihe, Widerstandselementen R2 der zweiten Widerstandsreihe und zwischen der Metallisierungsbahn M1 und der Verbindungsbrücke zur Sourcediffusionszone. Es ist zu bemerken, dass die perspektivische Darstellung der 2 zur Vereinfachung nicht sämtliche mögliche Verbindungs-/Trennelemente 10 der 1A1C darstellt. Ferner fällt auf, dass die MOS-Feldeffekttransistoren gemäß 2 in zwei Gruppen gruppiert sind. Mit Verbindungs-/Trennelementen 10, die zwischen den beiden Gruppen in den Metallisierungsbahnen M1 liegen können die durch die beiden MOS-Feldeffekttransistorgruppen gebildeten RC-Netzwerke I, II partitioniert und zusammengeschaltet werden. In 2 sind schematisch zwei mögliche Eingangspads IN1 und IN2, ein Substrat Sub 4 und ein GND-Pad 3 dargestellt. Dem Fachmann ist deutlich, dass die Source- und Draindiffusionsgebiete einen hohen Flächenwiderstand haben und damit die hohen Widerstandswerte der Widerstandselemente R1 definieren. Dagegen haben die Metallisierungsbahnen M1 und M2 einen vergleichsweise niedrigen Widerstandswert, so dass sie den relativ kleinen Widerstand R2 der Widerstandselemente der zweiten Widerstandsreihe definieren. Durch wahlweises Verbinden/Trennen der Metallisierungsbahnen M1 an den angedeuteten Verbindungs-/Trennelementen lassen sich gemäß der obigen Beschreibung sowohl die Kapazitätswerte als auch die Widerstandswerte in einem Schritt unabhängig voneinander einstellen. Weitere in 2 nicht gezeigte Einstellmöglichkei ten beinhalten durch Laser trimmbare oder auch elektrisch schaltbare Fuses. Die Verbindungen durch die Metallisierungsbahnen M1 können dabei erst nach der vollständigen Prozessierung des integrierten Halbleiterschaltungschips nachträglich aufgetrennt und damit der Eingangswiderstand R und die Eingangskapazität C getrimmt werden.
  • 3 zeigt im Ersatzschaltbild eine Variante der erfindungsgemäßen Schaltungsanordnung, bei der das RC-Netzwerk eine andere Anzahl n von Widerstandselementen R1 der ersten Widerstandsreihe gegenüber der Anzahl m der Widerstandselemente R2 der zweiten Widerstandsreihe aufweist, das heißt die Anzahl m der Widerstandselemente R2 ist kleiner als die Anzahl n der Widerstandselemente der ersten Widerstandsreihe des RC-Netzwerks. Auch hier gilt R1 » R2. Die sonstige Schaltungsanordnung der 3 ist mit der in den 1A1C gezeigten identisch. Dabei sind die Verbindungs-/Trennelemente 10 alle in verbundenem Zustand, so dass mit dem in 3 dargestellten RC-Netzwerk, wie in 1B ein kleiner Eingangswiderstand und eine große Eingangskapazität eingestellt ist.
  • Alle oben beschriebenen Ausführungsbeispiele und Varianten der erfindungsgemäßen Schaltungsanordnung haben den Vorteil, dass sie ein mit dem integrierten Halbleiterschaltungschip integrierbares RC-Netzwerk vorsehen, welches eine Einstellung der Eingangskenngrößen R und C unabhängig voneinander auf dem Chip durch eine einzige Maske bzw. einen einzigen Fuse-Trimmvorgang ermöglichen, so dass gewünschte Werte für diese Eingangskenngrößen R und C während der Chipproduktion einfach einstellbar sind und keine aufwändigen Zusatzstrukturen erforderlich sind.
  • 1a, 1b, 1c
    RC-Netzwerk
    2
    Eingangspad IN, IN1, IN2
    3
    Masseknoten GND
    4
    Substrat Sub
    10
    Verbindungs/Trennelemente
    C, C0, C1, C2, C3
    Kapazitätselemente und Kapazitätswerte
    M1
    Metallisierungsbahn
    R, R1, R2
    Widerstände und Widerstandswerte
    Rsub
    Substratwiderstände
    I, II
    Gruppen

Claims (7)

  1. Schaltungsanordnung mit einem zwischen einem Eingangspin (2) eines integrierten Halbleiterschaltungschips (5) und einem mit dem Substrat (4) gekoppelten Masseknoten (3) des Halbleiterchips (5) verbundenen RC-Netzwerk (I, II; 1a, 1b, 1c), wobei das RC-Netzwerk aufweist: zwei parallele Widerstandsreihen, die jeweils mehrere einzelne durch zwischen ihnen angeordnete Verbindungs-/Trennelemente (10) wahlweise in Reihe miteinander verbind- und voneinander trennbare Widerstandselemente (R1, R2) haben und deren Widerstandselemente (R1, R2) durch weitere Verbindungs-/Trennelemente (10) wahlweise jeweils einzeln oder zu mehreren mit einem oder mehreren Widerstandselement(en) der benachbarten Widerstandsreihe parallel verbindbar und voneinander trennbar sind, wobei eine erste der Widerstandsreihen n erste Widerstandselemente (R1) jeweils eines ersten Widerstandswerts aufweist, zwischen denen jeweils mindestens eines der Verbindungs-/Trennelemente (10) angeordnet ist, und außerdem mehrere mit dem Substrat verbundene Kapazitätselemente (C0, C1, C2, C3) jeweils mit den ersten Widerstandselementen (R1) verbunden sind, und die zweite Widerstandsreihe m zweite Widerstandselemente (R2) jeweils eines zweiten Widerstandswerts aufweist, zwischen denen jeweils mindestens eines der Verbindungs-/Trennelemente (10) angeordnet ist, wobei m ≤ nist, und die ersten Widerstandselemente (R1) Diffusionswiderstände und die zweiten Widerstandselemente (R2) metallische Widerstände sind, so dass der Widerstandswert jedes ersten Widerstandselements (R1) viel größer ist als der Widerstandswert jedes zweiten Widerstandselements (R2), und wobei ausgewählte Verbindungs-/Trennelemente (10) einzeln oder zu mehreren zur Einstellung des Eingangswiderstands (R) und der Eingangskapazität (C) des Halbleiterschaltungschips (5) in einem Schritt in ihren Verbindungs- oder Trennzustand bringbar sind.
  2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Schaltungsanordnung in und auf einem gemeinsamen Substrat (4) mit dem Halbleiterschaltungschip (5) integriert ist.
  3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das RC-Netzwerk aus mehreren nebeneinander liegenden und durch gemeinsame Verbindungsbahnen (M1) parallel schaltbaren MOS-Feldeffekttransistoren gebildet ist, deren Gateelektroden mit dem Masseknoten (3) verbunden sind, wobei – die Kapazitätselemente (C0, Cl, C2, C3) jeweils durch die Drain/Substrat-, Source/Substrat-, Drain/Gate- und Source/Gate-Kapazitäten jedes MOS-Feldeffekttransistors, – die Widerstandselemente (R1) der ersten Widerstandsreihe (R1, R1,..., R1) durch die Drain- und Sourcediffusionsgebiete der MOS-Feldeffekttransistoren, und – die Widerstandselemente (R2) der zweiten Widerstandsreihe (R2, R2,..., R2) jeweils durch Abschnitte der Verbindungsbahnen (M1) zur Kontaktierung der Drain- und Sourcediffusionsgebiete der MOS-Feldeffekttransistoren gebildet sind.
  4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, dass die Verbindungs-/Trennelemente (10) in den Verbindungsbahnen (M1) jeweils an Stellen definiert sind, die zwischen ihren die Widerstandselemente (R2) der zweiten Widerstandsreihe bildenden Abschnitten und außerdem an Abschnitten zwischen den Verbindungsbahnen (M1) und den jeweiligen Drain- und Sourcediffusionsgebieten der MOS-Feldeffekttransistoren liegen.
  5. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Verbindungs-/Trennelemente (10) lasertrimmbare Fuses sind.
  6. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Verbindungs-/Trennelemente (10) elektrisch schaltbare Fuses sind.
  7. Schaltungsanordnung nach Anspruch 3 bis 6, dadurch gekennzeichnet, dass die Gateelektroden der MOS-Transistoren linear hintereinander angeordnet sind.
DE10224180A 2002-05-31 2002-05-31 Schaltungsanordnung zur Einstellung des Eingangswiderstandes und der Eingangskapazität eines integrierten Halbleiterschaltungschips Expired - Fee Related DE10224180B4 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE10224180A DE10224180B4 (de) 2002-05-31 2002-05-31 Schaltungsanordnung zur Einstellung des Eingangswiderstandes und der Eingangskapazität eines integrierten Halbleiterschaltungschips
US10/452,477 US6903620B2 (en) 2002-05-31 2003-06-02 Circuit configuration for setting the input resistance and the input capacitance of an integrated semiconductor circuit chip

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10224180A DE10224180B4 (de) 2002-05-31 2002-05-31 Schaltungsanordnung zur Einstellung des Eingangswiderstandes und der Eingangskapazität eines integrierten Halbleiterschaltungschips

Publications (2)

Publication Number Publication Date
DE10224180A1 DE10224180A1 (de) 2004-01-22
DE10224180B4 true DE10224180B4 (de) 2007-01-04

Family

ID=29761283

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10224180A Expired - Fee Related DE10224180B4 (de) 2002-05-31 2002-05-31 Schaltungsanordnung zur Einstellung des Eingangswiderstandes und der Eingangskapazität eines integrierten Halbleiterschaltungschips

Country Status (2)

Country Link
US (1) US6903620B2 (de)
DE (1) DE10224180B4 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006035984A2 (en) * 2004-09-27 2006-04-06 Matsushita Electric Industrial Co., Ltd. Multi-layer capacitor and molded capacitor

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4782320A (en) * 1986-11-03 1988-11-01 Vtc Incorporated Mesh network for laser-trimmed integrated circuit resistors
US4906966A (en) * 1988-02-04 1990-03-06 Kabushiki Kaisha Toshiba Trimming resistor network
DE19825607C2 (de) * 1998-06-08 2000-08-10 Siemens Ag Integrierte Halbleiterschaltung mit Füllstrukturen
US20010001493A1 (en) * 1998-11-06 2001-05-24 Yukio Iwasaki Regulating resistor network, semiconductor device including the resistor network, and method for fabricating the device

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5777529A (en) * 1996-10-10 1998-07-07 Northern Telecom Limited Integrated circuit assembly for distributed broadcasting of high speed chip input signals

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4782320A (en) * 1986-11-03 1988-11-01 Vtc Incorporated Mesh network for laser-trimmed integrated circuit resistors
US4906966A (en) * 1988-02-04 1990-03-06 Kabushiki Kaisha Toshiba Trimming resistor network
DE19825607C2 (de) * 1998-06-08 2000-08-10 Siemens Ag Integrierte Halbleiterschaltung mit Füllstrukturen
US20010001493A1 (en) * 1998-11-06 2001-05-24 Yukio Iwasaki Regulating resistor network, semiconductor device including the resistor network, and method for fabricating the device

Also Published As

Publication number Publication date
US20040032008A1 (en) 2004-02-19
US6903620B2 (en) 2005-06-07
DE10224180A1 (de) 2004-01-22

Similar Documents

Publication Publication Date Title
EP0002751B1 (de) Schaltkreis zur Einstellung des Widerstandswertes eines Abschlusswiderstandes von Leitverbindungen in Halbleiterstrukturen
DE2542518C3 (de)
DE3712178C2 (de)
DE3427285C2 (de)
DE3603953C2 (de) Gate-Array-Halbleiteranordnung in CMOS-Technologie
DE4239598A1 (de)
DE2514012C2 (de) Monolithisch integrierte halbleiterschaltungsanordnung, insbesondere fuer koppelbausteine von vermittlungssystemen
DE1616438C3 (de) Integrierte Schaltung, Verwendung dieser Schaltung und Verfahren zu ihrer Herstellung
DE102005056906B4 (de) Integrierte Schaltungsanordnung mit in Reihe geschalteten Kondensatoren und Verwendung
DE10224180B4 (de) Schaltungsanordnung zur Einstellung des Eingangswiderstandes und der Eingangskapazität eines integrierten Halbleiterschaltungschips
DE4327290C2 (de) Integrierte Halbleiterschaltung
DE2840278A1 (de) Einstellbare daempfungsvorrichtung
DE3917303C2 (de)
DE602004000651T2 (de) Integrierte Spannungsreglerschaltung und deren Herstellungsverfahren
DE68928308T2 (de) Verfahren zum Herstellen von integrierten Halbleiterschaltungen in der Universalschaltkreistechnik
DE4307578C2 (de) Widerstandskette
EP0427328B1 (de) Verfahren zum Herstellen von integrierten Schaltungen sowie integrierte Schaltung
DE102014107271B4 (de) Halbleitermodul
DE19736197C1 (de) Integrierte Schaltung mit Kondensatoren
DE102004039619B3 (de) Schaltungsanordnung mit aktiven Bauelementen und hoher Durchbruchspannung
DE69712302T2 (de) Struktur und Bauelement zur Auswahl von Entwurfsmöglichkeiten in einem integrierten Schaltkreis
DE10329206B3 (de) Integrierte Schaltung mit mehreren Ausgangstreibern
DE19903349C2 (de) Vorrichtung zur elektrischen Erzeugung einer niederohmigen Verbindung in einem Halbleiterbauelement sowie ein zugehöriges Programmierverfahren und ein zugehöriges Herstellverfahren
EP1124331A2 (de) Halbleiterschaltungsanordnung mit einer Leitungseinrichtung und einer Justiereinrichtung zum Beeinflussen der Signallaufzeiten
DE102021105680B3 (de) Halbleitervorrichtung und Verfahren zum Bilden einer Halbleitervorrichtung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: QIMONDA AG, 81739 MUENCHEN, DE

R081 Change of applicant/patentee

Owner name: POLARIS INNOVATIONS LTD., IE

Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE

Owner name: INFINEON TECHNOLOGIES AG, DE

Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE

R081 Change of applicant/patentee

Owner name: POLARIS INNOVATIONS LTD., IE

Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 85579 NEUBIBERG, DE

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee