DE4226167A1 - Verfahren zur Montage von Halbleiterbauelementen auf einem Substrat - Google Patents

Verfahren zur Montage von Halbleiterbauelementen auf einem Substrat

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Description

Die Erfindung bezieht sich auf ein Verfahren zur Montage von Halbleiterbauelementen auf einem Substrat durch eine Gold-Gold-Thermokompression und betrifft insbesondere die Fertigung der Gold-Kontakthöcker und die Art der Thermokompression.
Für die Montage nackter Halbleiterbauelemente auf einem Substrat sind verschiedene Verfahren bekannt. Einen Überblick gibt Hacke, Hans-Jürgen: Montage Integrierter Schaltungen; Springer-Verlag 1987. Häufige Anwendung finden insbesondere die Drahtkontaktierung, die Spinnenkontaktierung und die Direktkontaktierung.
Die Drahtkontaktierung, sog. wire-bonding, ist weit verbreitet, zuverlässig und wirtschaftlich. Das Halbleiterbauelement, der sogenannte Chip, ist auf dem Substrat befestigt. Feine Kontaktierdrähte verbinden Anschlußstellen an der Oberseite des Chips mit Anschlußstellen auf dem Substrat. Jede elektrische Verbindung zwischen Chip und Substrat wird einzeln hergestellt, was zeitaufwendig ist, und weist zwei auseinanderliegende Anschlußstellen auf, was entsprechend viel Platz benötigt.
Bei der Spinnenkontaktierung, bekannt unter der Bezeichnung TAB für "tape automated bonding", werden vorgefertigte Feinstrukturen, kleine flexible Verbindungsschaltungen auf Filmen, in einem Arbeitsgang mit dem Chip ("inner lead bonding") und in einem weiteren Arbeitsgang mit dem Substrat ("outer lead bonding") verbunden. Die Kontaktierung aller Anschlußstellen auf dem Chip erfolgt also simultan, ebenso jene auf dem Substrat. Der Chip oder die Spinne trägt an den Anschlußstellen dem Kontaktierverfahren (Thermokompression, Löten) angepaßte Kontakthöcker. Die Anschlußstellen können bei diesem Kontaktierverfahren dichter angeordnet sein als beim wire-bonding und die Verbindungen sind schneller hergestellt. Auch bei diesem Verfahren sind aber pro elektrische Verbindung zwei auseinanderliegende Anschlußstellen mit entsprechendem Platzbedarf beteiligt.
Die verbreitete Form der Direktkontaktierung ist das sogenannte Flip-Chip-Verfahren - der Chip wird im Vergleich zu den anderen Verfahren umgedreht und mit seinen Anschlußstellen direkt auf das Substrat gelegt. Die Verbindung erfolgt wie beim TAB über vorbereitete Kontakthöcker. Diese Anordnung ist platzsparend und braucht keine weitere Chipbefestigung auf dem Substrat, fertigungstechnisch jedoch ist die Handhabung schwieriger.
Um in elektronischen Schaltungen hohe Packungsdichten erreichen zu können, sind kleine Rastermaße bzw. eine hohe Zahl von Anschlußstellen pro Flächeneinheit und platzsparende Montagemethoden für die Halbleiterbauelemente auf ihren Substraten unabdingbar. Das Flip-Chip-Verfahren erfüllt die Anforderungen in hohem Maß. Die Notwendigkeit fertigungstechnisch spezifischer Maßnahmen verhindert allerdings eine universelle Anwendbarkeit. Insbesondere die Gestaltung der Kontakthöcker und der Verfahrensschritt der Kontaktierung nehmen Schlüsselstellungen ein. Obwohl prinzipiell Ultraschall- und Thermokompressionskontaktieren bekannte Verbindungsverfahren für die Direktkontaktierung sind, wird in der Flip-Chip-Technik heute mehrheitlich eine Lötverbindung mit einem vergleichsweise weichen Höcker aus ganz oder teilweise bei niedrigen Temperaturen aufschmelzenden Metallen (PbSn, InPb) verwendet. Diese Technik ist schonender für das Bauelement, hat aber den Nachteil, daß Flußmittel verwendet werden und Maßnahmen gegen das unkontrollierte Wegfließen von Lot auf die Leiterbahnen getroffen werden müssen. Für hohe Ansprüche an die Haftkraft der Verbindung ist sie der Thermokompression unterlegen.
Die Thermokompression von Gold auf Gold ist hingegen das bevorzugte Verbindungsmittel für die Kontaktierungung mittels TAB; dauerbeheizte Stempel mit einer Temperatur zwischen 450 und 550°C pressen die beiden Fügepartner, Halbleiterbauelement (Chip) und vorgefertigte Verbindungsspinne, zusammen. Der Thermodenanpreßdruck beträgt 30 bis 50 MPa (N/mm2); die Kraft pro Kontakthöcker (Bump) beträgt je nach Verhältnissen von 0,3 bis über 1,0 N. Von Bedeutung ist dabei eine gute Planarität, da sonst die Druckunterschiede zu groß werden, was zu starke Verformungen und Brüche zur Folge haben kann. Die hohe Temperatur andererseits gefährdet die Passivierungsschicht zwischen Höcker und integrierter Schaltung (IC). Die Thermokompression in bekannter Form eignet sich daher nicht für spröde, druck- oder temperaturempfindliche Bauelemente. Einen Einblick in den derzeitigen Stand der Technik gibt Reichel, H.: "Tape-Automated Bonding"; DVS-Berichte 129, 1990, Seiten 10-15.
Aus Kito, Y. et al.; "High-Speed Flip-Chip InP/InGaAs Avalanche Photodiodes with Ultralow Capacitances and Large Gain-Bandwith Products"; IEEE Transactions Photonics Technology Letters, Vol. 3, No. 12, December, 1991, Seiten 1115-1116, ist ein optoelektronisches Halbleiterbauelement mit Kontakthöckern für die Flip-Chip-Montage bekannt, jedoch mit einem aufwendigen Mehrschichtaufbau und einem Gold-Zinn-Kontakthöcker für eutektisches Bonden, mit geringerer Zuverlässigkeit als Gold-Gold-Thermokompression. Für die Flip-Chip-Montage empfindlicher Halbleiterbauelemente, insbesondere von optoelektronischen integrierten Schaltungen, eignen sich die herkömmlichen Thermokompressionsverfahren ebenfalls nicht.
Es besteht daher die Aufgabe, die Voraussetzungen dafür zu schaffen, eine qualitativ hochstehende Befestigung von empfindlichen Halbleiterbauelementen auf einem Substrat auf platzsparende und die Fügepartner schonende Weise zu ermöglichen.
Die Aufgabe wird durch die kennzeichnenden Merkmale des Verfahrens nach Patentanspruch 1 und des für das Verfahren verwendeten Bades nach Patentanspruch 5 gelöst.
Eine besondere Form der Gestaltung von elektronischen Schaltungen besteht im Aufsetzen der relativ empfindlichen III-V-Halbleiter-, meist optoelektronischer -Bauelemente, auf einer integrierten Schaltung aus Silizium ("chip on chip"). Hierbei ist es wünschenswert, das optoelektronische Bauelement ausschließlich an den elektrischen Verbindungsstellen mit dem Si-IC in Verbindung zu bringen. Somit drängt sich eine Flip-Chip-Montage auf.
Eine weitere Aufgabe besteht also darin, die Flip-Chip-Montage eines III-V-Halbleiterbauelements auf einem Silizium-Halbleiterbauelement ("chip on chip") zu ermöglichen.
Mit der Thermokompression, insbesondere der Gold-Gold-Thermokompression, ergeben sich die qualitativ besten Verbindungen - andere Materialkombinationen werden eher selten verwendet. Sie hat überdies den Vorteil, außer den vorbereiteten Kontaktstellen keine weiteren Materialien zu benötigen, wie zum Beispiel weiteres Metall, Flußmittel oder Lotstopper. Die Qualität hängt ab von der Ausführung der Kontakthöcker und der Kontaktfläche des Fügepartners sowie dem Temperatur- und Druckverlauf, insbesondere den Maximalwerten, beim Kontaktieren.
Das Aufbringen vorn Höckern auf einen Schaltungsträger (ein Substrat) ist in vielen Fällen unkritisch. Bei einem Si-IC mit den üblichen Al-Anschlußflächen ergibt sich der erwünschte Effekt, daß der Höcker das Fenster vollständig bedeckt und bis auf die Passivierungsmaske reicht. Bei gegenüber chemischen und mechanischen Prozessen empfindlichen Bauelementen, wie etwa den III-V-Halbleitern, sollte dies vermieden werden. Beim Zusammenfügen des III-V-Halbleiters mit einem Substrat wird mit Vorteil das Substrat gebumpt, d. h. es werden Kontakthöcker auf dem Substrat angebracht. Ist das Substrat selber ein Halbleiterbauelement, bzw. eine integrierte Schaltung, handelt es sich also um eine Chip-on-Chip-Anordnung, so bleibt nur noch das Flip-Chip-Verfahren.
Bis dahin war es jedoch nicht möglich, mechanisch und thermisch empfindliche Bauelemente mittels Thermokompression in Chip-on-Chip-Anordnung mit genügender Qualität herzustellen. Bei den üblichen Temperaturen von 450 bis 550°C und Drücken von bis 50 MPa besteht die Gefahr der Schädigung des Bauelements, bei kleineren Werten sind zumindest einzelne Verbindungen unzuverlässig und zu schwach. Versuche haben aber gezeigt, daß die notwendige Temperatur und der notwendige Druck beim Thermokompressionsbonden zur Erreichung der verlangten Anforderungen, insbesondere der Scherfestigkeit der Verbindung, von den Eigenschaften der Kontakthöcker abhängen. Dabei kommt es vor allem auf eine geringe Rauheit der Oberfläche, eine hohe Koplanarität sowie eine hohe Duktilität an.
Das an sich bekannte Verfahren zur Montage von Halbleiterbauelementen auf einem Substrat durch eine Gold-Gold-Thermokompression wurde daher erfindungsgemäß wie folgt ergänzt bzw. präzisiert: Einerseits wurden geeignete Bedingungen für das Abscheiden der Gold-Kontakthöcker geschaffen, so daß koplanare, äußerst glatte Oberflächen entstehen. Andererseits wird ein Fügepartner verwendet, der die Anforderungen bezüglich Koplanarität und Rauheit gleichermaßen erfüllt. Dies ist normalerweise bei Goldflächenmetallisierung üblicher Substrate oder des Halbleiterbauelements gewährleistet; widrigenfalls könnte ebenfalls gebumpt werden. Mit diesen Voraussetzungen ist es möglich, mit deutlich weniger als 350°C und einem Thermodenanpreßdruck von weniger als 30 MPa auszukommen.
Die Bedingungen für das Abscheiden sind ein sulfitisches, ständig bewegtes Goldbad mit einem Kornverfeinerer und eine sehr geringe Abscheidungsgeschwindigkeit des Goldes bei gleichbleibender Temperatur.
Die Abscheidungsgeschwindigkeit wird durch die Stromdichte, das Anoden-Kathoden-Flächenverhältnis und die Temperatur sowie natürlich die Badzusammensetzung beeinflußt. Als Kornverfeinerer dient ein chemisches Element aus der Hauptgruppe V oder III des Periodensystems.
Mit diesem Bad ergeben sich Kontakthöcker mit ebenen, koplanaren Kontaktoberflächen mit einer Rauheit von weniger als 50 nm. Die resultierende Härte des Kontakthöckers von 90-110 MHV25 ist eher hoch für die Verwendung bei der Thermokompression, erweist sich aber nicht als nachteilig. Die für die Zuverlässigkeit der Verbindung entscheidende Duktilität beträgt mindestens 50%, d. h., bei Beanspruchung der Verbindung verformt sich diese um mehr als die Hälfte, bevor sie reißt.
Die Erfindung wird nachstehend anhand von Figuren an zwei Beispielen näher erläutert. Es zeigen:
Fig. 1 einen Querschnitt durch einen Kontakthöcker auf einem Si-IC in der Entstehungsphase;
Fig. 2 die Zusammensetzung eines Goldbades zu Beginn und nach einiger Zeit der Nutzung; und
Fig. 3 die Chip-on-Chip-Anordnung zweier Halbleiterbauelemente.
In einem ersten Beispiel für die Anwendung des Verfahrens wird die Montage einer integrierten Silizium-Halbleiterschaltung (Si-IC) auf ein Substrat betrachtet. Dabei wird ein Substrat mit Goldkontaktflächen, ein Si-IC mit Gold-Kontakthöckern versehen. Es handelt sich also um eine Flip-Chip-Montage eines gebumpten IC, die mittels Thermokompression bewirkt wird.
Das Substrat muß an den Anschlußstellen eben und glatt sein. Je nach Material sind zunächst Dünnschichtmetallisierungen als Haft- und Kontaktschichten anzubringen. Die letzte Schicht ist eine Goldflächenmetallisierung von mindestens 200 nm Dicke.
Derartige Anschlußflächen mit Gold-Metallisierung lassen sich sowohl an Halbleiterbauelementen selber als auch auf Schaltungsträgern in bekannter Weise erzeugen; meist wird eine Aufsprühtechnik angewendet, sogenanntes Sputtering. Als Beispiele seien etwa ein Si-Substrat mit einer Dünnschichtmetallisierung TiW/Au (200/200 nm) und ein InP-Photodetektor mit einer Dünnschichtmetallisierung Ti/Pt/Au (50/100/250 nm) genannt. Bei Trägern mit rauherer Oberfläche ist zunächst dafür zu sorgen, daß die Substrat-Anschlußstellen glatt sind, z. B. durch einen Polyimid-Film, auf den die Substrat-Leiterbahnen aufgedampft werden. Goldmetallisierungsflächen der geschilderten Art sind a priori koplanar und weisen kaum meßbare Rauheiten von wesentlich unter 50 nm auf.
Fig. 1 zeigt einen Zwischenstand bei der Fertigung eines Gold-Kontakthöckers auf einem Silizium-Halbleiterbauelement (Si-IC). Der Si-IC 1 wird handelsüblich mit einem Aluiminium-Fenster 2 mit einem Passivierungsrahmen 3 an den Anschlußstellen gefertigt. Für das Anbringen des Höckers mittels Elektroplattierung muß zunächst eine Verbindungsschicht 4, z. B. aus TiW, und eine Goldschicht 5 über das Fenster gelegt werden. Dann wird eine Photoresist-Schicht 6 aufgebracht, die etwas dicker ist als die Höhe des Gold-Kontakthöckers 7. Auf photolithographischem Weg wird eine Ausnehmung bis auf die Goldschicht 5 erzeugt, die maßgebend ist für die Form des entstehenden Höckers. Es können dabei Wandsteilheiten von 85° und mehr erzielt werden, was auch bei hohen Höckern geringe Abstände ermöglicht. Nun wird durch Abscheidung im Goldbad der Gold-Kontakthöcker 7 aufgebaut. Danach wird die Photoresist-Schicht 6 entfernt und die zusätzliche Gold- und Verbindungsschicht-Metallisierung 5, 4 weggeätzt, wobei darauf zu achten ist, daß der Höcker 7 nicht wesentlich unterätzt wird. Auf diese Weise lassen sich sehr feine Rasterungen erzielen. Bekannt sind beispielsweise Höcker von 30 µm Breite in einer Rasterung von 50 µm. Noch feinere Strukturen, hergestellt mit speziellen Plattierlösungen, ergeben Höcker von z. B. 10×10 µm und 25 µm Höhe, doch sind diese zu hart und brauchen eine nachträgliche Wärmebehandlung bei 400°C, damit sie kontaktiert werden können.
Der oben beschriebene Verfahrensteil kann für eine ganze Siliziumscheibe ("Wafer") mit einer Vielzahl von Si-ICs mit je mehreren Anschlußstellen gemeinsam erfolgen. Erst danach wird der Wafer zersägt und ein für das Thermokompressionsbonden geeigneter Flipchip-Bonder mit den einzelnen ICs bestückt. Der einzelne Si-IC wird hierbei mit den Kontakthöckern gegen die Substratanschlußstellen gerichtet ("flipping"), darauf positioniert und mittels des erhitzten Chiphalters auf die Substratanschlüsse gedrückt. Nach dem Stand der Technik gefertigte Kontakthöcker benötigen dabei eine Temperatur von über 500°C und einen Thermodenanpreßdruck von über 40 MPa.
Hier schafft nun das erfindungsgemäße Verfahren Abhilfe, indem die Abscheidung im Goldbad durch dessen Zusammensetzung und dessen Steuerung zu Gold-Kontakthöckern führt, deren Härte, Duktilität und Oberflächenbeschaffenheit eine nachfolgende Thermokompression mit Temperaturen von unter 350°C und Thermodenanpreßdruck von unter 25 MPa ohne Nachteile für die Qualität der Verbindung zulassen.
Die Fig. 2 zeigt die Zusammensetzung eines Goldbades, mit dem über den Zeitraum von 10 Monaten erfindungsgemäße Goldhöcker gefertigt wurden. Links, mit der Bezugszeichenergänzung a ist jeweils der Anteil am Anfang, rechts mit der Bezugszeichenergänzung b jener zum Schluß des Zeitraums aufgetragen. Da das Gold im Laufe des Prozesses abgeschieden wird, muß es periodisch nachdosiert werden. Der Gold-Anteil wird also in engen Grenzen konstant gehalten, wodurch die übrigen Anteile, von denen nur wenig verlustig geht, im Laufe der Zeit ansteigen, wie dies aus der Grafik leicht ersichtlich ist. Die hauptsächlichen Bestandteile sind Gold 11, Sulfit 13, Sulfat 14 und Chlorid 15 in g/l sowie Arsen 12 in mg/l. Die nachstehende Tabelle gibt die Wertbereiche für die Badzusammensetzung an:
Inhaltsstoff
Anteil
Sulfit|30-42 g/l
Sulfat 25-35 g/l
Gold 9-11 g/l
Chlorid 2,5-5 mg/l
Kornverfeinerer 1,5-3,5 mg/l
Nebst der Badzusammensetzung sind die Badparameter bei der Prozeßführung von ausschlaggebender Bedeutung. Dazu gehören die Einhaltung einer konstanten Temperatur, Stromdichte und des pH-Wertes sowie das Flächenverhältnis von Anode zu Kathode. Die einzuhaltenden Werte liegen in den in der Tabelle aufgeführten Bereichen:
Parameter
Bereich
Temperatur|40-50°C
Stromdichte 0,25-0,3 A/dm²
pH-Wert des Bades 8,5-9,5
Flächenverhältnis Anode zu Kathode 1 : 3,5-4,5
Überdies ist eine ständig starke Durchmischung des Bades unumgänglich. Es wird daher ständig in Bewegung gehalten. Mit diesen Parametern resultiert eine Abscheidungsgeschwindigkeit von 0,15-0,20 µm/min.
Als Kornverfeinerer wurde im obigen Beispiel Arsen, wirksam in Form von As3+-Ionen, verwendet. Andere Stoffe aus den Hauptgruppen V und III des Periodensystems der chemischen Elemente eignen sich ebenfalls, insbesondere Antimon und Thallium.
Mit der oben beschriebenen Prozeßführung ergeben sich Gold-Kontakthöcker, die über die Oberfläche aller Höcker gesehen, völlig eben und koplanar zum Träger verlaufen. Die Rauheit ist auf den kleinen Flächen nur schwer zu ermitteln, beträgt aber weniger als 50 nm. Die resultierende Härte des Höckers von 90-110 MHV25 erweist sich beim Fügen der glatten, ebenen Flächen nicht als nachteilig, beträgt doch die Duktilität gleichwohl mehr als 50%, d. h., im Abreißversuch nach der Thermokompression mit 300°C und 24 MPa verformt sich der Höcker unter den einwirkenden Kräften um mehr als 50%, bevor Risse auftreten.
Die schonende Thermokompression, die dank der Besonderheiten der Fügepartner zuverlässige Verbindungen ermöglicht, erlaubt die Anwendung auch auf mechanisch und thermisch empfindliche Halbleiterbauelemente, wie etwa die elektrooptischen Bauteile aus InP, GaAs oder generell die III-V-Halbleiter. Letztere werden üblicherweise mit relativ großen, ebenen und glatten Goldanschlußflächen hergestellt - im Gegensatz zu Si-IC, die mit passivierten Al-Fenstern versehen werden.
Ein zweites Beispiel für die Anwendung des Verfahrens besteht in der sogenannten Chip-on-Chip-Montage eines III-V-Halbleiterbauelementes auf einen Si-IC. Die Fig. 3 illustriert schematisch die Verhältnisse nach der Montage. Die Gold-Kontakthöcker 7 sind auf dem Si-IC aufgetragen worden, wie anhand des vorhergehenden Beispiels beschrieben. Auf dem Silizium-Halbleitermaterial liegt das Al-Fenster 2 mit dem Passivierungsrahmen 3. Darauf sind die Verbindungs- und Goldschicht 4, 5 sowie der Höcker 7 aufgebracht worden. Der Si-IC 1 dient als Substrat. Die übliche Goldkontaktfläche 21 über einer Kontaktierzone 22 des III-V-Halbleiters 23 ist geeignet für eine Thermokompressions-Verbindung mit beispielsweise 300°C Temperatur und 24 MPa Druck.
Die schonende Thermokompression läßt sich auch anwenden auf zwei Fügepartner, die beide die erfindungsgemäßen Kontakthöcker aufweisen. Dies läßt sich z. B. nutzen für die Chip-on-Chip-Montage eines Si-IC auf einen anderen Si-IC, oder der Flip-Chip-Montage auf ein beliebiges Substrat, wenn beim Vorliegen besonderer Verhältnisse größere Abstände zwischen den Fügepartnern einzuhalten sind. Durch die freie Wahl der Höckerhöhe(n) lassen sich verschiedene Halbleiterbauelemente auf einem Substrat aufeinander ausrichten, z. B. zum Erzielen einer optimalen optischen Ankopplung.

Claims (9)

1. Verfahren zur Montage von Halbleiterbauelementen auf einem Substrat durch eine Gold-Gold-Thermokompression von auf mindestens einem der beiden Fügepartner mittels Elektroplattierung auf gebrachten Gold-Kontakthöckern, gekennzeichnet durch ein während der Abscheidung ständig stark bewegtes, sulfitisches Goldbad mit einem Kornverfeinerer in der Konzentration von 1,5 bis 3,5 mg/l und einer Abscheidungsgeschwindigkeit von weniger als 0,2 µm/min, die Verwendung eines Fügepartners mit Kontaktierflächen mit einer Goldschicht von mindestens 200 nm Dicke und einer Rauhheit von höchstens 50 nm, und eine Thermokompression bei einer Temperatur von weniger als 350°C und einem Thermodenanpreßdruck von weniger als 30 MPa.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß im Goldbad eine Stromdichte von 25-35 A/m2 und eine Badtemperatur von 40-50°C eingehalten werden und das Flächenverhältnis von Anode zu Kathode 1 : 3,5-4,5 beträgt.
3. Verfahren nach Anspruch 1 oder 2, gekennzeichnet durch folgende Zusammensetzung des Goldbades:
Sulfit 30-42 g/l,
Sulfat 25-35 g/l,
Gold 9-11 g/l,
Chlorid 2,5-5 mg/l,
Kornverfeinerer 1,5-3,5 mg/l.
4. Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß die Gold-Kontakthöcker auf einem Silizium-Substrat aufgebracht und dieses mit einem III-V-Halbleiterbauelement mit goldplattierten Anschlußflächen zusammengefügt wird.
5. Bad für die Elektroplattierung von Gold-Kontakthöckern auf Halbleiterbauelementen oder Substraten, gekennzeichnet durch die folgenden Parameter:
  • - Stromdichte 0,25-0,3 A/dm2
  • - Temperatur 40-50°C
  • - Flächenverhältnis Anode zu Kathode 1 : 3,5-4,5
  • - Bewegung des Bades ständig starke Durchmischung
  • - pH-Wert des Bades 8,5-9,5
  • - Badinhaltsstoffe
    Sulfit 30-42 g/l,
    Sulfat 25-35 g/l,
    Gold 9-11 g/l,
    Chlorid 2,5-5 mg/l,
    Kornverfeinerer 1,5-3,5 mg/l.
6. Bad nach Anspruch 5, dadurch gekennzeichnet, daß als Kornverfeinerer ein chemisches Element aus einer der Hauptgruppen V oder III des Periodensystems, insbesondere Arsen, Antimon oder Thallium verwendet wird.
7. Fügungspartner in Form von Halbleiterbauelementen oder Substraten für eine Vereinigung mittels Thermokompression, wovon mindestens einer Gold-Kontakthöcker, der andere eine Kontaktfläche mit einer Goldschicht von mindestens 200 nm Dicke trägt, dadurch gekennzeichnet, daß die Kontaktoberflächen eben, koplanar zum Träger verlaufen und Rauheiten von weniger als 50 nm aufweisen.
8. Fügungspartner nach Anspruch 7, dadurch gekennzeichnet, daß der Gold-Kontakthöcker eine Härte von 90-110 MHV25 und eine Duktilität von mindestens 50% aufweist.
9. Fügungspartner nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß der eine ein III-V-Halbleiterbauelement mit goldbeschichteten Anschlußflächen und der andere ein Silizium-Substrat mit Gold-Kontakthöckern ist.
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19616373A1 (de) * 1996-04-24 1997-08-14 Fraunhofer Ges Forschung Herstellung galvanisch abgeformter Kontakthöcker
US5989993A (en) * 1996-02-09 1999-11-23 Elke Zakel Method for galvanic forming of bonding pads
EP0961319A2 (de) * 1998-05-28 1999-12-01 Xerox Corporation Integrierte, flexible Verbindung
US6376915B1 (en) * 1999-02-26 2002-04-23 Rohm Co., Ltd Semiconductor device and semiconductor chip
EP1371094A1 (de) * 2001-02-27 2003-12-17 Chippac, Inc. Superdünnes gehäuse für hochgeschwindigkeits-flip-chip
DE10223738A1 (de) * 2002-05-28 2003-12-18 Infineon Technologies Ag Verfahren zur Verbindung integrierter Schaltungen und entsprechender Verbund integrierter Schaltungen
EP1378590A1 (de) * 2002-07-04 2004-01-07 Metalor Technologies International S.A. Bad für goldgalvanischen Goldüberzug
EP1427008A1 (de) * 2002-12-05 2004-06-09 Alcatel Herstellungsverfahren für einen elektronischen Modul mit einem aktiven Bauteil auf einem Substrat
USRE44438E1 (en) 2001-02-27 2013-08-13 Stats Chippac, Ltd. Semiconductor device and method of dissipating heat from thin package-on-package mounted to substrate
US8941235B2 (en) 2001-02-27 2015-01-27 Stats Chippac, Ltd. Semiconductor device and method of dissipating heat from thin package-on-package mounted to substrate
DE102015121775B3 (de) * 2015-12-15 2016-12-15 Infineon Technologies Ag Verfahren zum Verbinden eines Halbleiterchips mit einer metallischen Oberfläche eines Substrats mittels zweier Kontaktmetallisierungsschichten und Verfahren zur Herstellung einer Elektronikbaugruppe

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2042127A1 (de) * 1969-08-19 1971-03-04 Sel Rex Corp Bad und Verfahren zur Goldplattierung
DE2506990A1 (de) * 1974-02-19 1975-08-28 Western Electric Co Verfahren zum selektiven galvanischen niederschlagen von weichgold auf zusammengesetzte oberflaechen
DE2445537A1 (de) * 1974-09-20 1976-04-08 Schering Ag Bad zur galvanischen abscheidung von gold
DE3400670C2 (de) * 1983-01-28 1989-07-06 Omi International Corp. (Eine Gesellschaft N.D.Ges.D. Staates Delaware), Warren, Mich., Us
WO1992006491A1 (en) * 1990-10-09 1992-04-16 Eastman Kodak Company Bonding of solid state device to terminal board

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2042127A1 (de) * 1969-08-19 1971-03-04 Sel Rex Corp Bad und Verfahren zur Goldplattierung
DE2506990A1 (de) * 1974-02-19 1975-08-28 Western Electric Co Verfahren zum selektiven galvanischen niederschlagen von weichgold auf zusammengesetzte oberflaechen
DE2445537A1 (de) * 1974-09-20 1976-04-08 Schering Ag Bad zur galvanischen abscheidung von gold
DE3400670C2 (de) * 1983-01-28 1989-07-06 Omi International Corp. (Eine Gesellschaft N.D.Ges.D. Staates Delaware), Warren, Mich., Us
WO1992006491A1 (en) * 1990-10-09 1992-04-16 Eastman Kodak Company Bonding of solid state device to terminal board

Non-Patent Citations (5)

* Cited by examiner, † Cited by third party
Title
REICHL, H.: Tape-Automated-Bonding. In: DVS-Berichte, Bd. 129, 1990, S. 10-15 *
REID, Frank H. et al.: Gold als Oberfläche. Saulgan: Eugen G. Lenze Verlag, 1982, S. 63-69 *
Solid State Technology, 1977, Bd. 20, H. 3, S. 33-38 *
Solid State Technology, Dezember 1983, S. 137-141 *
Solid-State Electronics, 1983, Vol. 26, Nr. 2, S. 149-153 *

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5989993A (en) * 1996-02-09 1999-11-23 Elke Zakel Method for galvanic forming of bonding pads
DE19616373A1 (de) * 1996-04-24 1997-08-14 Fraunhofer Ges Forschung Herstellung galvanisch abgeformter Kontakthöcker
EP0961319A2 (de) * 1998-05-28 1999-12-01 Xerox Corporation Integrierte, flexible Verbindung
EP0961319A3 (de) * 1998-05-28 2002-04-24 Xerox Corporation Integrierte, flexible Verbindung
US6376915B1 (en) * 1999-02-26 2002-04-23 Rohm Co., Ltd Semiconductor device and semiconductor chip
EP1371094A1 (de) * 2001-02-27 2003-12-17 Chippac, Inc. Superdünnes gehäuse für hochgeschwindigkeits-flip-chip
US8941235B2 (en) 2001-02-27 2015-01-27 Stats Chippac, Ltd. Semiconductor device and method of dissipating heat from thin package-on-package mounted to substrate
USRE44438E1 (en) 2001-02-27 2013-08-13 Stats Chippac, Ltd. Semiconductor device and method of dissipating heat from thin package-on-package mounted to substrate
EP1371094A4 (de) * 2001-02-27 2009-07-15 Chippac Inc Superdünnes gehäuse für hochgeschwindigkeits-flip-chip
DE10223738B4 (de) * 2002-05-28 2007-09-27 Qimonda Ag Verfahren zur Verbindung integrierter Schaltungen
US6979591B2 (en) 2002-05-28 2005-12-27 Infineon Technologies Ag Connection of integrated circuits
DE10223738A1 (de) * 2002-05-28 2003-12-18 Infineon Technologies Ag Verfahren zur Verbindung integrierter Schaltungen und entsprechender Verbund integrierter Schaltungen
EP1378590A1 (de) * 2002-07-04 2004-01-07 Metalor Technologies International S.A. Bad für goldgalvanischen Goldüberzug
US6991151B2 (en) 2002-12-05 2006-01-31 Alcatel Method of fabricating an electronic module comprising an active component on a base
FR2848338A1 (fr) * 2002-12-05 2004-06-11 Cit Alcatel Procede de fabrication d'un module electronique comportant un composant actif sur une embase
EP1427008A1 (de) * 2002-12-05 2004-06-09 Alcatel Herstellungsverfahren für einen elektronischen Modul mit einem aktiven Bauteil auf einem Substrat
DE102015121775B3 (de) * 2015-12-15 2016-12-15 Infineon Technologies Ag Verfahren zum Verbinden eines Halbleiterchips mit einer metallischen Oberfläche eines Substrats mittels zweier Kontaktmetallisierungsschichten und Verfahren zur Herstellung einer Elektronikbaugruppe
CN106952835A (zh) * 2015-12-15 2017-07-14 英飞凌科技股份有限公司 半导体芯片与衬底连接的方法以及制造电子组件的方法
US9978711B2 (en) 2015-12-15 2018-05-22 Infineon Technologies Ag Method for connecting a semiconductor chip metal surface of a substrate by means of two contact metallization layers and method for producing an electronic module

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DE4226167C2 (de) 1996-10-24

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