DE4216148C2 - Verriegelungsschaltung für einen dualen Phasenregelkreis - Google Patents

Description

Die Erfindung betrifft eine Verriegelungsschaltung für einen dualen Phasenregel­ kreis zum Verriegeln von Übertragungs- bzw. Empfangsfre­ quenzen in bezug auf ausgewählte Kanalfrequenzen gemäß dem Oberbegriff des Anspruchs 1, wie er aus DE-Z Funkschau 1990, Heft 5, S. 64 und 65 bekannt ist, welche in der Lage ist, sowohl einen verriegelten Zustand der Empfangs­ frequenz als auch einen verriegelten Zustand der Übertra­ gungsfrequenz einzustellen.

Es ist bekannt, einen Phasenregelkreis (auch als eingera­ stete Phasenschleife zu bezeichnen), der nachfolgend mit PLL bezeichnet wird, vorzusehen, um Übertragungs- und Empfangsfrequenzen in bezug auf ausgewählte Kanalfrequen­ zen zu verriegeln. In den frühen Tagen der PLL-Technik wurden separate Übertragungs- und Empfangs-PLLs vorgese­ hen, welche die Übertragungs- bzw. Empfangsfrequenzen verriegelten. In der weiteren Entwicklung wurde ein einzelner PLL vorgeschlagen, um mit einem einzigen Schal­ tungsaufbau die Übertragungs- und die Empfangsfrequenzen zu sperren. Dieser einzige PLL wird mit "dualer PLL" bezeichnet. Der duale PLL wurde bisher hauptsächlich bei Ausrüstungen eingesetzt, die eine Vielzahl von Übertra­ gungs- und Empfangskanälen aufweisen und bei denen die Übertragung und der Empfang gleichzeitig mit bestimmten ausgewählten Kanalfrequenzen durchgeführt wird. Zum Beispiel kann dies eine Radio-Telefonanlage sein.

Der herkömmliche duale PLL weist eine Verriegelungsein­ richtung zum Auftrennen von Übertragungs- und Empfangs­ frequenzen entsprechend ausgewählten Kanalfrequenzen auf, zum Ermitteln von Phasendifferenzen zwischen den aufge­ trennten Frequenzen und einer Bezugsfrequenz, zum Erzeugen von Übertragungs- und Empfangsphasendaten, die auf den ermittelten Phasendifferenzen beruhen, und zum Ermitteln eines verriegelten Zustandes der Übertragungsfrequenz, wobei Schleifenfilter vorgesehen sind, zum Filtern der Übertragungs- bzw. Empfangsphasendaten aus der Verriege­ lungsvorrichtung, und spannungsgesteuerte Oszillatoren zum Rückführen bestimmter Oszillationsfrequenzen, die von den Ausgängen der Schleifenfilter gesteuert werden, als Übertragungs- und Empfangsfrequenzen an die Verriegelungs­ schaltung, und zum Ausgeben der verriegelten Übertragungs- und Empfangsfrequenzen an eine externe Einrichtung.

Fig. 1 zeigt ein Beispiel für eine herkömmliche Verriege­ lungsschaltung eines dualen, oben erläuterten PLL. Wie sich aus der Figur ergibt, weist die Verriegelungsschal­ tung einen Dekodierer 8 auf zum Decodieren von Kanal-Aus­ wahldaten DATA, die extern und synchron mit einem Taktpuls CLK eingegeben werden, sowie ein Übertragungs- und Em­ pfangskanal-Daten-ROM 2 zum Auswählen von Empfangs- und Übertragungskanälen entsprechend den Ausgangsdaten des Dekodierers 8, einen Empfangsfrequenzzähler 1 zum Zählen einer Empfangsfrequenz, die über einen Eingangsanschluß INPUT1 eingegeben wird, und zwar entsprechend den Empfangs- Kanaldaten, die von dem Übertragungs- und Empfangskanal-Da­ ten-ROM 2 ausgeben werden, einen Übertragungsfrequenz-Zäh­ ler 3 zum Zählen einer Übertragungsfrequenz, die über einen anderen Eingangsanschluß INPUT2 eingegeben wird entsprechend den Übertragungs-Kanaldaten, die von dem Übertragungs- und Empfangskanal-Daten-ROM 2 abgegeben werden, einen Bezugsfrequenzzähler 4 zum Zählen einer Oszillationsfrequenz eines externen Oszillators OSC und zum Ausgeben einer resultierenden Bezugsfrequenz, einen Empfangsphasendifferenzdetektor 5 zum Vergleichen der gezählten Empfangsfrequenz des Empfangsfrequenz-Zählers 1 mit der Bezugsfrequenz des Referenzfrequenz-Zählers 4, um eine Phasendifferenz dazwischen zu ermitteln und um Phasendaten PD1 auszugeben, die auf der ermittelten Phasendifferenz beruhen, einen Übertragungs-Phasendif­ ferenz-Detektor 7 zum Vergleichen der gezählten Übertra­ gungsfrequenz des Übertragungsfrequenz-Zählers 3 mit der Bezugsfrequenz des Bezugsfrequenzzählers 4, um eine Phasendifferenz dazwischen zu ermitteln und um Phasendaten PD2 auszugeben, die auf der so ermittelten Phasendifferenz beruhen, und einen Übertragungsverriegelungsdetektor 6 zum Prüfen anderer Phasendaten des Übertragungsphasendifferenz­ detektors 7, um einen phasenverriegelten Zustand der Übertragungsfrequenz in bezug auf die Referenzfrequenz zu ermitteln und um Verriegelungsdaten LD1 entsprechend einem ermittelten verriegelten Zustand extern abzugeben.

Der Betrieb eines solchen herkömmlichen dualen PLL-Ver­ riegelungskreises ist wie folgt:

Zunächst, bei Empfang eines externen Freigabe-Signals ENABLE, welches den PLL in Gang setzt, dekodiert der Dekodierer 8 die eingegebenen Kanal-Auswahl-Daten DATA synchron mit dem Taktsignal CLK und gibt die dekodierten Daten in das Übertragung- und Empfangskanal-Daten-ROM 2 ein. In dem Übertragungs- und Empfangskanal-Daten-ROM 2, werden die Übertragungs- und Empfangskanal-Daten erzeugt, und zwar entsprechend den vom Dekodierer 8 dekodierten Daten. Die erzeugten Übertragungs- und Empfangskanal-Daten werden sodann in die Übertragungs- bzw. Empfangsfrequenz­ zähler 3 bzw. 1 eingegeben. In den Übertragungs- bzw. Empfangsfrequenzzählern 3 bzw. 1, werden Zählwerte ent­ sprechend den eingegebenen Übertragungs- bzw. Empfangs­ kanal-Daten bestimmt. Diese Zählwerte werden so bestimmt, daß die eingegebenen Übertragungs- bzw. Empfangsfrequenzen so geteilt werden, daß sie gleich sind der Bezugsfrequenz.

Zu diesem Zeitpunkt wird eine Übertragungsfrequenz über den Eingangsanschluß INPUT2 an den Übertragungsfrequenz- Zähler 3 angelegt und eine Empfangsfrequenz wird über den Eingangsanschluß INPUT1 und den Empfangsfrequenzzähler 1 angelegt. Die jeweils angelegten Übertragungs- und Empfangs­ frequenzen werden in den Übertragungs- bzw. Empfangsfrequenz- Zählern 3 bzw. 1 gezählt, welche sodann die gezählten Übertragungs- bzw. Empfangsfrequenzen zu den Übertragungs- bzw. Empfangsphasendifferenzdetektoren 7 bzw. 5 übertra­ gen. Zu diesem Zeitpunkt wird die Oszillationsfrequenz des externen Oszillators OSC an den Referenzfrequenzzähler 4 angelegt, der die angelegte Oszillationsfrequenz zählt und die sich ergebende Bezugsfrequenz an die Übertragungs- bzw. Empfangsphasendifferenzdetektoren 7 bzw. 5 abgibt.

In den Übertragungs- bzw. Empfangsphasendetektoren 7 und 5 werden die gezählten Übertragungs- und Empfangsfrequenzen der jeweiligen Zähler 3 und 1 mit der Bezugsfrequenz des Bezugsfrequenzzählers 4 verglichen und betreffende Phasen­ differenzen werden entsprechend den Vergleichsergebnissen ermittelt.

Von den Übertragungs- bzw. Empfangsphasendifferenzdetekto­ ren 7 bzw. 5 werden die Übertragungs- bzw. Empfangsphasen­ daten PD2 bzw. PD1 aufgrund der jeweils ermittelten Phasendifferenzen abgegeben, und zwar gemäß drei Zustän­ den: einem hohen Zustand, einem tiefen Zustand und einem gleitenden Zustand (floating). Der Übertragungsphasen­ differenzdetektor 7 gibt an seinem getrennten Ausgangs­ anschluß ein hoch oder tief verriegeltes Zustandssignal an den Übertragungsverriegelungsdetektor 6 ab. Entsprechend dem hohem oder tiefen Verriegelungszustandssignal des Übertragungsphasendifferenzdetektors 7 ermittelt der Übertragungsverriegelungsdetektor 6 den verriegelten Zustand der Übertragungsfrequenz.

Im einzelnen: Ergibt sich, daß die Phasen der gezählten Übertragungs- und Empfangsfrequenzen der Übertragungs- und Empfangsfrequenzzähler 3 bzw. 1 jeweils gleich sind mit der Phase der Bezugsfrequenz des Bezugsfrequenzzählers 4 aufgrund eines Vergleichs der gezählten Übertragungs- und Empfangsfrequenzen der Bezugsfrequenz in den Übertragungs- und Empfangsphasendifferenzdetektoren 7 bzw. 5, werden die Übertragungs- und Empfangs-Phasendaten PD2 und PD1 jeweils mit Zuständen hoher Impedanz ausgegeben (von den Detektoren 7 bzw. 5). Das jeweils in einem hohen oder tiefen Zustand verriegelte Signal wird ebenfalls an einem gesonderten Ausgangsanschluß des Übertragungsphasendiffe­ renzdetektors 7 zum Verriegelungsdetektor 6 abgegeben. Der Übertragungs-Verriegelungsdetektor 6 prüft den verriegel­ ten Zustand des übertragenden Phasendifferenzdetektors 7 auf Basis des einem hohen oder tiefen verriegelten Zu­ stands entsprechenden Signals. Liegt ein verriegelter Zustand vor, gibt der Übertragungsverriegelungsdetektor 6 Verriegelungsdaten LD1 mit hoher Impedanz aus dem PLL ab, um mitzuteilen, daß die Übertragungsfrequenz verriegelt ist. Andererseits werden die Übertragungs- und Empfangs- Phasendaten PD2 und PD1 über entsprechende Schleifen­ filter (nicht gezeigt) an zugeordnete spannungsgesteuerte Oszillatoren (nicht gezeigt) angelegt, welche sodann entsprechende Oszillationsfrequenzen rückführen, die abhängen von den Übertragungs- und Empfangs-Phasendaten PD2 und PD1. Die Rückführung erfolgt als Übertragungs- und Empfangsfrequenzen an die Eingangsanschlüsse INPUT2 und INPUT1. Der vorstehend beschriebene Betrieb wird wieder­ holt durchgeführt.

Außerhalb des PLL empfängt eine System-Steuereinheit, wie ein Mikrocomputer, die Übertragungs-Verriegelungsdaten LD1 vom Übertragungs-Verriegelungsdetektor 6 und ermittelt aus den empfangenen Übertragungs-Verriegelungsdaten LD1, daß die Übertragungsfrequenz verriegelt ist. Wird dies festgestellt, so führt die System-Steuereinheit eine Kommunikationssteuerung durch und beendet den Betrieb der PLL-Verriegelungsvorrichtung, um einen unnötigen Leistungs­ verbrauch zu vermeiden. Bei einem Kanalwechsel oder einem erneuten Einschalten der Vorrichtung, setzt die System­ steuereinheit die PLL wieder in Betrieb, so daß in der oben beschriebenen Weise die Übertragungs- und Empfangs­ frequenzen verriegelt werden.

Eine derartige herkömmliche Verriegelungsschaltung für einen PLL (Phasenregelkreis) hat den Nachteil, daß sie nur so ausgelegt ist, daß sie den verriegelten Zustand der Übertragungsfrequenz ermittelt. D.h., weil nur der verrie­ gelte Zustand der Übertragungsfrequenz ermittelt wird, wird der verriegelte Zustand der Empfangsfrequenz nur auf Basis desjenigen Zeitpunktes geschätzt, zu dem die Über­ tragungsfrequenz verriegelt wird. Aus diesem Grunde dauert es sehr lange, die Empfangsfrequenz zu verriegeln. Dieser Umstand wirkt wie eine Verzögerung hinsichtlich des Systems, welches als solches eine schnelle Reaktionszeit erfordert.

Aufgrund dieses Nachteiles des Standes der Technik liegt der Erfindung die Aufgabe zugrunde, eine Verriegelungs- Vorrichtung für einen dualen Phasenregelkreis (PLL) bereitzustellen, die in der Lage ist mit hoher Genauigkeit diejenigen Zeitpunkte zu ermitteln, zu denen die Übertra­ gungs- und Empfangsfrequenzen verriegelt sind, und die die Zeitspanne verkürzt, in der die Empfangs­ frequenz verriegelt wird, so daß ein schnelles Ansprech­ verhalten des Schaltkreises ermöglicht ist.

Gemäß der Erfindung wird diese Aufgabe gelöst durch eine Verriegelungsschaltung der eingangs genmannten Art mit den im des kennzeichnenden Teils des Ansprchs 1 genannten Merkmalen.

Nachfolgend wird die Erfindung anhand der Zeichnung näher erläutert. Es zeigt:

Fig. 1 ein Blockdiagramm einer herkömmlichen Verriegelungseinrichtung für einen dualen PLL;

Fig. 2 ein Blockdiagramm einer Verriegelungsschaltung für einen dualen PLL gemäß der Erfindung;

Fig. 3 ein detailliertes Schaltbild eines Empfangsverriege­ lungsdetektors in einer Verriegelungsschaltung gemäß Fig. 2;

Fig. 4A-4G Signalformen der einzelnen Komponenten des Empfangsverriegelungsdetektors gemäß Fig. 3, wobei

Fig. 4A die Wellenform des Taktsignals darstellt, welches auf der Bezugsfrequenz (2,5 KHz) basiert;

Fig. 4B die Wellenform eines Ausgangssignals eines Rücksetzsignal-Erzeugungskreises darstellt;

Fig. 4C die Wellenform eines Ausgangssignals eines zweiten Flipflop eines frequenzteilenden Schaltkreises darstellt;

Fig. 4D eine Wellenform eines Ausgangssig­ nals eines dritten Flipflop in den frequenzteilen­ den Schaltkreis darstellt;

Fig. 4E eine Wellenform eines Ausgangssignals eines vierten Flipflop in dem frequenzteilenden Schaltkreis darstellt;

Fig. 4F eine Wellenform eines Ausgangssignals eines fünften Flipflop in dem frequenzteilenden Schaltkreis darstellt; und

Fig. 4G eine Wellenform eines Ausgangssignals eines Empfangsverriegelungsdatenausgabeschaltkreises darstellt.

Fig. 2 zeigt einen Verriegelungsschaltkreis für einen dualen PLL in Form eines Blockdiagramms. Gemäß der Fig. weist der Verriegelungsschaltkreis einen Dekodierer 90 auf, der über ein externes Freigabesignal ENABLE betätigt wird, um Kanalauswahldaten DATA zu dekodieren, die von außen synchron mit einem Taktpuls CLK eingegeben werden; ein Übertragungs- und Empfangskanaldaten ROM 20 zum Erzeugen von Übertragungs- und Empfangskanaldaten ent­ sprechend Übertragungs- und Empfangsfrequenz-Auswahldaten des Dekodierers 90; Übertragungs- und Empfangsfrequenz­ zähler 30 und 10 zum Bestimmen von Zählwerten jeweils hinsichtlich der Übertragungs- und Empfangskanaldaten des Übertragungs- und Empfangskanaldaten ROM 20 und zum Zählen von Übertragungs- und Empfangsfrequenzen, die über Eingangs­ anschlüsse INPUT2 und INPUT1 jeweils eingegeben werden, und zwar basierend auf den ermittelten Zählwerten; einen Bezugsfrequenzzähler 40 zum Zählen einer Oszillations­ frequenz eines externen Oszillators OSC und zum Abgeben einer sich ergebenden Bezugsfrequenz; Übertragungs- und Empfangsphasendifferenzdetektoren 70 und 50 zum Verglei­ chen der gezählten Übertragungs- und Empfangsfrequenzen aus den Übertragungs- und Empfangsfrequenzzählern 30 und 10 mit der Bezugsfrequenz des Bezugsfrequenzzählers 40, um Phasendifferenzen zu ermitteln und um Phasendaten PD22 und PD11 sowie Verriegelungszustandssignale abzugeben, die auf den ermittelten Phasendifferenzen beruhen; und mit Übertragungs- und Empfangsverriegelungsdetektoren 80 und 60 zum Ermitteln von phasenverriegelten Zuständen bei den Übertragungs- und Empfangsfrequenzen entsprechend den Verriegelungszustandssignalen von den Übertragungs- und Empfangsphasendifferenzdetektoren 70 und 50 und zum Abgeben von Verriegelungsdaten LD22 und LD11 nach außen entsprechend den ermittelten phasenverriegelten Zuständen.

Gemäß Fig. 3 weist der Empfangsverriegelungsdetektor 60 einen Rücksetzsignal-Erzeugungsschaltkreis 61 auf zum Erzeugen eines Rücksetzsignals in Ansprache auf das Empfangsverriegelungszustandssignal des Empfangsphasen­ differenzdetektors 50, einen Frequenz-Teilerschaltkreis 62 zum Teilen einer vorgegebenen Frequenz des Bezugsfrequenz­ zählers 40 durch einen vorgegebenen Teiler in Ansprache auf das Rücksetzsignal des Rücksetzsignal-Erzeugungsschalt­ kreises 61, und einen Empfangsverriegelungsdaten-Ausgabe­ schaltkreis 63 zum Abgeben von Empfangsverriegelungsdaten LD11 in Ansprache auf ein Ausgangssignal des frequenz­ teilenden Schaltkreises 62.

Der Rücksetzsignal-Erzeugungsschaltkreis 61 umfaßt ein erstes invertierendes Gate I1 zum invertierenden Zwi­ schenspeichern (puffern) des Empfangsverriegelungszu­ standssignals des Empfangsphasendifferenzdetektors 50, und ein erstes Flipflop D-F/F1 zum Empfangen des Ausgangs­ signals des ersten invertierenden Gates I1 an seinem Daten-Eingangsanschluß D1, weiterhin zum Empfangen eines externen Rücksetzsignals RESET an seinem Rücksetzanschluß R1 sowie zum Empfangen eines Signals vorgegebener Frequenz (1,28 MHz) von dem Bezugs-Frequenzzählers 40 an seinem Takt-Anschluß CK1 und zum Ausgeben eines Rücksetzsignals in Ansprache auf das Ausgangssignal des ersten invertie­ renden Gates I1 synchron mit dem Signal vorgegebener Frequenz (1,28 MHz).

Der frequenzteilende Schaltkreis 62 umfaßt ein zweites invertierendes Gate I2 zum Invertieren eines Signals vorgegebener Frequenz (2,5 KHz) vom Bezugsfrequenzzähler 40, zweite und dritte sogenannte Master-Slave-Flipflops D-F/F2 und D-F/F3 zum Empfangen des Rücksetzsignals von dem Rücksetzsignal-Erzeugungsschaltkreis 61 an den jewei­ ligen zugeordneten Anschlüssen R2 bzw. R3 und zum Empfan­ gen eines Ausgangssignals des zweiten invertierenden Gates I2 an ihren Taktanschlüssen CK2 und CK3, und - bei Frei­ gabe des Rücksetzzustandes - zum Frequenzteilen des Ausgangssignals des zweiten invertierenden Gates I2 durch den Teiler zwei, zum Verzögern des durch zwei frequenzge­ teilten Signals um einen Takt und zum Ausgeben des um einen Takt verzögerten Pulssignals, vierte und fünfte Master-Slave-Flipflops D-F/F4 und D-F/F5 zum Empfangen des Rücksetzsignals von dem das Rücksetzsignal erzeugenden Schaltkreis 61 an ihren Rücksetzanschlüssen R4 und R5, sowie zum Empfangen eines Ausgangs-Pulssignals von einem invertierenden Ausgangsanschluß Q_B3 des dritten Flipflops D-F/F3 an ihren Taktanschlüssen CK4 und CK5 und zum (bei Freigabe des Rücksetzzustandes) Frequenzteilen des Ausgangs­ pulssignals des dritten Flipflops D-F/F3 durch den Teiler zwei, zum Verzögern des durch zwei frequenzgeteilten Signals um einen Takt und zum Ausgeben des um einen Takt verzögerten Pulssignals, ein drittes invertierendes Gate I3 zum Invertieren des Ausgangs-Pulssignals des invertie­ renden Ausgangsanschlüssen Q_B3 des dritten Flipflops D-F/F3, ein viertes invertierendes Gate I4 zum Invertieren eines Ausgangspulssignals des invertierenden Ausgangsan­ schlusses Q_B5 des fünften Flipflops D-F/F5, ein fünftes invertierendes Gate I5 zum Invertieren eines Ausgangs­ signals des vierten invertierenden Gates I4 und zum Rückführen des invertierten Signals an einen Datenein­ gangsanschluß D4 des vierten Flipflops D-F/F4, und ein NOR-Gate NOR1 zum Durchführen einer NOR-Verknüpfung der Ausgangssignale der dritten und vierten invertierenden Gates I3 und I4 und zum Rückführen des durch die NOR- Operation erzeugten Signals an einen Dateneingangsanschluß D2 des zweiten Flipflops D-F/F2.

Der Empfangsverriegelungsdaten-Ausgabeschaltkreis 63 weist ein sechstes invertierendes Gate I6 auf zum Invertieren und Puffern des Ausgangssignals des frequenzteilenden Schaltkreises 62, einen PMOS-Transistor MP1, dessen Gate-Anschluß an den Ausgang des sechsten invertierenden Gates I6 angeschlossen ist und dessen Source-Anschluß an eine Spannungsquelle Vcc angeschlossen ist, und einen NMOS-Transistor MN1, dessen Gate- und Source-Anschlüsse an das Erdpotential und dessen Drain-Anschluß an den Drain- Anschluß des PMOS-Transistors MP1 angeschlossen ist, wobei beide Drain-Anschlüsse an ihrer Verbindungsstelle einen Ausgangsanschluß für Empfangsverriegelungsdaten LD11 bilden.

Nachfolgend wird der Betrieb der zuvor beschriebenen Vorrichtung zum Verriegeln eines dualen PLL näher beschrie­ ben.

Zunächst dekodiert der Docodierer 90 bei Empfang eines von außen eingegebenen Freigabesignals ENABLE, bei dem der PLL in Betrieb gesetzt wird, die eingegebenen Kanal-Auswahlda­ ten DATA synchron mit dem Taktsignal CLK und überträgt die dekodierten Daten zum Übertragungs- und Empfangs-Kanal-Da­ ten-ROM. Im Übertragungs- und Empfangs-Kanal-Daten-ROM 20, werden die Übertragung- und Empfangskanaldaten erzeugt entsprechend den dekodierten Daten des Docodierers 90. Die erzeugten Übertragungs- und Empfangskanal-Daten werden sodann jeweils in die Übertragungs- und Empfangsfrequenz­ zähler 30 bzw. 10 eingegeben. In den Übertragungs- und Empfangsfrequenzzählern 30 bzw. 10 werden Zählwerte bestimmt, die jeweils auf den eingegebenen Übertragungs- und Empfangskanaldaten basieren. Diese Zählwerte werden so bestimmt, daß die eingegebenen Übertragungs- und Empfangs­ frequenzen jeweils geteilt werden um gleich der Bezugsfre­ quenz zu sein, und zwar in den Übertragungs- und Empfangs­ frequenzzählern 30 bzw. 10.

Zu diesem Zeitpunkt wird eine Übertragungsfrequenz über den Eingangsanschluß INPUT2 an den Übertragungsfrequenz­ zähler 30 angelegt und eine Empfangsfrequenz wird über den Eingangsanschluß INPUT1 an den Empfangsfrequenzzähler 10 angelegt. Die eingegebenen Übertragungs- und Empfangsfre­ quenzen werden gezählt und es ergeben sich jeweils zugeord­ nete Zählwerte in den Übertragungs- und Empfangsfrequenzzäh­ lern 30 bzw. 10, welche sodann die gezählten Übertragungs- und Empfangsfrequenzen zu Übertragungs- und Empfangsphasen­ differenzdetektoren 70 bzw. 50 übertragen. Zu diesem Zeit­ punkt wird die Oszillationsfrequenz des externen Oszilla­ tors OSC in den Bezugsfrequenzzähler 40 eingegeben, der die eingegebene Oszillationsfrequenz zählt und die sich ergebende Bezugsfrequenz an die Übertragungs- und Empfangs­ phasendifferenzdetektoren 70 bzw. 50 abgibt.

An den Übertragungs- und Empfangsphasendetektoren 70 und 50 werden die gezählten Übertragungs- und Empfangsfrequen­ zen der Übertragungs- und Empfangsfrequenzzähler 30 und 10 mit der Bezugsfrequenz des Bezugsfrequenzzählers 40 verglichen und jeweilige Phasendifferenzen werden entspre­ chend dem Vergleich ermittelt. Die Übertragungs- und Empfangsphasendifferenzdetektoren 70 und 50 geben die Übertragungs- und Empfangsphasendaten PD22 und PD11, die auf den jeweiligen ermittelten Phasendifferenzen beruhen, in Form von drei Zuständen ab, nämlich einem hohen, einem tiefen und einem schwebenden (floating) Zustand. Die Übertragungs- und Empfangsphasendifferenzdetektoren 70 und 50 geben ebenfalls hohe oder tiefe Verriegelungszustandssig­ nale an ihren jeweiligen Ausgangsanschlüssen ab, und zwar an die Übertragungs- und Empfangsverriegelungsdetektoren 80 und 60. Entsprechend den hohen oder tiefen Verriegelungs­ zustandssignalen der Übertragungs- und Empfangsphasendif­ ferenzdetektoren 70 und 50 ermitteln die Übertragungs- und Empfangsverriegelungsdetektoren 80 und 60 die verriegelten Zustände der Übertragungs- bzw. Empfangsfrequenzen.

Im einzelnen: Wird ermittelt, daß die Phasen der gezählten Übertragungs- und Empfangsfrequenzen der Übertragungs- und Empfangsfrequenzzähler 30 bzw. 10 jeweils gleich sind der Phase der Bezugsfrequenz des Bezugsfrequenzzählers 40 (als Ergebnis des Vergleichs der gezählten Übertragungs- und Empfangsfrequenzen mit der Bezugsfrequenz in den Übertra­ gungs- und Empfangsphasendifferenzdetektoren 70 und 50), werden die Übertragungs- und Empfangsphasendaten PD22 und PD11 in Form von Zuständen hoher Impedanz von den Übertra­ gungs- und Empfangsphasendifferenzdetektoren 70 und 50 abgegeben. Die hoch oder tief verriegelten Zustandssignale werden auch an den gesonderten Ausgangsanschlüssen der Übertragungs- und Empfangsphasendifferenzdetektoren 70 bzw. 50 an die Übertragungs- und Empfangszustandsdetekto­ ren 80 bzw. 60 abgegeben. Die Übertragungs- und Empfangs­ zustandsdetektoren 80 und 60 prüfen die verriegelten Zustände der Übertragungs- und Empfangsphasendifferenzdetek­ toren 70 bzw. 50, und zwar auf der Basis der hoch oder tief verriegelten Zustandssignale. Liegen verriegelte Zustände vor, so geben die Übertragungs- und Empfangs­ verriegelungsdetektoren 80 und 60 die Verriegelungsdaten LD22 und LD11 hoher Impedanz nach außen ab, um mitzutei­ len, daß die Übertragungs- und Empfangsfrequenzen verrie­ gelt sind.

Außerhalb des PLL empfängt eine System-Steuereinheit, wie ein Mikrocomputer, die Übertragungs- und Empfangsverriege­ lungsdaten LD22 und LD11 von den Übertragungs- und Empfangs­ verriegelungsdetektoren 80 und 60 und erkennt an den empfangenen Übertragungs- und Empfangsverriegelungsdaten LD22 und LD11, daß die Übertragungs- und Empfangsfrequen­ zen verriegelt sind. Wird dies festgestellt, so führt die System-Steuereinheit die zugehörige Kommunikationssteue­ rung aus und beendet den Betrieb der PLL-Verriegelungsein­ richtung, um einen weiteren Leistungsverbrauch zu unter­ binden. Erfolgt danach ein Kanalwechsel oder ein erneutes Einschalten des Gerätes, so gibt die System-Steuereinheit den PLL wieder frei, so daß in der oben beschriebenen Weise die Übertragungs- und Empfangsfrequenzen verriegelt werden.

Andererseits werden die Übertragungs- und Empfangspha­ sendaten PD22 und PD11 über jeweils zugeordnete Schlei­ fenfilter (nicht gezeigt) zu zugeordneten spannungs­ gesteuerten Oszillatoren (nicht gezeigt) übertragen, welche sodann durch die Übertragungs- und Empfangspha­ sendaten PD22 und PD11 definierte Oszillationsfrequenzen rückführen, und zwar als Übertragungs- und Empfangsfre­ quenzen zu den Eingangsanschlüssen INPUT2 und INPUT1. Dieser Vorgang wird mehrfach wiederholt.

Der Betrieb des Empfangsverriegelungsdetektors 60 gemäß Fig. 3 soll nun im einzelnen unter Bezugnahme auf die Fig. 4A bis 4G näher erläutert werden.

Wird ein PLL-Rücksetzsignal RESET mit hohem Pegel von einer externen System-Steuereinheit angelegt, werden die Rücksetzzustände des Referenzfrequenzzählers 40 und des ersten Flipflops D-F/F1 im Rücksetzsignal-Erzeugungsschalt­ kreis 61 ausgelöst. Bei Auslösung des Rücksetzzustandes wird das Signal mit 1,28 MHz des Bezugsfrequenzzählers 40 an den Takteingang CK1 des ersten Flipflops D-F/F2 ange­ legt und das Signal mit 2,5 KHz Frequenz des Bezugsfre­ quenzzählers 40 wird durch das zweite invertierende Gate I2 im frequenzteilenden Schaltkreis 62 invertiert und an die Takteingänge CK2 und CK3 des zweiten und dritten Flipflops D-F/F2 und D-F/F3 im frequenzteilenden Schalt­ kreis 62 angelegt.

Zu diesem Zeitpunkt wird, falls das Verriegelungszustands­ signal LOCKOUT mit hohen Pegel vom Empfangsphasendifferenz­ detektor 50 angelegt wird, das hohe Verriegelungszustands­ signal LOCKOUT durch den ersten Inverter I1 im Rücksetz­ signalerzeugungsschaltkreis 61 invertiert und das resul­ tierende Signal mit tiefem Pegel wird an den Eingangsan­ schluß D1 des ersten Flipflops D-F/F1 im Rücksetzsignal­ erzeugungsschaltkreis 62 angelegt. In Ansprache auf eine Eingabe des tiefen Signals an den Eingangsanschluß D1 synchron mit dem 1,28 MHz Signal gibt der erste Flipflop D-F/F1 ein Signal mit tiefen Pegel an seinem Ausgangsan­ schluß Q1 ab. Dieses Ausgangssignal mit tiefem Zustand ist das Rücksetzsignal des Rücksetzsignalerzeugungsschaltkrei­ ses 61. Das Ausgangsignal mit tiefem Pegel des ersten - Flipflops D-F/F1 wird an die Rücksetz-Anschlüsse R2-R5 des zweiten bis fünften Flipflops D-F/F2 bis D-F/F5 im frequenz­ teilenden Schaltkreis 62 angelegt, wodurch eine Rück­ setzung der zweiten bis fünften Flipflops D-F/F2 bis D-F/F5 erfolgt.

Hierdurch wird ein Hoch-Signal vom invertierenden Ausgangs­ anschluß Q_B5 des fünften Flipflops D-F/F5 abgegeben. Im Empfangsverriegelungsdaten-Ausgabeschaltkreis wird das Hoch-Ausgangssignals des fünften Flipflops D-F/F5 im frequenzteilenden Schaltkreis 62 mittels des sechsten invertierenden Gates I6 in ein Tief-Signal invertiert, welches bewirkt, daß der PMOS-Transistor MP1 eingeschaltet wird. Die Einschaltung des PMOS-Transistors MP1 bewirkt eine Ausgabe der Empfangsverriegelungsdaten LD11 mit hohem Pegel am Empfangsverriegelungsdatenausgangsanschluß im Empfangsverriegelungsdaten-Ausgabeschaltkreis 63. Die Empfangsverriegelungsdaten LD11 mit hohem Pegel zeigen an, daß bis jetzt die Empfangsfrequenz noch nicht verriegelt ist.

Wenn der Empfangsphasendifferenzdetektor 50 danach das Verriegelungszustandssignal LOCKOUT mit tiefem Pegel abgibt, was anzeigt, daß die Empfangsfrequenz verriegelt ist, wird das Verriegelungszustandssignal LOCKOUT mit tiefem Pegel durch den ersten Inverter I1 im Rücksetzsig­ nalerzeugungsschaltkreis 61 invertiert und das resultie­ rende Hoch-Signal wird an den Eingangsanschluß D1 des ersten Flipflops D-F/F1 im Rücksetzsignalerzeugungs­ schaltkreis 61 angelegt. In Ansprache auf das angelegte Hoch-Signal am Eingangsanschluß D1, welches synchron ist mit dem 1,28 MHz-Signal, gibt das erste Flipflop D-F/F1 ein Hoch-Signal an seinem Ausgangsanschluß Q1 ab. Wird das Verriegelungszustandssignal LOCKOUT bezüglich der Em­ pfangsfrequenz als Signal mit tiefem Pegel vom Empfangs­ phasendifferenzdetektor 50 abgegegeben, so wird ein Hoch-Signal abgegeben, und zwar vom ersten Flipflop D-F/F1 im Rücksetzsignalerzeugungsschaltkreis 61 in der Zeitfolge gemäß Fig. 4B. Das Hoch-Ausgangssignal des ersten Flip­ flops D-F/F1 wird und die Rücksetzanschlüsse R2-R5 des zweiten bis fünften Flipflops D-F/F2 bis D-F/F5 in dem frequenzteilendem Schaltkreis 62 angelegt, wodurch bewirkt wird, daß die zweiten bis fünften Flipflops D-F/F2 bis D-F/F5 aus dem Rücksetzzustand freigegeben werden.

Andererseits wird vom Bezugsfrequenzzähler 40 ein Signal anderer Frequenz (2,5 KHz) erzeugt. Dieses Signal mit 2,5 KHz Frequenz wird durch das zweite invertierende Gate I2 im frequenzteilendem Schaltkreis 62 invertiert und das invertierte Frequenzsignal wird an die Taktanschlüsse CK2 und CK3 des zweiten und dritten Flipflops D-F/F2 und D-F/F3 im frequenzteilenden Schaltkreis 62 angelegt und zwar als Taktsignal CK, wie es in Fig. 4A gezeigt ist.

Wird das Rücksetzfreigabesignal von Rücksetzsignalerzeu­ gungsschaltkreis 61 gemäß der in Fig. 4B gezeigten Zeit­ folge abgegeben, teilt das zweite Flipflop D-F/F2 im frequenzteilenden Schaltkreis 62 das angelegte Taktsignal CK gemäß Fig. 4A durch zwei und gibt dann das Signal mit durch zwei geteilter Frequenz gemäß Fig. 4C ab. Mit anderen Worten: bei Freigabe des Rücksetzzustandes des frequenzteilenden Schaltkreises 62 werden Hoch-Signale von den einzelnen invertierenden Ausgangsanschlüssen Q_B3 und Q_B5 des dritten und fünften Flipflops D-F/F3 und D-F/F5 abgegeben. Diese Hoch-Signale werden jeweils invertiert in Tief-Signale durch die dritten und vierten invertierenden Gages I3 und I4, wobei die Tief-Signale sodann an das NOR-Gate NOR1 angelegt werden, welches eine NOR-Operation bezüglich der angelegten Tief-Signale durchführt. Im Ergebnis wird ein Hoch-Signal des NOR-Gates NOR1 an den Daten-Eingangsanschluß D2 des zweiten Flipflop D-F/F2 angelegt.

Dementsprechend steigt das Ausgangssignal am Ausgangs­ anschluß Q2 des zweiten Flipflops D-F/F2 an der ersten aufsteigenden Kante t1 des Taktsignals CK gemäß Fig. 4A auf Hoch-Pegel an. Dies folgt nach Auslösung des Rück­ setzzustandes. Zu diesem Zeitpunkt bleibt das Ausgangs­ signal des invertierenden Ausgangsanschlusses Q_B3 des dritten Flipflops D-F/F3 auf hohen Pegel.

Danach fällt das Ausgangssignal des invertierenden Aus­ gangsanschlusses Q_B3 des dritten Flipflops D-F/F3 an der zweiten aufsteigenden Kante t2 des Taktsignals CK auf tiefen Pegel. Dieses tiefe Ausgangssignal des invertie­ renden Ausgangsanschlusses Q_B3 des dritten Flipflops D-F/F3 wird rückgeführt zum Daten-Eingangsanschluß D2 des zweiten Flipflops D-F/F2 und zwar über das dritte inver­ tierende Gate I3 und sodann über das NOR-Gate NOR1. Im Ergebnis fällt das Ausgangssignal am Ausgangsanschluß Q2 des zweiten Flipflops D-F/F2 an der dritten aufsteigenden Kante t3 des Taktsignals CK auf tiefen Pegel und das Ausgangssignal am invertierenden Ausgangsanschluß Q_B3 des dritten Flipflops D-F/F3 an der vierten aufsteigenden Kante t4 des Taktsignals CK steigt auf hohen Pegel an.

Dementsprechend teilt das zweite Flipflop D-F/F2 das Taktsignal CK durch zwei und gibt gemäß Fig. 4C ein Pulssignal ab, dessen Frequenz durch zwei dividiert ist, und das dritte Flipflop D-F/F3 verzögert das in seiner Frequenz durch zwei dividierte Pulssignal des zweiten Flipflops D-F/F2 um einen Takt, invertiert das um einen Takt verzögerte Pulssignal und gibt gemäß Fig. 4D das invertierte, um einen Takt verzögerte Pulssignal ab.

Andererseits haben die vierten und fünften Flipflops D-F/F4 und D-F/F5 als ihr Eingangs-Taktsignal das Aus­ gangssignal des invertierenden Ausgangsanschlusses Q_B3 des dritten Flipflops D-F/F3 und wirken als "Master" bzw. "Slave". Das heißt, das Ausgangssignal des nicht-inver­ tierenden Ausgangsanschlusses Q4 des vierten Flipflops D-F/F4 steigt an der aufsteigenden Kante t4 des Aus­ gangssignals des invertierenden Ausgangsanschlusses Q_B3 des dritten Flipflops D-F/F3 gemäß Fig. 4D auf hohen Pegel an und das Ausgangssignal des invertierenden Ausgangsan­ schlusses Q_B5 des fünften Flipflops D-F/F5 fällt an der zweiten aufsteigenden Kante t8 des Ausgangssignals des invertierenden Ausgangsanschlusses Q_B3 des dritten Flip­ flops D-F/F3 gemäß Fig. 4D auf tiefen Pegel.

Weil das tiefpegelige Ausgangssignal des invertierenden Ausgangsanschlusses Q_B5 des fünften Flipflops D-F/F5 rückgeführt wird zum Daten-Eingangsanschluß D2 des zweiten Flipflops D-F/F2, wird danach das Ausgangssignal des nicht-invertierenden Ausgangsanschlusses Q2 des zweiten Flipflops D-F/F2 auf tiefem Pegel fixiert und das Ausgangs­ signal des invertierenden Ausgangsanschlusses Q_B3 des dritten Flipflops D-F/F3 wird auf hohem Pegel fixiert. Im Ergebnis erhalten das vierte und fünfte Flipflop D-F/F4 und D-F/F5 das Taktsignal ohne Kante, was bewirkt, daß die Pegel ihrer Ausgangssignale fixiert werden. Mit anderen Worten: Vom frequenzteilenden Schaltkreis 62 wird ein Steuersignal mit tiefem Pegel gemäß Fig. 4F abgegeben, und zwar zum Zeitpunkt, an dem die achte aufsteigende Kante des Taktsignals CK auftritt, nach Freigabe des Rücksetzzu­ standes, wobei das 2,5 KHz-Signal des Bezugsfrequenzzählers 40 durch das zweite invertierende Gate I2 invertiert wird. Dieses Steuersignal mit tiefem Pegel des frequenzteilenden Schaltkreises 62 wird solange aufrechterhalten, bis das Rücksetzsignal des Rücksetzsignal-Erzeugungsschaltkreises 61 auftritt.

Bei Empfang des tiefpegeligen Steuersignals von dem invertierenden Ausgangsanschluß Q_B5 des fünften Flipflops D-F/F5 im frequenzteilenden Schaltkreis 62 gemäß Fig. 4F invertiert der Empfangsverriegelungsdatenausgangsschalt­ kreis 63 das empfangene tiefpegelige Steuersignal mittels des sechsten invertierenden Gates I6 in ein Hoch-Signal, wodurch der PMOS-Transistor MP1 durchgeschaltet wird. Das Durchschalten des PMOS-Transistors PM1 bewirkt die Ausgabe von Empfangsverriegelungsdaten LD11 mit hoher Impedanz gemäß Fig. 4E am Empfangsverriegelungsdatenausgangsan­ schluß im Empfangsverriegelungsdatenausgangsschaltkreis 63. Die Empfangsverriegelungsdaten LD11 hoher Impedanz zeigen an, daß die Empfangsfrequenz verriegelt wurde.

Wie oben erwähnt, empfängt der Empfangsverriegelungsdetek­ tor 60 das Empfangsverriegelungszustandssignal vom Em­ pfangsphasendifferenzdetektor 50 und gibt das Empfangs­ verriegelungssignal LD11 hoher Impedanz ab, welches anzeigt, daß die Empfangsfrequenz den verriegelten Zustand erreicht hat, und zwar nur dann, wenn das Empfangsverrie­ gelungssignal eine vorbestimmte Zeitdauer anhält (nämlich von der Freigabe des Rücksetzzustandes bis zur achten Kante t8 des Taktsignals CK).

Der zuvor beschriebene Verriegelungsschaltkreis für einen dualen PLL weist also einen Empfangsverriegelungsdetektor auf zum Ermitteln eines phasenverriegelten Zustandes der Empfangsfrequenz in Anhängigkeit vom Verriegelungszustands­ signal des Empfangsphasendifferenzdetektors. Deshalb können die Zeitpunkte, an denen die Übertragungs- und Empfangsfrequenzen verriegelt werden, genau bei einem Ein- bzw. Ausschalten der Leistungsversorgung des dualen PLL oder bei einem Kanalwechsel bestimmt werden. Hierdurch werden Zeitverluste beim Dedektieren des Empfangsverriege­ lungszustandes vermieden.

Darüber hinaus können die Empfangsverriegelungsdaten nur dann vom Empfangsverriegelungsdetektor abgegeben werden, wenn der Empfangsverriegelungszustand für eine vorbe­ stimmte Zeitperiode anhält. Dies gewährleistet eine stabile Ermittlung der Empfangsverriegelung.

Claims (5)

1. Verriegelungsschaltung für einen dualen Phasenregelkreis (PLL) mit:

• - einer Decodiereinrichtung (90), die durch ein von außen eingegebenes Freigabesignal (ENABLE) betätigt wird, um Kanalauswahldaten (DATA) zu decodieren, die von außen synchron mit einem Taktsignal (CLK) eingegeben werden;
• - eine Einrichtung (20) zum Erzeugen von Übertragungs- und Empfangskanaldaten entsprechend den Übertragungs- und Empfangsfrequenzauswahldaten der Decodiereinrichtung (90);
• - Übertragungs- und Empfangsfrequenzzähleinrichtungen (30, 10) zum Bestimmen von jeweiligen Zählwerten entspre­ chend den Übertragungs- und Empfangskanaldaten und zum Zählen von Übertragungs- und Empfangsfrequenzen, die über jeweils zugeordnete Eingangsanschlüsse (INPUT1, INPUT2) eingegeben werden, entsprechend den bestimmten Zählwerten;
• - Übertragungs- und Empfangsphasendifferenzdetektoren (50, 70) zum Vergleichen der gezählten Übertragungs- und Empfangsfrequenzen der Übertragungs- und Empfangsfrequenz­ zähleinrichtungen (30, 10) mit einer Bezugsfrequenz eines Bezugsfrequenzzählers (40), um Phasendifferenzen zu ermitteln und um Phasendaten (PD22, PD11) und Verriegelungs­ zustandssignale abzugeben, die auf den ermittelten Phasendif­ ferenzen beruhen; und
• - Übertragungs- und Empfangsverriegelungsdetektoren (80, 60) zum Ermitteln von Phasenverriegelungszuständen der Übertragungs- bzw. Empfangsfrequenzen in Anhängigkeit von den Verriegelungszustandssignalen der Übertragungs- und Empfangsphasendifferenzdetektoren und zum Abgeben von Verriegelungsdaten nach außen entsprechend den ermittelten phasenverriegelten Zuständen.
  dadurch gekennzeichnet,
  daß der Empfangs­ verriegelungsdetektor (60) folgendes aufweist:
• - eine Rücksetzsignal-Erzeugungseinrichtung zum Erzeu­ gen eines Rücksetzsignals entsprechend dem Empfang eines Verriegelungszustandssignals von dem Empfangsphasendif­ ferenzdetektor (50);
• - eine Frequenzteileinrichtung (62) zum Teilen einer ersten vorgegebenen Frequenz des Bezugsfrequenzzählers (40) durch einen gegebenen Teiler in Ansprache auf das Rücksetzsignal der Rücksetzsignal-Erzeugungseinrichtung (61); und
• - eine Empfangsverriegelungsdatenausgabeeinrichtung (63) zum Ausgeben der Empfangsverriegelungsdaten in Ansprache auf ein Ausgangssignal der Frequenzteileinrich­ tung (62).

2. Verriegelungsschaltung nach Anspruch 1, dadurch gekennzeichnet daß die Rück­ setzsignal-Erzeugungseinrichtung (61) folgendes aufweist:

• - ein erstes invertierendes Gate (I1) zum invertieren­ den Puffern des Empfangsverriegelungszustandssignals des Empfangsphasendifferenzdetektors (50); und
• - ein erstes Flipflop (D-F/F1) zum Empfangen eines Ausgangssignals des ersten invertierenden Gates (I1) an seinem Daten-Eingangsanschluß (D1), eines externen Rück­ setzsignals (RESET) an seinem Rücksetz-Anschluß (R1) und eines zweiten Signals vorgegebener Frequenz des Bezugs­ frequenzzählers (40) an seinem Takteingang (CK1) und zum Ausgeben des Rücksetzsignals in Ansprache auf das Aus­ gangssignal des invertierenden Gates (I1) synchron mit dem zweiten Signal vorgegebener Frequenz.

3. Verriegelungsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Fre­ quenzteileinrichtung (62) folgendes aufweist:

• - ein zweites invertierendes Gate (I2) zum Invertieren des ersten Signals vorgegebener Frequenz des Bezugsfre­ quenzzählers (40);
• - zweite und dritte Master/Slave Flipflops (D-F/F2; D-F/F3) zum Empfangen des Rücksetzsignals der Rücksetz­ signal-Erzeugungseinrichtung (61) an ihren Rücksetzan­ schlüssen (R2, R3) und eines Ausgangssignals des zweiten invertierenden Gates (I2) an ihren Taktanschlüssen (CK2, CK3), wobei die zweiten und dritten Master/Slave Flipflops bei Freigabe des Rücksetzzustandes die Frequenz des Ausgangssignals des zweiten invertierenden Gates (I2) durch zwei teilen, das durch zwei geteilte Frequenzsignal um einen Takt verzögern und das um den einen Takt verzöger­ te Pulssignal ausgeben;
• - vierte und fünfte Master/Slave Flipflops (D-F/F4; D-F/F5) zum Empfangen des Rücksetzsignals der Rücksetzsig­ nal-Erzeugungseinrichtung (61) an ihren Rücksetzanschlüs­ sen (R4, R5) und eines Ausgangspulssignals von einem invertierenden Ausgangsanschluß (Q_B3) des dritten Flip­ flops (D-F/F3) an ihren Taktanschlüssen (CK4, CK5), wobei die vierten und fünften Master/Slave Flipflops bei Frei­ gabe des Rücksetzzustandes die Frequenz des Ausgangspulssig­ nals des dritten Flipflops durch zwei teilen, das durch zwei geteilte Frequenzsignale um einen Takt verzögern und das so um einen Takt verzögerte Pulssignal abgeben;
• - ein drittes invertierendes Gate (I3) zum Invertieren des Ausgangspulssignals des invertierenden Ausgangsanschlus­ ses (Q_B3) des dritten Flipflops;
• - ein viertes invertierendes Gate (I4) zum Invertieren eines Ausgangspulssignals eines invertierenden Ausgangsan­ schlusses (Q_B5) des fünften Flipflops;
• - ein fünftes invertierendes Gate (I5) zum Invertieren eines Ausgangssignals des vierten invertierenden Gates (I4) und zum Rückführen des invertierten Signals an einen Daten-Eingangsanschluß (D4) des vierten Flipflops; und
• - ein NOR-Gate (NOR1) zum Durchführen einer NOR-Verknüpf­ ung hinsichtlich der Ausgangssignale der dritten und vierten invertierenden Gates und zum Rückführen des einer NOR-Verknüpfung unterzogenen Signals an den Daten-Eingangs­ anschluß (D2) des zweiten Flipflops.

4. Verriegelungsschaltung nach einem der vorhergehen­ den Ansprüche, dadurch gekennzeichnet daß die Empfangs­ verriegelungsdateneinrichtung (63) die Empfangsverriegelungs­ daten mit hoher Impedanz in Ansprache auf das Ausgangssig­ nal der Frequenzteileinrichtung abgibt, wenn der Verriege­ lungszustand der Empfangsfrequenz ermittelt wird.

5. Verriegelungsschaltung nach Anspruch 4, dadurch gekennzeichnet daß die Empfangsver­ riegelungsdatenausgabeeinrichtung (63) folgendes aufweist:

• - ein sechstes invertierendes Gate (I6) zum invertieren­ den Puffern des Ausgangssignals der Frequenzteileinrich­ tung (62);
• - einen PMOS-Transistor (PM1), dessen Gateanschluß mit dem Ausgangsanschluß des sechsten invertierenden Gates (I6) verbunden ist und dessen Source-Anschluß mit einer Leistungsquelle verbunden ist; und
• - einen NMOS-Transistor (MN1), dessen Gate- und Source- Anschlüsse mit dem Erdpotential verbunden sind, während sein Drain-Anschluß mit dem Drain-Anschluß des PMOS-Transis­ tors verbunden ist, so daß beide Drain-Anschlüsse an ihrer Verbindungsstelle einen Ausgangsanschluß für Empfangsverrie­ gelungsdaten (LD11) bilden.