DE4129665A1 - Verfahren zur herstellung eines bauteilisolationsbereiches in einem halbleiterbauelement - Google Patents
Verfahren zur herstellung eines bauteilisolationsbereiches in einem halbleiterbauelementInfo
- Publication number
- DE4129665A1 DE4129665A1 DE4129665A DE4129665A DE4129665A1 DE 4129665 A1 DE4129665 A1 DE 4129665A1 DE 4129665 A DE4129665 A DE 4129665A DE 4129665 A DE4129665 A DE 4129665A DE 4129665 A1 DE4129665 A1 DE 4129665A1
- Authority
- DE
- Germany
- Prior art keywords
- insulating layer
- layer
- substrate
- thickness
- polycrystalline silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000009413 insulation Methods 0.000 title claims description 7
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 150000004767 nitrides Chemical class 0.000 claims description 46
- 239000000758 substrate Substances 0.000 claims description 36
- 238000002955 isolation Methods 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 28
- 239000012535 impurity Substances 0.000 claims description 5
- 150000002500 ions Chemical class 0.000 claims description 5
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims 1
- 238000005498 polishing Methods 0.000 claims 1
- 229920005591 polysilicon Polymers 0.000 description 21
- 230000003647 oxidation Effects 0.000 description 10
- 238000007254 oxidation reaction Methods 0.000 description 10
- 230000007547 defect Effects 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 241000293849 Cordylanthus Species 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000007517 polishing process Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000009279 wet oxidation reaction Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76227—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials the dielectric materials being obtained by full chemical transformation of non-dielectric materials, such as polycristalline silicon, metals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Description
Die vorliegende Erfindung betrifft ein Verfahren zur
Herstellung eines Halbleiterbauelements und
insbesondere ein Verfahren zur Bildung eines
Bauteilisolationsbereiches in dem Halbleiterbauelement.
Bei der Herstellung eines Halbleiterbauelements ist ein
Verfahren zur elektrischen Isolierung entsprechender
Bauteile innerhalb des Halbleiterbauelements notwendig,
um eine fehlerfreie Bedienung des Halbleiterbauelements
zu ermöglichen. Zu diesem Zweck ist es bekannt, eine
Feldoxidschicht zwischen den Bauteilen durch lokale
Oxidation zu bilden, um auf diese Weise einen
Bauteilisolationsbereich in einem Halbleiterbauelement
zu bilden.
In Fig. 1 ist eine Querschnittsansicht eines bekannten
Isolationsbereiches dargestellt. Eine Feldoxidschicht 8
ist als Bauteilisolationsbereich durch das bekannte
Verfahren der lokalen Oxidation von Silizium (LOCOS)
gebildet.
Bei der LOCOS-Technik wird eine Nitridschicht 6 auf
einem Substrat 2 eines ersten Leitfähigkeitstyps
gebildet und darauffolgend die auf einem erwünschten
Bauteilisolationsbereich gebildete Nitridschicht
entfernt. Dann wird ein Oxidationsverfahren
durchgeführt, um eine dick ausgebildete Feldoxidschicht
8 lokal nur auf dem Bereich zu bilden, auf dem ein Teil
des Substrats 2 freiliegt, um, wie dargestellt, den
Bauteilisolationsbereich zu bilden.
Unter Verwendung des Isolationsverfahrens, wie
vorstehend beschrieben, wird die Feldoxidschicht 8 nur
auf dem Bereich gebildet, auf dem das Substrat nicht
mit der Nitridschicht bedeckt ist, während die
Feldoxidschicht 8 nicht auf den anderen Bereichen
gebildet wird, in denen das Substrat mit der
Nitridschicht bedeckt ist. Dadurch erfolgt ein Wachstum
der Feldoxidschicht in die Tiefe des Substrats.
Allerdings verursacht eine exzessive Ausdehnung der
Feldoxidschicht 8 meistens große Spannungen in den
Grenzflächen zwischen der Nitridschicht 6 und dem
Siliziumsubstrat 2, so daß Defekte 12 der Bauteile
auftreten können. Diese Defekte führen unvermeidlich zu
einer Verschlechterung der Isolierung in dem
Halbleiterbauelement.
Als ein Verfahren zur Verbesserung des obengenannten
Defektes wird eine Pufferoxidschicht 4 auf dem Substrat
2 unter der Nitridschicht abgelagert. Folglich dient
die Pufferoxidschicht 4 als Puffer zwischen der
Nitridschicht 6 und dem Siliziumsubstrat 2, wenn die
Feldoxidschicht 8 gebildet wird, so daß Spannungen im
Substrat reduziert werden. Da allerdings die
Pufferoxidschicht 4 vom Isolationsbereich in den
Elementbereich während der lokalen Oxidation
expandiert, wird die Größe des Isolationsbereiches
vergrößert, indem das sogenannte Vogelschnabel-Phänomen
auftritt. Das heißt, Sauerstoffteilchen gelangen unter
die Nitridschicht 6 durch die Pufferoxidschicht 4, so
daß die Oxidschicht in Form eines Vogelschnabels wächst
und die Nitridschicht 6 anhebt. Dadurch treten
Spannungen aufgrund der Flächenexpansion des
Isolationsbereiches und der Volumenexpansion der
Oxidschicht unterhalb der Nitridschicht auf und
verursachen Defekte des Bauelements. Diese wiederum
erzeugen viele Defekte, die Schwierigkeiten bei der
Reduktion der Größe des Halbleiterbauelements in den
Nanometerbereich erzeugen.
Bei einem anderen Verfahren zur Lösung des vorgehend
beschriebenen Problems wird eine polykristalline
Siliziumschicht, im folgenden als Polysiliziumschicht
bezeichnet, zwischen der Pufferoxidschicht und der
Nitridschicht eingefügt und dann oxidiert. Auf diese
Weise können die Spannungen im Substrat und das
Vogelschnabel-Phänomen durch Oxidation der
Polysiliziumschicht einigermaßen verringert werden,
ohne direkt Defekte auf der Substratfläche zu erzeugen.
Allerdings ist es auch bei einem solchen Verfahren
nahezu unmöglich, das Vogelschnabel-Phänomen aufgrund
der Oxidation der Polysiliziumschicht zu vermeiden.
Es ist daher Aufgabe der Erfindung, ein Verfahren zur
Bildung eines Bauteilisolationsbereiches
bereitzustellen, bei dem das Auftreten des
Vogelschnabel-Phänomens und von exzessiven Spannungen
auf dem Substrat weitestgehend reduziert ist.
Zur Lösung der Aufgabe sind bei einer Ausführungsform
der Erfindung eine Pufferoxidschicht und eine
Nitridschicht aufeinanderfolgend auf einem Substrat
gebildet. Der Nitridschichtabschnitt, der nur auf einem
vorbestimmten Bauteilisolationsbereich gebildet ist,
wird selektiv entfernt. Darauffolgend wird eine
Polysiliziumschicht mit einer größeren Dicke als die
Nitridschicht auf dem Substrat gebildet. Die
Oberflächen der Nitrid- und Polysiliziumschichten
werden durch ein Polierverfahren eingeebnet. Dann wird
die Polysiliziumschicht, die auf dem
Bauteilisolationsbereich zwischen den Nitridschichten
gebildet ist, oxidiert, um den Bauteilisolationsbereich
zu bilden.
Im folgenden werden die erfindungsgemäßen Lösungen und
vorteilhafte Ausführungsbeispiele davon anhand der in
der Zeichnungen beigefügten Figuren näher erläutert und
beschrieben. Es zeigen:
Fig. 1 eine Querschnittsansicht eines vorbekannten
Bauteilisolationsbereiches;
Fig. 2 eine Querschnittsansicht einer erfindungsgemäßen
Ausführungsform eines Bauteilisolationsbereiches;
Fig. 3A bis 3E ein Verfahren zur Herstellung des
erfindungsgemäßen Bauteilisolationsbereiches;
Fig. 4 eine Querschnittsansicht einer weiteren
Ausführungsform eines erfindungsgemäßen
Bauteilisolationsbereiches und
Fig. 5A bis 5E ein Herstellungsverfahren der
erfindungsgemäßen Ausführungsform des
Bauteilisolationsbereiches gemäß Fig. 4.
Gemäß Fig. 2 ist eine Pufferoxidschicht 16 auf einem
Siliziumsubstrat 14 eines ersten Zeitfähigkeitstyps
gebildet, in dem ein durch Ionenimplantation gebildeter
Kanalstoppbereich 26 des ersten Leitfähigkeitstyps
angeordnet ist. Eine isolierende Oxidschicht 24, die
durch Oxidation von Polysilizium 22 hergestellt wird,
ist auf der Oberfläche des
Kanal-Stopp-Ionenimplantationsbereichs 26 gebildet.
Gemäß Fig. 3A sind eine Pufferoxidschicht 16
von 100 Å-500 Å Dicke und eine Nitridschicht 18 von
1000 Å-3000 Å Dicke auf dem Siliziumsubstrat 14
entsprechend durch Oxidation und chemische
Dampfabscheidung gebildet.
Gemäß Fig. 3B wird die auf einem vorbestimmten
Isolationsbereich gebildete Nitridschicht selektiv
durch Photolithographie entfernt und darauffolgend
werden Verunreinigungsionen des ersten
Leitfähigkeitstyps in das Substrat 14 implantiert, um
den Isolationseffekt zu verbessern.
Gemäß Fig. 3C wird eine Polysiliziumschicht 20 mit
größerer Dicke als die Nitridschicht 18 auf dem
Substrat 14 mittels chemischer Dampfabscheidung
gebildet.
Gemäß Fig. 3D wird durch ein chemisches Polierverfahren
eine Einebnung durch geführt, bis die Oberfläche der
Nitridschicht 18 freiliegt.
In Fig. 3E wird die Polysiliziumschicht 22, die
zwischen den Seitenwänden der Nitridschicht 18
verblieben ist, durch eine Naßoxidation oxidiert, um
die Isolationsoxidschicht 24 zu bilden. In diesem Fall
ist der Kanal-Stopp-Ionenimplantationsbereich 26, der
eine höhere Konzentration als das Substrat 14 aufweist,
durch Diffusion der Verunreinigungsionen, die mit einer
vorbestimmten Tiefe während des Verfahrensschrittes
nach Fig. 3B in das Substrat 14 implantiert wurden,
unter der Isolationsoxidschicht 24 gebildet.
Darauffolgend wird die Nitridschicht 18 durch Naßätzen
entfernt, um schließlich das Verfahren zur Bildung des
Bauteilisolationsbereiches zu beenden.
Gemäß der Erfindung wird die Isolationsschicht durch
die Oxidschicht gebildet, welche zwischen den inneren
Seitenwänden der Nitridschichten angeordnet ist, ohne
auf der Substratfläche direkte Defekte zu verursachen.
Im folgenden wird eine weitere Ausführungsform der
Erfindung beschrieben.
Gemäß Fig. 4 ist eine Pufferoxidschicht 30 auf einem
Siliziumsubstrat 28 des ersten Leitfähigkeitstyps
gebildet, in welchem ein
Kanalstopp-Ionenimplantationsbereich 46 des ersten
Leitfähigkeitstyps ausgebildet ist. Eine
Isolationsoxidschicht 44 ist auf der Oberfläche des
Kanalstopp-Ionenimplantationsbereiches 46 durch
Oxidation einer Polysiliziumschicht 4 gebildet. Die
Isolationsoxidschicht 44 weist eine erste Breite,
ähnlich der Breite des
Kanalstopp-Ionenimplantationsbereiches 46 und eine
zweite, gegenüber der ersten Breite geringere Breite
auf.
In Fig. 5A ist eine Pufferoxidschicht 30 mit einer
Dicke 100 Å-500 Å auf dem Siliziumsubstrat 28 des ersten
Leitfähigkeitstyps durch Oxidation gebildet.
Nachfolgend wird eine erste Polysiliziumschicht 32 von
500 Å-2000 Å Dicke und die Nitridschicht 36 von
1000 Å-3000 Å Dicke aufeinanderfolgend auf der
Pufferoxidschicht 30 mittels chemischer
Dampfabscheidung abgelagert.
In Fig. 5B wird die auf einem bestimmten
Isolationsbereich gebildete Nitridschicht 36 selektiv
durch Photolithographie entfernt und
Verunreinigungsionen des ersten Leitfähigkeitstyps
werden in das Substrat 28 implantiert, um den
Isolationseffekt zu verbessern.
In Fig. 5C wird eine zweite Polysiliziumschicht 40 mit
einer größeren Dicke als die Nitridschicht 36 auf dem
Substrat 28 durch chemische Dampfabscheidung
abgelagert.
In Fig. 5D wird ein chemisches Polierverfahren zur
Einebnung durchgeführt, bis die Oberfläche der
Nitridschicht 36 freiliegt.
Gemäß Fig. 5E wird die Polysiliziumschicht 42, die
zwischen den inneren Seitenwänden der Nitridschichten
36 verblieben ist, durch eine Naßoxidation oxidiert, um
die isolierende Oxidschicht 44 zu bilden. In diesem
Fall wird der Kanalstopp-Ionenimplantationsbereich 46,
dessen Konzentration höher als die des Substrats 28
ist, unter der isolierenden Oxidschicht 44 gebildet,
indem die Verunreinigungsionen, die mit eine
vorgegebenen Tiefe während des Verfahrens gemäß Fig. 5B
in das Substrat 28 implantiert wurden, diffundiert.
Darauffolgend werden die Nitridschicht 36 und die
Polysiliziumschicht 32 nacheinander entfernt, um so die
Bildung des Bauteilisolationsbereiches zu beenden.
In der Ausführungsform der Erfindung gemäß der Fig. 5A
bis 5E sind Spannungen auf dem Substrat erheblich
verringert, indem die Polysiliziumschicht 32 zwischen
die Pufferoxidschicht 30 und die Nitridschicht 36
eingefügt wird, wenn die isolierende Oxidschicht 44
gebildet wird.
Außerdem wird die zweite Polysiliziumschicht 40 auf dem
Substrat 28 nach dem Verfahrensschritt gemäß Fig. 5B
gebildet und dann in obengenannter Ausführungsform eine
Einebnung der Oberfläche vorgenommen. Allerdings kann
die zweite Polysiliziumschicht 42 selektiv auf der
Oberfläche der ersten Polysiliziumschicht 32, welche
auf dem Isolationsbereich gebildet ist, abgelagert
werden, so daß eine Einebnung der Oberfläche unnötig
ist.
Wie vorstehend beschrieben, wird die Pufferoxidschicht
30 auf der Oberfläche des Halbleitersubstrats 28
aufgetragen und dann aufeinanderfolgend die
Polysilizium und die Nitridschichten 32, 36 bzw. die
Nitridschicht 36 allein abgelagert. Darauffolgend wird
die Nitridschicht 36, die auf dem
Bauteilisolationsbereich gebildet ist, selektiv
entfernt und die Polysiliziumschicht 32 mit einer Dicke
ähnlich der Dicke der Nitridschicht zwischen den
Seitenwänden der Nitridschichten 36 ausgebildet.
Schließlich kann die isolierende Oxidschicht 44 durch
Oxidation der Polysiliziumschicht ohne Erzeugen
direkter Defekte auf der Substratfläche gebildet
werden.
Folglich wird gemäß der Erfindung das Auftreten des
Vogelschnabel-Phänomens im Isolationsbereich minimiert.
Weiterhin werden gemäß der Erfindung die Spannungen im
Substrat und Defekte des Bauelements minimiert, da
eine Oxidation des Substrats nicht stattfindet.
Obwohl die Erfindung insbesondere hinsichtlich
ausgewählter Ausführungsbeispiele dargestellt wurde,
sind Modifikationen im Detail möglich, ohne den
erfindungsgemäßen Gedanken zu verlassen.
Claims (11)
1. Ein Verfahren zur Herstellung eines Zwischenelement-Iso
lationsbereiches bei einem Halbleiterbauelement mit
den Verfahrensschritten:
- a) Bilden einer ersten und zweiten isolierenden Schicht (16, 18) auf der gesamten Oberfläche eines Halbleitersubstrats (14) eines ersten Leitfähigkeitstyps;
- b) Entfernen eines Teils der zweiten isolierenden Schicht, der auf einem bestimmten Oberflächenabschnitt der ersten isolierenden Schicht (14) gebildet ist;
- c) Ablagern einer ersten polykristallinen Siliziumschicht (20) auf der gesamten Oberfläche des Substrats (14) und darauffolgend Durchführen eines Einebnungsprozesses, bis die Oberfläche der zweiten isolierenden Schicht (18) freigelegt ist;
- d) Oxidieren der ersten polykristallinen, von der freigelegten zweiten isolierenden Schicht (16), umgebenden Siliziumschicht (22), um einen Zwischenelement-Isolationsbereich (24, 44) zu bilden, und
- e) Entfernen der verbleibenden zweiten isolierenden Schicht (18).
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
daß die erste isolierende Schicht (18) eine Oxidschicht
ist.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet,
daß die erste isolierende Schicht eine Dicke von
100 Å-500 Å aufweist.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
daß die zweite isolierende Schicht (18) eine
Nitridschicht ist.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet,
daß die zweite isolierende Schicht (18) eine Dicke von
1000 Å-3000 Å aufweist.
6. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
daß die Dicke des Zwischenelement-Isolationsbereiches
(24, 44) im wesentlichen in Abhängigkeit von der Dicke
der zweiten isolierenden Schicht (18) kontrolliert wird.
7. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
daß das Einebnungsverfahren durch mechanisches Polieren
durchgeführt wird.
8. Verfahren nach Anspruch 1, gekennzeichnet durch einen
Verfahrensschritt zur Implantation von
Verunreinigungsionen des ersten Leitfähigkeitstyps in das
Substrat (14) folgend auf den Verfahrensschritt (d), um
so einen Kanalstoppbereich zu bilden.
9. Verfahren nach Anspruch 1, gekennzeichnet durch den
weiteren Verfahrensschritt, in dem eine zweite
polykristalline Siliziumschicht (32) zwischen der ersten
isolierenden Schicht (30) und der zweiten isolierenden
Schicht (36) gebildet wird.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet,
daß die polykristalline Siliziumschicht (32) eine Dicke
von ungefähr 500 Å-2000 Å aufweist.
11. Verfahren nach Anspruch 9, dadurch gekennzeichnet,
daß die erste polykristalline Siliziumschicht (40)
selektiv auf der zweiten polykristallinen
Siliziumschicht (32) abgelagert wird, welche nach
Entfernen des Teils der zweiten isolierenden Schicht
(36) freigelegt ist.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910001029A KR930011460B1 (ko) | 1991-01-22 | 1991-01-22 | 반도체 장치의 소자분리 영역 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE4129665A1 true DE4129665A1 (de) | 1992-07-30 |
Family
ID=19310149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE4129665A Ceased DE4129665A1 (de) | 1991-01-22 | 1991-09-06 | Verfahren zur herstellung eines bauteilisolationsbereiches in einem halbleiterbauelement |
Country Status (6)
| Country | Link |
|---|---|
| JP (1) | JPH04269848A (de) |
| KR (1) | KR930011460B1 (de) |
| DE (1) | DE4129665A1 (de) |
| FR (1) | FR2671910A1 (de) |
| GB (1) | GB2252201A (de) |
| IT (1) | IT1251564B (de) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012142560A (ja) * | 2010-12-15 | 2012-07-26 | Canon Inc | 固体撮像装置およびその製造方法ならびにカメラ |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0067738A2 (de) * | 1981-05-26 | 1982-12-22 | FAIRCHILD CAMERA & INSTRUMENT CORPORATION | Verfahren zum Herabsetzen von fortsetzenden Zonen für Halbleiteranordnung |
| US4407696A (en) * | 1982-12-27 | 1983-10-04 | Mostek Corporation | Fabrication of isolation oxidation for MOS circuit |
| EP0146895A2 (de) * | 1983-12-16 | 1985-07-03 | Kabushiki Kaisha Toshiba | Verfahren zur Herstellung von Halbleiteranordnungen |
| US4746625A (en) * | 1986-06-09 | 1988-05-24 | Kabushiki Kaisha Toshiba | A method of manufacturing semiconductor elements-isolating silicon oxide layers |
| GB2198882A (en) * | 1986-12-17 | 1988-06-22 | Samsung Semiconductor Tele | A method of semiconductor device isolation by lateral separation |
| US4818235A (en) * | 1987-02-10 | 1989-04-04 | Industry Technology Research Institute | Isolation structures for integrated circuits |
| DD268336A1 (de) * | 1987-12-30 | 1989-05-24 | Dresden Forschzentr Mikroelek | Verfahren zur herstellung von isolationsgebieten |
| EP0341898A2 (de) * | 1988-05-12 | 1989-11-15 | Advanced Micro Devices, Inc. | Verfahren zum Planarisieren von Topologien für integrierte Schaltungsstrukturen |
-
1991
- 1991-01-22 KR KR1019910001029A patent/KR930011460B1/ko not_active IP Right Cessation
- 1991-08-28 FR FR9110684A patent/FR2671910A1/fr not_active Withdrawn
- 1991-09-06 DE DE4129665A patent/DE4129665A1/de not_active Ceased
- 1991-09-09 IT ITMI912383A patent/IT1251564B/it active IP Right Grant
- 1991-09-10 GB GB9119303A patent/GB2252201A/en not_active Withdrawn
- 1991-09-10 JP JP3257216A patent/JPH04269848A/ja active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0067738A2 (de) * | 1981-05-26 | 1982-12-22 | FAIRCHILD CAMERA & INSTRUMENT CORPORATION | Verfahren zum Herabsetzen von fortsetzenden Zonen für Halbleiteranordnung |
| US4407696A (en) * | 1982-12-27 | 1983-10-04 | Mostek Corporation | Fabrication of isolation oxidation for MOS circuit |
| EP0146895A2 (de) * | 1983-12-16 | 1985-07-03 | Kabushiki Kaisha Toshiba | Verfahren zur Herstellung von Halbleiteranordnungen |
| US4746625A (en) * | 1986-06-09 | 1988-05-24 | Kabushiki Kaisha Toshiba | A method of manufacturing semiconductor elements-isolating silicon oxide layers |
| GB2198882A (en) * | 1986-12-17 | 1988-06-22 | Samsung Semiconductor Tele | A method of semiconductor device isolation by lateral separation |
| US4818235A (en) * | 1987-02-10 | 1989-04-04 | Industry Technology Research Institute | Isolation structures for integrated circuits |
| DD268336A1 (de) * | 1987-12-30 | 1989-05-24 | Dresden Forschzentr Mikroelek | Verfahren zur herstellung von isolationsgebieten |
| EP0341898A2 (de) * | 1988-05-12 | 1989-11-15 | Advanced Micro Devices, Inc. | Verfahren zum Planarisieren von Topologien für integrierte Schaltungsstrukturen |
Also Published As
| Publication number | Publication date |
|---|---|
| ITMI912383A1 (it) | 1993-03-09 |
| GB9119303D0 (en) | 1991-10-23 |
| FR2671910A1 (fr) | 1992-07-24 |
| GB2252201A (en) | 1992-07-29 |
| IT1251564B (it) | 1995-05-17 |
| ITMI912383A0 (it) | 1991-09-09 |
| KR930011460B1 (ko) | 1993-12-08 |
| JPH04269848A (ja) | 1992-09-25 |
| KR920015512A (ko) | 1992-08-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE69617849T2 (de) | Halbleiter-Kondensator und Verfahren zu seiner Herstellung | |
| DE3485880T2 (de) | Verfahren zur herstellung von halbleiteranordnungen. | |
| DE4235534C2 (de) | Verfahren zum Isolieren von Feldeffekttransistoren | |
| DE19727232C2 (de) | Analoges integriertes Halbleiterbauelement und Verfahren zu dessen Herstellung | |
| DE60124369T2 (de) | Verfahren zur Herstellung einer Halbleitervorrichtung mit einer STI-Struktur | |
| DE69120488T2 (de) | Verfahren zur Herstellung eines Isolierungsbereiches von Halbleiterbauelementen | |
| DE69429978T2 (de) | Verfahren zur Herstellung von Halbleiteranordnungen mit Isolationszonen | |
| DE4109184C2 (de) | Verfahren zum Bilden einer Feldoxidschicht eines Halbleiterbauteils | |
| DE69319963T2 (de) | Kontaktlöcherstruktur für eine Halbleiter-Schaltung und Herstellungsverfahren | |
| DE3524274A1 (de) | Verfahren zur trennung von halbleiter-bauelementen auf einem siliziumsubstrat | |
| DE3311635A1 (de) | Halbleiterbauelement und verfahren zu dessen herstellung | |
| DE69222390T2 (de) | Herstellungsverfahren eines selbstjustierenden Kontakts | |
| DE19501557A1 (de) | Halbleitervorrichtung und Verfahren zu deren Herstellung | |
| DE3024084A1 (de) | Verfahren zur herstellung von halbleiterbauelementen | |
| DE10235793B4 (de) | Verfahren zur Herstellung einer Halbleitervorrichtung (MOS-Transistor) | |
| DE2922015A1 (de) | Verfahren zur herstellung einer vlsi-schaltung | |
| DE3317222A1 (de) | Verfahren zum herstellen einer halbleiterstruktur | |
| DE60034265T2 (de) | Halbleiterbauelement mit SOI-Struktur und dessen Herstellungsverfahren | |
| DE69802509T2 (de) | Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeicheranordnung mit Grabenisolation | |
| DE2132034A1 (de) | Verfahren zur Herstellung von Zwischenverbindungen fuer elektrische Baueinheiten auf Festkoerpern | |
| DE19829862C2 (de) | Herstellungsverfahren einer Halbleitervorrichtung mit Grabentrennung | |
| DE19839079A1 (de) | Verfahren zum Formen einer Isolierschicht und Struktur einer Isolierschicht für eine Halbleitervorrichtung | |
| DE69025888T2 (de) | Halbleiterbauelement mit einem dielektrischen Isolierungsbereich mit der Struktur einer U-förmigen Nut | |
| DE19835891A1 (de) | Verfahren zur Herstellung eines Halbleiterbauteils | |
| DE19606682A1 (de) | Halbleitereinrichtung und Verfahren zur Herstellung einer Halbleitereinrichtung |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OP8 | Request for examination as to paragraph 44 patent law | ||
| 8131 | Rejection |