DE4040046C1 - - Google Patents
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Description
Die Erfindung betrifft eine Zweispannungsquellen-
Schnittstellenschaltung und insbesondere eine
Schnittstellenschaltung zum Treiben einer Schaltung eines
Systems mit hoher Spannung durch eine Quelle mit niedriger
Spannung auf einem Chip, bei dem zwei Spannungen Verwendung
finden, nämlich eine niedrige Spannung und eine hohe Spannung.
Fig. 1 zeigt eine bekannte Zweispannungsquellen-
Schnittstellenschaltung, bestehend aus zwei Invertern IV1 und
IV2, bestehend aus n-Kanal- und p-Kanal-CMOS-Transistoren n1,
n2, p1 und p2. Insbesondere umfaßt der Inverter IV1 den p-Kanal-
CMOS-Transistor p1 und den n-Kanal-CMOS-Transistor n1 und liegt
an einer Quelle VL, (etwa 3,3 V) mit niedriger Spannung, während
der Inverter IV2 den p-Kanal-CMOS-Transistor p2 und den n-Kanal-
CMOS-Transistor n2 umfaßt und an der Quelle VH mit hoher
Spannung (etwa 5 V) liegt.
Ein Eingangssignal Vin hat einen Ausschlag oder Spannungsbereich
von 0 bis 3,3 V. Wenn somit das Eingangssignal Vin sich von
einem hohen zu einem niedrigen Wert oder von einem niedrigen
Wert zu einem hohen Wert ändert, dann tritt am Ausgang des
Inverters IV1 eine Spannung Vmid zwischen 0 und 3,3 V und
umgekehrt auf. Ist die Ausgangsspannung Vmid des Inverters IV1
eine niedrige Spannung, dann tritt am Ausgang des Inverters IV2,
der eine Spannungsquelle VH (etwa 5 V) mit einer höheren
Spannung aufweist, eine hohe Spannung auf. Insbesondere wird bei
0 V für die Ausgangsspannung Vmid des Inverters IV1 ein
Strompfad durch einen Widerstand R1 und den p-Kanal-CMOS-
Transistor p2 des Ausgangsinverters IV2 gebildet und die
Ausgangsspannung Vout dieses Inverters ist eine hohe Spannung (5 V).
Gibt der Inverter IV1 als Vmid 3,3 V ab, dann wird der p-
Kanal-CMOS-Transistor p2 des Ausgangsinverters IV2 gesperrt und
der n-Kanal-CMOS-Transistor n2 wird leitend, so daß die
Ausgangsspannung Vout eine niedrige Spannung von etwa 0 V ist.
Bei einer Ausgangsspannung Vmid von 3,3 V des Inverters IV1 ist
jedoch das Potential zwischen der Gate- und der Source-Elektrode
des p-Kanal-CMOS-Transistors p2 im Ausgangsinverter IV2 gleich
1,7 V (5 V-3,3 V = 1,7 V), so daß der Transistor p2
geringfügig leitend ist und ein Gleichstrom durch diesen
Transistor p2 und den Widerstand R1 fließt, mit dem Nachteil,
daß der Leistungsverbrauch erhöht wird. Wäre kein Widerstand R1
vorhanden und würde der CMOS-Transistor p2 leitend, dann ergäbe
sich eine fehlerhafte Funktion mit Vout als hohe Spannung.
Der Erfindung liegt deshalb die Aufgabe zugrunde, die Nachteile
der bekannten Zweispannungsquellen-Schnittstellenschaltung zu
beseitigen und eine derartige Schaltung ohne Leistungsverbrauch
aufgrund unnötig fließendem Gleichstrom anzugeben.
Diese Aufgabe wird gemäß der Erfindung gelöst durch eine
Zweispannungsquellen-Schnittstellenschaltung, die gekennzeichnet
ist durch einen n-Kanal-CMOS-Transistor n1 zum Empfang eines
Eingangssignals Vin an seiner GATE-Elektrode; einen Inverter IVa
zum Umwandeln des Eingangssignals Vin; einen n-Kanal-CMOS-
Transistor n2, der das Ausgangssignal des Inverters IVa empfängt
und eine Halteschaltung, die an einer Quelle VH mit hoher
Spannung liegt und zwischen die DRAIN-Elektroden der n-Kanal-
CMOS-Transistoren n1 und n2 geschaltet ist.
Weitere Merkmale und Vorteile der Erfindung ergeben sich aus der
nachfolgenden Beschreibung eines Ausführungsbeispiels der
Erfindung anhand der Zeichnungen. Es zeigen:
Fig. 1 ein Schaltbild einer bekannten Zweispannungsquellen-
Schnittstellenschaltung;
Fig. 2 ein allgemeines Blockdiagramm des Ausführungsbeispiels
einer erfindungsgemäßen Zweispannungsquellen-
Schnittstellenschaltung;
Fig. 3 ein detaillierteres Schaltbild des
Ausführungsbeispiels nach Fig. 2; und
Fig. 4A, B Eingangs-/Ausgangssignalformen der erfindungsgemäßen
Schaltung nach Fig. 2 bzw. 3.
Nachstehend wird auf die Fig. 2 bis 4A und B Bezug genommen
und der Aufbau und die Funktion der erfindungsgemäßen Schaltung
näher erläutert.
Der GATE-Elektrode eines n-Kanal-CMOS-Transistors n1 wird ein
Eingangssignal Vin im Bereich von 0 bis 3,3 V zugeführt. Eine
Halteschaltung 1 ist mit einer Quelle mit hoher Spannung VH von
etwa 5 V verbunden. Das Eingangssignal Vin wird mittels eines
Inverters IVa invertiert und das invertierte Signal Vin wird
einem n-Kanal-CMOS-Transistor n2 zugeführt. Dies bedeutet, daß
beim Einschalten des CMOS-Transistors n1 der CMOS-Transistor n2
gesperrt wird und umgekehrt.
In der Halteschaltung 1 sind zwei gegensinnig parallel
geschaltete Inverter IVb und IVc vorgesehen, die an den Punkten
P und Q miteinander verbunden sind, und die Halteschaltung 1
gibt ein Signal entweder vom Knoten P oder vom Knoten Q ab. Im
einzelnen bedeutet dies, daß beim Übergang des Eingangssignals
Vin von 0 auf 3,3 V (vgl. Fig. 4A) das Ausgangssignal Vout am
Knoten Q der Halteschaltung 1 vom hohen Signalpegel auf einen
niedrigen Wert verschoben wird. Wenn andererseits das
Eingangssignal Vin
von 3,3 V gegen 0 V abfällt, geht auch Vout von einem hohen auf
einen niedrigen Wert über.
Wenn somit das Eingangssignal von einem niedrigen auf einen
hohen Wert verschoben wird, während der Knoten P der
Halteschaltung 1 auf hohem Potential (5 V) liegt und der Knoten
Q auf niedrigem Potential (0 V) (siehe Fig. 4A), dann wird der
gesperrte CMOS-Transistor n1 in den leitenden Zustand versetzt,
während der CMOS-Transistor n2 von dem leitenden in den
Sperrzustand durch den Inverter IVa versetzt wird, so daß ein
Strompfad durch den CMOS-Transistor n1 zur Verschiebung des
Potentials am Knoten P in Richtung 0 V gebildet wird. Somit wird
das Ausgangssignal Vout der Halteschaltung 1, d. h. das
Potential am Knoten Q auf den hohen Wert von 5 V verschoben, so
daß als Merkmal der Halteschaltung sämtliche Strompfade gesperrt
werden und eine stabile Ausgangsspannung Vout aufrechterhalten
wird.
Wird andererseits das Eingangssignal Vin von einem hohen auf
einen niedrigen Wert geändert, während das Knotenpotential an P
der Halteschaltung 1 auf niedrigem Potential (0 V) liegt und das
Knotenpotential an Q einen hohen Wert (5 V) hat, dann wird der
leitende CMOS-Transistor n1 gesperrt, während der CMOS-
Transistor n2 durch den Inverter IVa vom Sperrzustand in den
leitenden Zustand gebracht wird, so daß ein Strompfad gebildet
wird durch den CMOS-Transistor n2, wobei das Potential am Knoten
Q, d. h. das Ausgangssignal Vout der Halteschaltung 1 auf den
niedrigen Wert 0 V gebracht und auf diesem gehalten wird.
Die Halteschaltung gibt somit ein Signal von dem einen oder
anderen Knoten P bzw. Q ohne Leistungsverlust durch Gleichstrom
ab, so daß die Verlustleistung reduziert werden kann.
Claims (3)
1. Zweispannungsquellen-Schnittstellenschaltung,
gekennzeichnet durch:
- - einen n-Kanal-CMOS-Transistor (n1), an dessen GATE- Elektrode ein Eingangssignal (Vin) anlegbar ist;
- - einen Inverter (IVa) zum Invertieren des Eingangssignals (Vin),
- - einen n-Kanal-CMOS-Transistor (n2), dessen GATE-Elektrode das Ausgangssignal des Inverters (IVa) zugeführt wird, und
- - eine Halteschaltung (1), die zwischen die DRAIN- Elektroden der CMOS-Transistoren (n1, n2) gelegt und mit einer Quelle (VH) hoher Spannung verbunden ist.
2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die
Halteschaltung (1) zwei Inverter (IVb, IVc) umfaßt.
3. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß zwei
Inverter (IVb, IVc) zueinander gegenseitig parallel
geschaltet sind.
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