DE4040046C1 - - Google Patents

Description

Die Erfindung betrifft eine Zweispannungsquellen- Schnittstellenschaltung und insbesondere eine Schnittstellenschaltung zum Treiben einer Schaltung eines Systems mit hoher Spannung durch eine Quelle mit niedriger Spannung auf einem Chip, bei dem zwei Spannungen Verwendung finden, nämlich eine niedrige Spannung und eine hohe Spannung.

Fig. 1 zeigt eine bekannte Zweispannungsquellen- Schnittstellenschaltung, bestehend aus zwei Invertern IV₁ und IV₂, bestehend aus n-Kanal- und p-Kanal-CMOS-Transistoren n₁, n₂, p₁ und p₂. Insbesondere umfaßt der Inverter IV₁ den p-Kanal- CMOS-Transistor p₁ und den n-Kanal-CMOS-Transistor n₁ und liegt an einer Quelle V_L, (etwa 3,3 V) mit niedriger Spannung, während der Inverter IV₂ den p-Kanal-CMOS-Transistor p₂ und den n-Kanal- CMOS-Transistor n₂ umfaßt und an der Quelle V_H mit hoher Spannung (etwa 5 V) liegt.

Ein Eingangssignal V_in hat einen Ausschlag oder Spannungsbereich von 0 bis 3,3 V. Wenn somit das Eingangssignal Vi_n sich von einem hohen zu einem niedrigen Wert oder von einem niedrigen Wert zu einem hohen Wert ändert, dann tritt am Ausgang des Inverters IV₁ eine Spannung V_mid zwischen 0 und 3,3 V und umgekehrt auf. Ist die Ausgangsspannung V_mid des Inverters IV₁ eine niedrige Spannung, dann tritt am Ausgang des Inverters IV₂, der eine Spannungsquelle V_H (etwa 5 V) mit einer höheren Spannung aufweist, eine hohe Spannung auf. Insbesondere wird bei 0 V für die Ausgangsspannung V_mid des Inverters IV₁ ein Strompfad durch einen Widerstand R₁ und den p-Kanal-CMOS- Transistor p₂ des Ausgangsinverters IV₂ gebildet und die Ausgangsspannung V_out dieses Inverters ist eine hohe Spannung (5 V).

Gibt der Inverter IV₁ als V_mid 3,3 V ab, dann wird der p- Kanal-CMOS-Transistor p₂ des Ausgangsinverters IV₂ gesperrt und der n-Kanal-CMOS-Transistor n₂ wird leitend, so daß die Ausgangsspannung V_out eine niedrige Spannung von etwa 0 V ist.

Bei einer Ausgangsspannung V_mid von 3,3 V des Inverters IV₁ ist jedoch das Potential zwischen der Gate- und der Source-Elektrode des p-Kanal-CMOS-Transistors p₂ im Ausgangsinverter IV₂ gleich 1,7 V (5 V-3,3 V = 1,7 V), so daß der Transistor p₂ geringfügig leitend ist und ein Gleichstrom durch diesen Transistor p₂ und den Widerstand R₁ fließt, mit dem Nachteil, daß der Leistungsverbrauch erhöht wird. Wäre kein Widerstand R₁ vorhanden und würde der CMOS-Transistor p₂ leitend, dann ergäbe sich eine fehlerhafte Funktion mit V_out als hohe Spannung.

Der Erfindung liegt deshalb die Aufgabe zugrunde, die Nachteile der bekannten Zweispannungsquellen-Schnittstellenschaltung zu beseitigen und eine derartige Schaltung ohne Leistungsverbrauch aufgrund unnötig fließendem Gleichstrom anzugeben.

Diese Aufgabe wird gemäß der Erfindung gelöst durch eine Zweispannungsquellen-Schnittstellenschaltung, die gekennzeichnet ist durch einen n-Kanal-CMOS-Transistor n₁ zum Empfang eines Eingangssignals Vi_n an seiner GATE-Elektrode; einen Inverter IV_a zum Umwandeln des Eingangssignals Vi_n; einen n-Kanal-CMOS- Transistor n₂, der das Ausgangssignal des Inverters IV_a empfängt und eine Halteschaltung, die an einer Quelle V_H mit hoher Spannung liegt und zwischen die DRAIN-Elektroden der n-Kanal- CMOS-Transistoren n₁ und n₂ geschaltet ist.

Weitere Merkmale und Vorteile der Erfindung ergeben sich aus der nachfolgenden Beschreibung eines Ausführungsbeispiels der Erfindung anhand der Zeichnungen. Es zeigen:

Fig. 1 ein Schaltbild einer bekannten Zweispannungsquellen- Schnittstellenschaltung;

Fig. 2 ein allgemeines Blockdiagramm des Ausführungsbeispiels einer erfindungsgemäßen Zweispannungsquellen- Schnittstellenschaltung;

Fig. 3 ein detaillierteres Schaltbild des Ausführungsbeispiels nach Fig. 2; und

Fig. 4A, B Eingangs-/Ausgangssignalformen der erfindungsgemäßen Schaltung nach Fig. 2 bzw. 3.

Nachstehend wird auf die Fig. 2 bis 4A und B Bezug genommen und der Aufbau und die Funktion der erfindungsgemäßen Schaltung näher erläutert.

Der GATE-Elektrode eines n-Kanal-CMOS-Transistors n₁ wird ein Eingangssignal Vi_n im Bereich von 0 bis 3,3 V zugeführt. Eine Halteschaltung 1 ist mit einer Quelle mit hoher Spannung V_H von etwa 5 V verbunden. Das Eingangssignal V_in wird mittels eines Inverters IV_a invertiert und das invertierte Signal V_in wird einem n-Kanal-CMOS-Transistor n₂ zugeführt. Dies bedeutet, daß beim Einschalten des CMOS-Transistors n₁ der CMOS-Transistor n₂ gesperrt wird und umgekehrt.

In der Halteschaltung 1 sind zwei gegensinnig parallel geschaltete Inverter IV_b und IV_c vorgesehen, die an den Punkten P und Q miteinander verbunden sind, und die Halteschaltung 1 gibt ein Signal entweder vom Knoten P oder vom Knoten Q ab. Im einzelnen bedeutet dies, daß beim Übergang des Eingangssignals V_in von 0 auf 3,3 V (vgl. Fig. 4A) das Ausgangssignal V_out am Knoten Q der Halteschaltung 1 vom hohen Signalpegel auf einen niedrigen Wert verschoben wird. Wenn andererseits das Eingangssignal V_in von 3,3 V gegen 0 V abfällt, geht auch V_out von einem hohen auf einen niedrigen Wert über.

Wenn somit das Eingangssignal von einem niedrigen auf einen hohen Wert verschoben wird, während der Knoten P der Halteschaltung 1 auf hohem Potential (5 V) liegt und der Knoten Q auf niedrigem Potential (0 V) (siehe Fig. 4A), dann wird der gesperrte CMOS-Transistor n₁ in den leitenden Zustand versetzt, während der CMOS-Transistor n₂ von dem leitenden in den Sperrzustand durch den Inverter IV_a versetzt wird, so daß ein Strompfad durch den CMOS-Transistor n₁ zur Verschiebung des Potentials am Knoten P in Richtung 0 V gebildet wird. Somit wird das Ausgangssignal V_out der Halteschaltung 1, d. h. das Potential am Knoten Q auf den hohen Wert von 5 V verschoben, so daß als Merkmal der Halteschaltung sämtliche Strompfade gesperrt werden und eine stabile Ausgangsspannung V_out aufrechterhalten wird.

Wird andererseits das Eingangssignal Vi_n von einem hohen auf einen niedrigen Wert geändert, während das Knotenpotential an P der Halteschaltung 1 auf niedrigem Potential (0 V) liegt und das Knotenpotential an Q einen hohen Wert (5 V) hat, dann wird der leitende CMOS-Transistor n₁ gesperrt, während der CMOS- Transistor n₂ durch den Inverter IV_a vom Sperrzustand in den leitenden Zustand gebracht wird, so daß ein Strompfad gebildet wird durch den CMOS-Transistor n₂, wobei das Potential am Knoten Q, d. h. das Ausgangssignal V_out der Halteschaltung 1 auf den niedrigen Wert 0 V gebracht und auf diesem gehalten wird.

Die Halteschaltung gibt somit ein Signal von dem einen oder anderen Knoten P bzw. Q ohne Leistungsverlust durch Gleichstrom ab, so daß die Verlustleistung reduziert werden kann.

Claims (3)

1. Zweispannungsquellen-Schnittstellenschaltung, gekennzeichnet durch:

• - einen n-Kanal-CMOS-Transistor (n₁), an dessen GATE- Elektrode ein Eingangssignal (V_in) anlegbar ist;
• - einen Inverter (IV_a) zum Invertieren des Eingangssignals (V_in),
• - einen n-Kanal-CMOS-Transistor (n₂), dessen GATE-Elektrode das Ausgangssignal des Inverters (IV_a) zugeführt wird, und
• - eine Halteschaltung (1), die zwischen die DRAIN- Elektroden der CMOS-Transistoren (n₁, n₂) gelegt und mit einer Quelle (V_H) hoher Spannung verbunden ist.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Halteschaltung (1) zwei Inverter (IV_b, IV_c) umfaßt.

3. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß zwei Inverter (IV_b, IV_c) zueinander gegenseitig parallel geschaltet sind.