DE3821230A1

DE3821230A1 - Testanordnung zur erzeugung von testmustern fuer den test von mikroprozessoren

Info

Publication number: DE3821230A1
Application number: DE19883821230
Authority: DE
Inventors: Hans-Peter Dipl Ing Klug
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1988-06-23
Filing date: 1988-06-23
Publication date: 1989-12-28
Also published as: WO1989012862A1

Description

Technisches Gebiet

Die Erfindung betrifft eine Testanordnung gemäß dem Oberbegriff des Anspruchs 1.

Stand der Technik

Aus der IEEE-Druckschrift "Experimental Results from Random Testing of Microprocessors" von X. Fedi und R. David, 1984, Seiten 225 bis 230, ist es bekannt, Mikroprozessoren mit zu fällig generierten Testmustern zu beaufschlagen, um ihre Funktionen zu testen. Die Binärkombinationen der Testmuster stellen in der Regel Befehle dar, die den Mikroprozessor zu bestimmten Grundoperationen veranlassen. Bei allen möglichen Binärkombinationen, die durch die Bitbreite der Testmuster bzw. der Ein-/Ausgänge der Mikroprozessoren festgelegt sind, treten jedoch auch Kombinationen auf, die zu keiner sinnvollen Opera tion des Mikroprozessors führen und daher eine ganze Testproze dur unbrauchbar machen können. Beim Stand der Technik ist daher vorgesehen, alle möglichen Operationscodes abzuspeichern und die Testmuster erst nach einer Kontrolle auf den zu testenden Mikro prozessor durchzuschalten.

Darstellung der Erfindung

Der Erfindung liegt die Aufgabe zugrunde, eine Testanordnung zu schaffen, bei der mit minimalem Aufwand die Beaufschlagung des zu testenden Mikroprozessors mit unzulässigen, nicht les baren Testmustern verhindert ist.

Zur Lösung dieser Aufgabe weist eine Testanordnung der ein gangs angegebenen Art die Merkmale des Kennzeichens des An spruchs 1 auf.

Vorteilhaft ist bei der erfindungsgemäßen Anordnung, daß eine Selektion der Testmuster nur hinsichtlich der unzulässigen Testmuster erfolgt, deren Anzahl relativ gering ist und die durch eine einfache Versuchsschaltung bzw. durch einen Probe lauf ermittelt werden können. Die Ermittlung der unzulässigen Testmuster kann durch Auswertung der Datenblätter der zu te stenden Mikroprozessoren erfolgen, beispielsweise für den Mikroprozessor 8086 der Fa. Intel aus "Intel Manual 8086", Tabelle 1-23 auf den Seiten 1-52 bis 1-60.

Die Befehlszyklen, in denen unzulässige Testmuster erkannt werden, können in vorteilhafter Weise auch dazu benutzt werden, spezielle, vorgegebene Testmuster auf den Mikroprozessor durch zuschalten, um ein besseres Testergebnis zu erhalten. Vorteil hafte Ausbildungen der erfindungsgemäßen Testanordnung sind in den Unteransprüchen angegeben.

Kurze Beschreibung der Zeichnung

Die Erfindung wird anhand der Zeichnung erläutert, wobei

Fig. 1 eine schematische Anordnung eines Testmustergenerators mit Prüfling,

Fig. 2 ein Ausführungsbeispiel eines Testmustergenerators,

Fig. 3 ein erstes Ausführungsbeispiel einer Testanordnung mit Schaltnetz,

Fig. 4 ein zweites Ausführungsbeispiel einer Testanordnung mit Schaltnetz und Register und

Fig. 5 ein drittes, noch erweitertes Ausführungsbeispiel einer Testanordnung zeigt.

Bester Weg zur Ausführung der Erfindung

Bei einer Testanordnung nach Fig. 1 wird eine syntaktisch kor rekte Testmustermenge für einen Mikroprozessor µP, die keine illegalen Operationscodes mehr enthalten soll, mit einem Test mustergenerator TMG erzeugt. Im Testmodus ist der Testmuster generator TMG über einen Datenbus DB an den Mikroprozessor µP gekoppelt, wie es in Fig. 1 dargestellt ist. Das Taktsignal Φ für den Testmustergenerator TMG ist so konzipiert, daß dem Mikroprozessor µP in jedem Befehlslesezyklus eine neue Binär kombination als Befehl zur Verfügung gestellt wird.

Der Testmustergenerator TMG besteht aus zwei Funktionsblöcken, die anhand der Fig. 2 näher erläutert werden. Ein linear rück gekoppeltes Schieberegister LFSR erzeugt mit Flip-Flops FF 1 . . . FF 16 pseudozufällige Binärkombinationen, welche die Eingangs signale eines Filters F darstellen. Das Filter F verhindert zum einen das Auftreten von illegalen Operationscodes auf dem Daten bus DB und außerdem ergänzt es die vom Schieberegister LFSR erzeugte Testmustermenge durch weitere für die Testprozedur sinnvolle Operationscodes. Fig. 2 zeigt eine exemplarische Realisierung für einen 16 Bit breiten Datenbus DB, der bei Mikroprozessoren häufig verwendet wird. Die beschriebene Anord nung kann jedoch für beliebige Datenbusbreiten verwendet werden.

Ein weiteres Ausführungsbeispiel der Testanordnung mit Filter ist in Fig. 3 dargestellt. Die parallelen Ausgänge A des Schieberegisters LFSR sind mit einem Multiplexer MUX und einem Schaltnetz SN verbunden. Ein Ausgangssignal x des Schaltnetzes SN steuert im vorliegenden Fall den Multiplexer MUX derart, daß er wahlweise den Wert der Ausgänge A oder des Anschlusses B auf den Datenbus DB legt.

Liegt an den Ausgängen A ein legaler Operationscode für den zu testenden Mikroprozessor µP an, so ist in diesem Fall der Wert x=0, und die Ausgänge A werden direkt auf den Datenbus DB geschaltet.

Liegt an den Ausgängen A ein illegaler Operationscode, so ist x=1, und somit wird der Anschluß B auf den Ausgang des Test mustergenerators TMG geschaltet. Am Anschluß B liegt immer ein legaler Operationscode an, dessen Binärkombination vom Anwender der Testanordnung fest eingestellt werden kann.

In diesem Ausführungsbeispiel wird somit eine Testmustermenge erzeugt, bei der die illegalen Operationscodes durch einen vom Anwender festgelegten legalen Operationscode ersetzt werden.

Ein zweites Ausführungsbeispiel ist in Fig. 4 dargestellt.

In Abwandlung zum Ausführungsbeispiel nach Fig. 3 wird hier der Wert des Anschlusses B einem Register REG entnommen. Wenn das Schieberegister LFSR einen legalen Operationscode generiert, so wird dieser auf den Datenbus DB gelegt und außerdem in das Re gister REG geschrieben. Dazu wird ein Steuertakt S für das Re gister REG aus dem verzögerten Taktsignal Φ und dem Signal x gewonnen. Das Register REG soll nur dann den Wert der Ausgänge A übernehmen, wenn dieser als legaler Operationscode erkannt wurde.

Wenn an den Ausgängen A ein illegaler Operationscode anliegt, wird der Inhalt des Registers REG auf den Datenbus DB geschal tet. Auf diese Weise wird in diesem Ausführungsbeispiel eine Testmustermenge erzeugt, bei der jeder illegale Operationscode durch den zuvor generierten legalen Operationscode ersetzt wird.

Der wesentliche Vorteil dieses Ausführungsbeispiels ist, daß nur das Schaltnetz SN prozessorspezifisch ist und der übrige Teil der Testanordnung universell einsetzbar ist. Außerdem werden die illegalen Operationscodes nicht durch einen festen Befehl, wie beim Ausführungsbeispiel nach Fig. 3, ersetzt, sondern durch verschiedene Operationscodes. Dies erhöht die Effektivität der generierten Testmustermenge.

Ein drittes Ausführungsbeispiel ist in Fig. 5 dargestellt. In Abwandlung zum vorher beschriebenen Ausführungsbeispiel werden hier die illegalen Operationscodes durch Befehle ersetzt, die vom Anwender in einem programmierbaren Logikschaltkreis PLA definiert werden. Damit können gezielt Befehlsklassen generiert werden, die ansonsten vom Schieberegister LFSR selten erzeugt werden oder die Effektivität der Testmustermenge erhöhen, indem nacheinander alle Registerinhalte des Mikroprozessors µP ausge lesen werden.

Die Arbeitsweise dieser Testanordnung ist prinzipiell ver gleichbar mit der des Ausführungsbeispiels nach Fig. 4, bis auf die Tatsache, daß das Signal am Anschluß B auch am Aus gang des programmierbaren Logikschaltkreises PLA auftritt, welches durch einen Ringzähler RZ adressiert wird. Dadurch können aufeinanderfolgende illegale Operationscodes durch unterschiedliche, vom Anwender bestimmbare legale Operations codes ersetzt werden. Dieses Ausführungsbeispiel ermöglicht damit eine außerordentlich effiziente Testmustergenerierung, die aber einen entsprechenden Systemaufwand erforderlich macht.

Allen dargestellten Ausführungsbeispielen ist das Schaltnetz SN gemeinsam, dessen Ausgangssignal x von 0 nach 1 wechselt, so bald das Schieberegister LFSR einen illegalen Operationscode generiert. Diese Schaltfunktion wird mit Hilfe eines aus UND- bzw. ODER-Gattern aufgebauten Schaltnetzminimierers ermittelt, der als Eingabedaten den im Manual des zu testenden Mikropro zessors µP spezifizierten Befehlssatz der illegalen Operations codes erhält.

Gewerbliche Anwendbarkeit

Die Erfindung ist vor allem bei Testanordnungen anwendbar, die zum Testen von Datenverarbeitungseinheiten geeignet sind, welche unterschiedliche Mikroprozessoren in ihren Zentraleinheiten aufweisen.

Claims

1. Testanordnung zur Erzeugung von Testmustern für den Test von Mikroprozessoren, bei der

- in mindestens einem Testmustergenerator (TMG) pseudozufällige Binärkombinationen erzeugt werden, mit denen der Mikroprozes sor (µP) beaufschlagt wird, und
- während des Tests des Mikroprozessors (µP) in jedem Befehls lesezyklus eine neue Binärkombination zur Verfügung gestellt wird,

dadurch gekennzeichnet, daß

- der die Testmuster in Form von Operationscodes generierende Testmustergenerator (TMG) ein Filter (F) enthält, das alle illegalen, nicht lesbaren Operationscodes erkennt, die Durch schaltung dieser für den Mikroprozessor nicht lesbaren, ille galen Operationscodes verhindert und sie durch lesbare Opera tionscodes ersetzt.

2. Testanordnung nach Anspruch 1, dadurch gekenn zeichnet, daß

- das Filter (F) einen Multiplexer (MUX) und ein Schaltnetz (SN) aufweist, wobei
- beim Auftreten eines legalen Operationscodes an Ausgängen (A) das Schaltnetz (SN) den Multiplexer (MUX) derart steu ert, daß der Operationscode direkt durchgeschaltet wird und beim Auftreten eines illegalen Operationscodes ein vorge gebener legaler Operationscode durchgeschaltet wird.

3. Testanordnung nach Anspruch 2, dadurch gekenn zeichnet, daß

- ein Register (REG) vorhanden ist, in das die legalen Opera tionscodes eingeschrieben werden, und daß
- beim Auftreten eines illegalen Operationscodes der zuletzt eingelesene legale Operationscode aus dem Register (REG) ausgelesen und durchgeschaltet wird.

4. Testanordnung nach Anspruch 2, dadurch gekenn zeichnet, daß

- ein programmierbarer Logikschaltkreis (PLA) vorhanden ist, der in der Lage ist, eine Anzahl legaler Operationscodes zu erzeugen, die im Falle des Auftretens illegaler Operations codes durchgeschaltet werden.

5. Testanordnung nach einem der vorhergehenden Ansprüche, da durch gekennzeichnet, daß

- das Schaltnetz (SN) als Ausgangssignal (x) die logischen Größen "0" oder "1" erzeugt, in Abhängigkeit von der Überein stimmung/Nichtübereinstimmung der im Testmustergenerator (TMG) erzeugten Operationscodes mit einer in einem vorgegebenen Katalog vorhandenen Binärkombination,
- wobei das Schaltnetz (SN) aus einer Anzahl logischer Gatter (UND, ODER) aufgebaut ist, die derart miteinander verknüpft sind, daß jeweils bei Anliegen einer illegalen Binärkombi nation an den parallelen Eingängen des Schaltnetzes (SN) am Ausgang die logische Größe "1" auftritt.