WO1989012862A1 - Test arrangement for producing test data for testing microprocessors - Google Patents
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- G01R31/3181—Functional testing
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Definitions
- Test arrangement for generating test patterns for testing microprocessors
- the invention relates to a test arrangement according to the preamble of claim 1.
- the invention has for its object to provide a test arrangement in which the application of impermissible, unreadable test patterns to the microprocessor to be tested is prevented with minimal effort.
- test arrangement of the type specified at the outset has the features of the characterizing part of claim 1.
- test patterns are selected only with regard to the impermissible test patterns, the number of which is relatively small and which can be determined by a simple test circuit or by a trial run.
- the impermissible test patterns can be determined by evaluating the data sheets of the microprocessors to be tested, for example for the 8086 microprocessor from Intel from "Intel Manual 8086", Table 1-23 on pages 1-52 to 1-60.
- command cycles in which inadmissible test patterns are recognized can also advantageously be used to connect special, predetermined test patterns to the microprocessor in order to obtain a better test result.
- Advantageous developments of the test arrangement according to the invention are specified in the subclaims.
- FIG. 1 shows a schematic arrangement of a test pattern generator with a test object
- FIG. 2 shows an exemplary embodiment of a test pattern generator
- FIG. 3 shows a first exemplary embodiment of a test arrangement with switching network
- FIG. 4 shows a second exemplary embodiment of a test arrangement with switching network and register
- FIG shows a third, yet extended embodiment of a test arrangement.
- a syntactically correct test pattern set for a microprocessor ⁇ P which should no longer contain any illegal operation codes, is generated with a test pattern generator TMG.
- the test pattern generator TMG is coupled to the microprocessor ⁇ P via a data bus DB, as shown in FIG. 1.
- the clock signal 0 for the test pattern generator TMG is designed in such a way that the microprocessor ⁇ P is provided with a new binary combination as a command in each command reading cycle.
- the test pattern generator TMG consists of two function blocks, which are explained in more detail with reference to FIG. 2.
- a linear feedback coupled shift register LFSR uses flip-flops FF1 ... FF16 to generate pseudo-random binary combinations which represent the input signals of a filter F.
- the filter F on the one hand prevents the occurrence of illegal operation codes on the data bus DB and also supplements the test pattern set generated by the shift register LFSR with further operation codes which are useful for the test procedure.
- FIG. 2 shows an exemplary implementation for a 16 bit wide data bus DB, which is often used in microprocessors. However, the arrangement described can be used for any data bus widths.
- FIG. 3 Another embodiment of the test arrangement with filter is shown in FIG. 3.
- the parallel outputs A of the shift register LFSR are connected to a multiplexer MUX and a switching network SN.
- An output signal x of the switching network SN controls the multiplexer MUX in the present case in such a way that it optionally places the value of the outputs A or the connector B on the data bus DB.
- connection B there is always a legal operation code, the binary combination of which can be set by the user of the test arrangement.
- a test pattern set is thus generated in which the illegal operation codes are replaced by a legal operation code specified by the user.
- connection B is taken from a register REG here. If the shift register LFSR generates a legal operation code, this is placed on the data bus DB and also written into the register REG. For this purpose, a control clock S for the register REG is obtained from the delayed clock signal 0 and the signal x. The register REG should only take on the value of the outputs A if this has been recognized as a legal operation code.
- the main advantage of this embodiment is that only the switching network SN is processor-specific and the rest of the test arrangement can be used universally.
- the illegal operation codes are not replaced by a fixed command, as in the embodiment according to FIG. 3, but by different operation codes. This increases the effectiveness of the generated test pattern set.
- a third exemplary embodiment is shown in FIG. 5.
- the illegal operation codes are replaced here by commands which are defined by the user in a programmable logic circuit PLA. This enables specific command classes to be generated which are otherwise rarely generated by the shift register LFSR or which increase the effectiveness of the test pattern set by all register contents of the microprocessor ⁇ P are read out in succession.
- the switching network SN whose output signal x changes from 0 to 1, is common to all the exemplary embodiments shown, as soon as the shift register LFSR generates an illegal operation code.
- This switching function is determined with the aid of a switching network minimizer constructed from AND or OR gates, which receives as input data the instruction set of the illegal operation codes specified in the manual of the microprocessor ⁇ P to be tested.
- the invention is particularly applicable to test arrangements which are suitable for testing data processing units which have different microprocessors in their central units.
Abstract
In the test arrangement disclosed, at least one test data generator (TDG) produces pseudorandom binary combinations which are fed into the microprocessor ($g(m)P). To prevent the introduction of undesirable combinations, the test data generator (TDG) is provided with a filter (F), which recognizes all illegal, illegible operation codes, prevents said codes from being switched through and replaces them by legible operation codes. This test arrangement can be used for a large number of microprocessors.
Description
Testanordnung zur Erzeugung von Testmustern für den Test von Mikroprozessoren Test arrangement for generating test patterns for testing microprocessors
Technisches GebietTechnical field
Die Erfindung betrifft eine Testanordnung gemäB dem Oberbegriff des Anspruchs 1.The invention relates to a test arrangement according to the preamble of claim 1.
Stand der TechnikState of the art
Aus der IEEE-Druckschrift "Experimental Results from Random Testing of Microprocessors" von X. Fedi und R. David, 1984, Seiten 225 bis 230, ist es bekannt, Mikroprozessoren mit zu¬ fällig generierten Testmustern zu beaufschlagen, um ihre Funktionen zu testen. Die Binärkombinationen der Testmuster stellen in der Regel Befehle dar, die den Mikroprozessor zu bestimmten Grundoperationen veranlassen. Bei allen möglichen Binärkombinationen, die durch die Bitbreite der Testmuster bzw. der Ein-/Ausgänge der Mikroprozessoren festgelegt sind, treten jedoch auch Kombinationen auf, die zu keiner sinnvollen Opera¬ tion des Mikroprozessors führen und daher eine ganze Testproze¬ dur unbrauchbar machen können. Beim Stand der Technik ist daher vorgesehen, alle möglichen Operationscodes abzuspeichern und die Testmuster erst nach einer Kontrolle auf den zu testenden Mikroprozessor durchzuschalten.From the IEEE publication "Experimental Results from Random Testing of Microprocessors" by X. Fedi and R. David, 1984, pages 225 to 230, it is known to apply randomly generated test patterns to microprocessors in order to test their functions. The binary combinations of the test patterns usually represent commands that cause the microprocessor to perform certain basic operations. With all possible binary combinations, which are determined by the bit width of the test pattern or the inputs / outputs of the microprocessors, combinations also occur which do not lead to a sensible operation of the microprocessor and can therefore render an entire test procedure unusable. The prior art therefore provides for all possible operation codes to be stored and for the test pattern to be switched through only after the microprocessor to be tested has been checked.
Darstellung der ErfindungPresentation of the invention
Der Erfindung liegt die Aufgabe zugrunde, eine Testanordnung zu schaffen, bei der mit minimalem Aufwand die Beaufschlagung des zu testenden Mikroprozessors mit unzulässigen, nicht les¬ baren Testmustern verhindert ist.The invention has for its object to provide a test arrangement in which the application of impermissible, unreadable test patterns to the microprocessor to be tested is prevented with minimal effort.
Zur Lösung dieser Aufgabe weist eine Testanordnung der ein¬ gangs angegebenen Art die Merkmale des Kennzeichens des An¬ spruchs 1 auf.To achieve this object, a test arrangement of the type specified at the outset has the features of the characterizing part of claim 1.
Ersatzblatt
Vorteilhaft ist bei der erfindungsgemäßen Anordnung, daß eine Selektion der Testmuster nur hinsichtlich der unzulässigen Testmuster erfolgt, deren Anzahl relativ gering ist und die durch eine einfache Versuchsschaltung bzw. durch einen Probe¬ lauf ermittelt werden können. Die Ermittlung der unzulässigen Testmuster kann durch Auswertung der Datenblätter der zu te¬ stenden Mikroprozessoren erfolgen, beispielsweise für den Mikroprozessor 8086 der Fa. Intel aus "Intel Manual 8086", Tabelle 1-23 auf den Seiten 1-52 bis 1-60.Spare sheet It is advantageous in the arrangement according to the invention that the test patterns are selected only with regard to the impermissible test patterns, the number of which is relatively small and which can be determined by a simple test circuit or by a trial run. The impermissible test patterns can be determined by evaluating the data sheets of the microprocessors to be tested, for example for the 8086 microprocessor from Intel from "Intel Manual 8086", Table 1-23 on pages 1-52 to 1-60.
Die Befehlszyklen, in denen unzulässige Testmuster erkannt werden, können in vorteilhafter Weise auch dazu benutzt werden, spezielle, vorgegebene Testmuster auf den Mikroprozessor durch¬ zuschalten, um ein besseres Testergebnis zu erhalten. Vorteil¬ hafte Ausbildungen der erfindungsgemäßen Testanordnung sind in den Unteransprüchen angegeben.The command cycles in which inadmissible test patterns are recognized can also advantageously be used to connect special, predetermined test patterns to the microprocessor in order to obtain a better test result. Advantageous developments of the test arrangement according to the invention are specified in the subclaims.
Kurze Beschreibung der ZeichnungBrief description of the drawing
Die Erfindung wird anhand der Zeichnung erläutert, wobei Figur 1 eine schematische Anordnung eines Testmustergenerators mit Prüfling, Figur 2 ein Ausführungsbeispiel eines Testmustergenerators, Figur 3 ein erstes Ausführungsbeispiel einer Testanordnung mit Schaltnetz, Figur 4 ein zweites Ausführungsbeispiel einer Testanordnung mit Schaltnetz und Register und Figur 5 ein drittes, noch erweitertes Ausführungsbeispiel einer Testanordnung zeigt.The invention is explained on the basis of the drawing, in which FIG. 1 shows a schematic arrangement of a test pattern generator with a test object, FIG. 2 shows an exemplary embodiment of a test pattern generator, FIG. 3 shows a first exemplary embodiment of a test arrangement with switching network, FIG. 4 shows a second exemplary embodiment of a test arrangement with switching network and register, and FIG shows a third, yet extended embodiment of a test arrangement.
Bester Weg zur Ausführung der ErfindungBest way to carry out the invention
Bei einer Testanordnung nach Figur 1 wird eine syntaktisch kor¬ rekte Testmustermenge für einen Mikroprozessor μP, die keine illegalen Operationscodes mehr enthalten soll, mit einem Test¬ mustergenerator TMG erzeugt. Im Testmodus ist der Testmuster¬ generator TMG über einen Datenbus DB an den Mikroprozessor μP gekoppelt, wie es in Figur 1 dargestellt ist. Das Taktsignal 0
für den Testmustergenerator TMG ist so konzipiert, daß dem Mikroprozessor μP in jedem Befehlslesezyklus eine neue Binär¬ kombination als Befehl zur Verfügung gestellt wird.In a test arrangement according to FIG. 1, a syntactically correct test pattern set for a microprocessor μP, which should no longer contain any illegal operation codes, is generated with a test pattern generator TMG. In the test mode, the test pattern generator TMG is coupled to the microprocessor μP via a data bus DB, as shown in FIG. 1. The clock signal 0 for the test pattern generator TMG is designed in such a way that the microprocessor μP is provided with a new binary combination as a command in each command reading cycle.
Der Testmustergenerator TMG besteht aus zwei Funktionsblöcken, die anhand der Figur 2 näher erläutert werden. Ein linear rück¬ gekoppeltes Schieberegister LFSR erzeugt mit Flip-Flops FF1 ... FF16 pseudozufällige Binärkombinationen, welche die Eingangs¬ signale eines Filters F darstellen. Das Filter F verhindert zum einen das Auftreten von illegalen Operationscodes auf dem Da¬ tenbus DB und außerdem ergänzt es die vom Schieberegister LFSR erzeugte Testmustermenge durch weitere für die Testprozedur sinnvolle Operationscodes. Figur 2 zeigt eine exemplarische Realisierung für einen 16 Bit breiten Datenbus DB, der bei Mikroprozessoren häufig verwendet wird. Die beschriebene An¬ ordnung kann jedoch für beliebige Datenbusbreiten verwendet werden.The test pattern generator TMG consists of two function blocks, which are explained in more detail with reference to FIG. 2. A linear feedback coupled shift register LFSR uses flip-flops FF1 ... FF16 to generate pseudo-random binary combinations which represent the input signals of a filter F. The filter F on the one hand prevents the occurrence of illegal operation codes on the data bus DB and also supplements the test pattern set generated by the shift register LFSR with further operation codes which are useful for the test procedure. FIG. 2 shows an exemplary implementation for a 16 bit wide data bus DB, which is often used in microprocessors. However, the arrangement described can be used for any data bus widths.
Ein weiteres Ausführungsbeispiel der Testaπordnung mit Filter ist in Figur 3 dargestellt. Die parallelen Ausgänge A des Schieberegisters LFSR sind mit einem Multiplexer MUX und einem Schaltnetz SN verbunden. Ein Ausgangssignal x des Schaltnetzes SN steuert im vorliegenden Fall den Multiplexer MUX derart, daß er wahlweise den Wert der Ausgänge A oder des Anschlusses B auf den Datenbus DB legt.Another embodiment of the test arrangement with filter is shown in FIG. 3. The parallel outputs A of the shift register LFSR are connected to a multiplexer MUX and a switching network SN. An output signal x of the switching network SN controls the multiplexer MUX in the present case in such a way that it optionally places the value of the outputs A or the connector B on the data bus DB.
Liegt an den Ausgängen A ein legaler Operationscode für den zu testenden Mikroprozessor μP an, so ist in diesem Fall der Wert x = 0, und die Ausgänge A werden direkt auf den Datenbus DB geschaltet.If there is a legal operation code for the microprocessor μP to be tested at the outputs A, the value x = 0 in this case and the outputs A are switched directly to the data bus DB.
Liegt an den Ausgängen A ein illegaler Operationscode, so ist x = 1, und somit wird der Anschluß B auf den Ausgang des Test¬ mustergenerators TMG geschaltet. Am Anschluß B liegt immer ein legaler Operationscode an, dessen Binärkombination vom Anwender der Testanordnung fest eingestellt werden kann.If there is an illegal operation code at the outputs A, x = 1, and thus the connector B is switched to the output of the test pattern generator TMG. At connection B there is always a legal operation code, the binary combination of which can be set by the user of the test arrangement.
Ersatebfatf
In diesem Ausführungsbeispiel wird somit eine Testmuster¬ menge erzeugt, bei der die illegalen Operationscodes durch einen vom Anwender festgelegten legalen Operationscode ersetzt werden.Spare parts In this exemplary embodiment, a test pattern set is thus generated in which the illegal operation codes are replaced by a legal operation code specified by the user.
Ein zweites Ausführungsbeispiel ist in Figur 4 dargestellt. In Abwandlung zum Ausführungsbeispiel nach Figur 3 wird hier der Wert des Anschlusses B einem Register REG entnommen. Wenn das Schieberegister LFSR einen legalen Operationscode generiert, so wird dieser auf den Datenbus DB gelegt und außerdem in das Re¬ gister REG geschrieben. Dazu wird ein Steuertakt S für das Re¬ gister REG aus dem verzögerten Taktsignal 0 und dem Signal x gewonnen. Das Register REG soll nur dann den Wert der Ausgänge A übernehmen, wenn dieser als legaler Operationscode erkannt wurde.A second embodiment is shown in Figure 4. In a modification of the exemplary embodiment according to FIG. 3, the value of connection B is taken from a register REG here. If the shift register LFSR generates a legal operation code, this is placed on the data bus DB and also written into the register REG. For this purpose, a control clock S for the register REG is obtained from the delayed clock signal 0 and the signal x. The register REG should only take on the value of the outputs A if this has been recognized as a legal operation code.
Wenn an den Ausgängen A ein illegaler Operationscode anliegt, wird der Inhalt des Registers REG auf den Datenbus DB geschal¬ tet. Auf diese Weise wird in diesem Ausführungsbeispiel eine Testmustermenge erzeugt, bei der jeder illegale Operationscode durch den zuvor generierten legalen Operationscode ersetzt wird.If an illegal operation code is present at the outputs A, the content of the register REG is switched to the data bus DB. In this way, a test pattern set is generated in this exemplary embodiment, in which each illegal operation code is replaced by the previously generated legal operation code.
Der wesentliche Vorteil dieses Ausführungsbeispiels ist, daß nur das Schaltnetz SN prozessorspezifisch ist und der übrige Teil der Testanordnung universell einsetzbar ist. Außerdem werden die illegalen Operationscodes nicht durch einen festen Befehl, wie beim Ausführungsbeispiel nach Figur 3, ersetzt, sondern durch verschiedene Operationscodes. Dies erhöht die Effektivität der generierten Testmustermenge.The main advantage of this embodiment is that only the switching network SN is processor-specific and the rest of the test arrangement can be used universally. In addition, the illegal operation codes are not replaced by a fixed command, as in the embodiment according to FIG. 3, but by different operation codes. This increases the effectiveness of the generated test pattern set.
Ein drittes Ausführungsbeispiel ist in Figur 5 dargestellt. In Abwandlung zum vorher beschriebenen Ausführungsbeispiel werden hier die illegalen Operationscodes durch Befehle ersetzt, die vom Anwender in einem programmierbaren Logikschaltkreis PLA definiert werden. Damit können gezielt Befehlsklassen generiert werden, die ansonsten vom Schieberegister LFSR selten erzeugt werden oder die Effektivität der Testmustermenge erhöhen, indem
nacheinander alle Registerinhalte des Mikroprozessors μP ausge¬ lesen werden.A third exemplary embodiment is shown in FIG. 5. In a modification of the previously described exemplary embodiment, the illegal operation codes are replaced here by commands which are defined by the user in a programmable logic circuit PLA. This enables specific command classes to be generated which are otherwise rarely generated by the shift register LFSR or which increase the effectiveness of the test pattern set by all register contents of the microprocessor μP are read out in succession.
Die Arbeitsweise dieser Testanordnung ist prinzipiell ver¬ gleichbar mit der des Ausführungsbeispiels nach Figur 4, bis auf die Tatsache, daß das Signal am Anschluß B auch am Aus¬ gang des programmierbaren Logikschaltkreises PLA auftritt, welches durch einen Ringzähler RZ adressiert wird. Dadurch können aufeinanderfolgende illegale Operationscodes durch unterschiedliche, vom Anwender bestimmbare legale Operations¬ codes ersetzt werden. Dieses Ausführungsbeispiel ermöglicht damit eine außerordentlich effiziente Testmustergenerierung, die aber einen entsprechenden Systemaufwand erforderlich macht.The method of operation of this test arrangement is in principle comparable to that of the exemplary embodiment according to FIG. 4, except for the fact that the signal at connection B also occurs at the output of the programmable logic circuit PLA, which is addressed by a ring counter RZ. As a result, successive illegal operation codes can be replaced by different legal operation codes which can be determined by the user. This embodiment thus enables an extremely efficient test pattern generation, which however requires a corresponding system outlay.
Allen dargestellten Ausführungsbeispielen ist das Schaltnetz SN gemeinsam, dessen Ausgangssignal x von 0 nach 1 wechselt, so¬ bald das Schieberegister LFSR einen illegalen Operationscode generiert. Diese Schaltfunktion wird mit Hilfe eines aus UND- bzw. ODER-Gattern aufgebauten Schaltnetzmini ierers ermittelt, der als Eingabedaten den im Manual des zu testenden Mikropro¬ zessors μP spezifizierten Befehlssatz der illegalen Operations¬ codes erhält.The switching network SN, whose output signal x changes from 0 to 1, is common to all the exemplary embodiments shown, as soon as the shift register LFSR generates an illegal operation code. This switching function is determined with the aid of a switching network minimizer constructed from AND or OR gates, which receives as input data the instruction set of the illegal operation codes specified in the manual of the microprocessor μP to be tested.
Gewerbliche AnwendbarkeitIndustrial applicability
Die Erfindung ist vor allem bei Testanordnungen anwendbar, die zum Testen von Datenverarbeitungseinheiten geeignet sind, wel¬ che unterschiedliche Mikroprozessoren in ihren Zentraleinheiten aufweisen.The invention is particularly applicable to test arrangements which are suitable for testing data processing units which have different microprocessors in their central units.
Ersatzbfatt
Spare fatt
Claims
1. Testanordnung zur Erzeugung von Testmustern für den Test von Mikroprozessoren, bei der1. Test arrangement for generating test patterns for the test of microprocessors in which
- in mindestens einem Testmustergenerator (TMG) pseudozufällige Binärkombinationen erzeugt werden, mit denen der Mikroprozes¬ sor (μP) beaufschlagt wird, und- Pseudo-random binary combinations are generated in at least one test pattern generator (TMG), with which the microprocessor (μP) is applied, and
- während des Tests des Mikroprozessors (μP) in jedem Befehls¬ lesezyklus eine neue Binärkombination zur Verfügung gestellt wird, d a d u r c h g e k e n n z e i c h n e t , daß- During the test of the microprocessor (μP), a new binary combination is made available in each command reading cycle, that is, that a
- der die Testmuster in Form von Operationscodes generierende Testmustergenerator (TMG) ein Filter (F) enthält, das alle illegalen, nicht lesbaren Operationscodes erkennt, die Durch¬ schaltung dieser für den Mikroprozessor nicht lesbaren, ille¬ galen Operationscodes verhindert und sie durch lesbare Opera¬ tionscodes ersetzt.- The test pattern generator (TMG) which generates the test pattern in the form of operation codes contains a filter (F) which detects all illegal, unreadable operation codes, prevents the throughput of these illegal operation codes which cannot be read by the microprocessor and prevents them from being read by Opera ¬ tion codes replaced.
2. Testanordnung nach Anspruch 1, d a d u r c h g e ¬ k e n n z e i c h n e t , daß2. Test arrangement according to claim 1, d a d u r c h g e ¬ k e n n z e i c h n t that
- das Filter (F) einen Multiplexer (MUX) und ein Schaltnetz (SN) aufweist, wobei- The filter (F) has a multiplexer (MUX) and a switching network (SN), wherein
- beim Auftreten eines legalen Operationscodes an Ausgängen (A) das Schaltnetz (SN) den Multiplexer (MUX) derart steu¬ ert, daß der Operationscode direkt durchgeschaltet wird und beim Auftreten eines illegalen Operationscodes ein vorge¬ gebener legaler Operationscode durchgeschaltet wird.- When a legal operation code occurs at outputs (A), the switching network (SN) controls the multiplexer (MUX) in such a way that the operation code is switched through directly and, when an illegal operation code occurs, a predetermined legal operation code is switched through.
3. Testanordnung nach Anspruch 2, d a d u r c h g e ¬ k e n n z e i c h n e t , daß3. Test arrangement according to claim 2, d a d u r c h g e ¬ k e n n z e i c h n e t that
- ein Register (REG) vorhanden ist, in das die legalen Opera¬ tionscodes eingeschrieben werden, und daß- A register (REG) is available, in which the legal op eration codes are written, and that
- beim Auftreten eines illegalen Operationscodes der zuletzt eingelesene legale Operationscode aus dem Register (REG) aus¬ gelesen und durchgeschaltet wird.- If an illegal operation code occurs, the last read in legal operation code is read from the register (REG) and switched through.
4. Testanordnung nach Anspruch 2, d a d u r c h g e ¬ k e n n z e i c h n e t , daß4. Test arrangement according to claim 2, d a d u r c h g e ¬ k e n n z e i c h n e t that
Ersatzblatt - ein programmierbarer Logikschaltkreis (PLA) vorhanden ist, der in der Lage ist, eine Anzahl legaler Operationscodes zu erzeugen, die im Falle des Auftretens illegaler Operations¬ codes durchgeschaltet werden.Spare sheet - A programmable logic circuit (PLA) is available, which is able to generate a number of legal operation codes, which are switched through in the event of illegal operation codes.
5. Testanordnung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß5. Test arrangement according to one of the preceding claims, d a d u r c h g e k e n n z e i c h n e t that
- das Schaltnetz (SN) als Ausgangssignal (x) die logischen Grö¬ ßen "0" oder "1" erzeugt, in Abhängigkeit von der Überein¬ stimmung/Nichtübereinstimmung der im Testmustergenerator (TMG) erzeugten Operationscodes mit einer in einem vorgegebe¬ nen Katalog vorhandenen Binärkombination,- The switching network (SN) generates the logical values "0" or "1" as an output signal (x), depending on the agreement / non-agreement of the operation codes generated in the test pattern generator (TMG) with one in a specified catalog existing binary combination,
- wobei das Schaltnetz (SN) aus einer Anzahl logischer Gatter (UND, ODER) aufgebaut ist, die derart miteinander verknüpft sind, daß jeweils bei Anliegen einer illegalen Binärkombi¬ nation an den parallelen Eingängen des Schaltnetzes (SN) am Ausgang die logische Größe "1" auftritt.- The switching network (SN) being constructed from a number of logic gates (AND, OR) which are linked to one another in such a way that when an illegal binary combination is present at the parallel inputs of the switching network (SN) at the output, the logic variable " 1 "occurs.
rsatzbJaff rsatzbJaff
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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| DE19883821230 DE3821230A1 (en) | 1988-06-23 | 1988-06-23 | TEST ARRANGEMENT FOR GENERATING TEST PATTERNS FOR TESTING MICROPROCESSORS |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| AK | Designated states |
Kind code of ref document: A1 Designated state(s): JP US |
|
| AL | Designated countries for regional patents |
Kind code of ref document: A1 Designated state(s): AT BE CH DE FR GB IT LU NL SE |