DE3818533C2 - Feldeffekttransistor - Google Patents

Description

Die Erfindung betrifft einen Feldeffekttransistor. Insbesondere betrifft die Erfindung einen Feldeffekttransistor (FET) vom Typ hoher Durchschlagsfestigkeit mit stabilen elektrischen Eigenschaften.

Eine Analogschaltung und ein Analogschalter in einem CMOS (complementary metal oxide semiconductor, komplimentärer Metalloxidhalbleiter) erfordern eine hohe Durchschlagsspannung. Der Grund dafür ist, daß die Wirkung des Rauschens reduziert ist, wenn eine Betriebsspannung hoch ist, falls die Analogschaltung Rauschen aufweist.

Fig. 1 zeigt ein Beispiel eines MOS-Transistors mit hoher Durchschlagsspannung. Der Transistor wird als LDD-Transistor (Lightly Doped Drain, leicht dotierter Drain) bezeichnet. Der LDD-Transistor weist ein p-Halbleitersubstrat 5, eine Source S und einen Drain D, jeweils mit einem n^--Störstellendiffusionsgebiet 3 und einem n⁺-Störstellendiffusionsgebiet 4, die in der Hauptoberfläche des Substrates 5 gebildet sind, und ein Gate G, das durch einen Isolierfilm über einem zwischen der Source S und dem Drain D liegenden Gebiet gebildet ist, auf. Da der LDD-Transistor das Gebiet 3 mit geringer Konzentration aufweist, ist das Auftreten eines hohen elektrischen Feldes in der Umgebung des Drains D eingeschränkt. Damit erfolgt ein dielektrischer Durchschlag im Abschnitt hohen elektrischen Feldes, der im Drain-Gebiet auftritt, nicht einfach.

In dem LDD-Transistor kann jedoch die Größe (Δl₁ in Fig. 1) des n^--Gebietes nur geringfügig angepaßt werden. Der Grund dafür ist, daß das Gate G mit einer Seitenwand oder dergleichen versehen ist, so daß das n^--Störstellendiffusionsgebiet gebildet ist. Damit ist die Wirkung, die durch Verwendung des LDD- Transistors erhalten wird, gering. Folglich wird, wenn eine höhere Durchschlagsspannung gefordert wird, der LDD-Transistor nicht verwendet. Genauer gesagt muß in einem Transistor mit höherer Durchschlagsspannung das n^--Störstellendiffusionsgebiet durch Maskenausrichtung gebildet sein.

Fig. 2A ist eine Draufsicht, die einen FET mit hoher Durchschlagsspannung zeigt, und Fig. 2B ist eine Schnittansicht eines Abschnittes entlang einer in Fig. 2A gezeigten Linie IIB-IIB. Gemäß den Fig. 2A und 2B weist ein FET mit hoher Durchschlagsspannung ein p-Halbleitersubstrat 5, eine Source S und einen Drain D, beide in der Hauptoberfläche des Halbleitersubstrates 5 gebildet, und eine Gate-Elektrode G, die durch einen Isolierfilm 2 über einem zwischen der Source S und dem Drain D liegenden Gebiet gebildet ist, auf. Im allgemeinen ist die Gate- Elektrode G aus Polysilizium (Polykristallines Silizium) gebildet, und der Isolierfilm ist aus einem Siliziumoxidfilm gebildet. Die Polysilizium-Gate-Elektrode, der Siliziumoxidfilm und das Halbleitersubstrat bilden einen sogenannten MOS-Aufbau (im allgemeinen als ein MIS-Aufbau bezeichnet). Die Source S und der Drain D haben jeweils ein doppeltes Diffusionsgebiet mit einem n^--Störstellendiffusionsgebiet 3 mit einer geringen n- Störstellenkonzentration und ein n⁺-Störstellendiffusionsgebiet 4 mit einer hohen n-Störstellenkonzentration. Die Source S und der Drain D sind jeweils mit einer Aluminiumverbindung 7 verbunden. Der gesamte FET ist von den anderen Elementen durch einen Feldoxidfilm 6 getrennt.

Wie in der Figur dargestellt ist, weisen die Source S und der Drain D jeweils vorgeschriebene Breiten der n^--Störstellendiffusionsgebiete 3, t_S und t_D, auf.

Nun wird der Grund beschrieben, weshalb der oben beschriebene FET mit doppeltem Diffusionsgebiet eine hohe Durchschlagsspannung hat.

Fig. 3A ist eine typische Darstellung eines Transistors mit einem doppelten Diffusionsgebiet, und Fig. 3B ist eine typische Darstellung eines Transistors mit nur einem n⁺-Störstellendiffusionsgebiet. Nun wird der Fall beschrieben, bei dem in der Hauptoberfläche des p-Halbleitersubstrates ein n⁺-Störstellendiffusionsgebiet gebildet wird. Gemäß Fig. 3B wird in dem Transistor ein positives Potential an das Gate G und den Drain D gelegt, und die Source S liegt an der Masse. In diesem Fall erstreckt sich eine Verarmungsschicht (in Fig. 3B durch eine gestrichelte Linie dargestellt) in das Substrat und das n⁺-Diffusionsgebiet 4 hinein. Die Verarmungsschicht erstreckt sich frei in das Substrat, erstreckt sich jedoch kaum in das n⁺-Diffusionsgebiet 4, da dort eine hohe Zahl von Elektronen existiert. Als Ergebnis tritt Durchschlag auf.

Besteht andererseits aber ein relativ großer Abstand (Δl₂ in Fig. 3A) zwischen dem n^--Störstellendiffusionsgebiet und dem n⁺-Diffusionsgebiet, kann die Verarmungsschicht sich nicht nur in das Substrat hinein, sondern auch in Richtung auf das n⁺- Diffusionsgebiet erstrecken. Als Ergebnis steigt die Durchschlagsspannung an.

Somit steigt nicht nur die Durchschlagsspannung an, wenn das n^--Diffusionsgebiet um das n⁺-Diffusionsgebiet vorgesehen ist, sondern es wird auch eine beträchtliche Verstärkung erhalten. Der Grund dafür ist, daß der Widerstand des n^--Störstellengebietes zu hoch ist. Mit anderen Worten ist der Widerstand des FET mit einem Gebiet hoher Störstellenkonzentration wesentlich geringer als bei jenem mit nur einem Gebiet geringer Konzentration. Die Abmessung Δl₂ (in Fig. 3A) ist wesentlich größer als die Abmessung Δl₁ (in Fig. 1) im oben beschriebenen LDD-Transistor. Damit hat der in Fig. 2 gezeigte Transistor vom Typ hoher Durchschlagsspannung eine wesentlich höhere Durchschlagsspannung (z. B. etwa 18 V) als jene des LDD-Transistors.

Die Fig. 4A bis 4I sind Schnittdarstellungen, die die aufeinanderfolgenden Schritte des Herstellungsprozesses eines FET vom Typ hoher Durchschlagsspannung zeigen. Mit Bezug auf die Fig. 4A bis 4I wird der Herstellungsprozeß eines FET vom Typ hoher Durchschlagsspannung beschrieben. Es wird ein p-Siliziumsubstrat 5 vorbereitet. Auf der Hauptoberfläche davon (siehe Fig. 4A) wird ein doppelter Film mit einem Siliziumoxidfilm 21 und einem Siliziumnitridfilm 22 gebildet. Auf dem mit einem Muster zu versehenden Siliziumnitridfilm 22 (siehe Fig. 4B) wird eine Ätzlackschicht 23 gebildet. Das Siliziumsubstrat 5 wird thermisch oxidiert, so daß ein Feldoxidfilm 6 (siehe Fig. 4C) gebildet wird. Ein Siliziumnitridfilm 24 wird entfernt. Eine Polysiliziumschicht 25 wird auf dem als ein Gate G auszubildenden Siliziumoxidfilm 21 (siehe Fig. 4D) gebildet. Dann wird z. B. Arsen von oberhalb des Substrates 5 unter Verwendung eines Polysilizium- Gates G und des Feldoxidfilmes 6 als einer Maske ionendotiert, so daß in der Hauptoberfläche des Substrates 5 (siehe Fig. 4E) ein n^--Störstellengebiet 3 gebildet wird. Ein Siliziumoxidfilm 26 wird auf der Hauptoberfläche des Substrates 5, dem Gate G und dem Feldoxidfilm 6 (siehe Fig. 4F) gebildet. Eine Maskenschicht 27 wird in einer vorbestimmten Position auf dem Siliziumoxidfilm 26 gebildet. Dann wird z. B. Arsen mit einer höheren Konzentration als jener der vorangehenden Ionendotierung von oberhalb der Maske ionendotiert, so daß ein n^--Störstellengebiet 4 im n^--Störstellengebiet 3 (siehe Fig. 4H) gebildet wird. Aluminiumverbindungen werden jeweils mit einer Source S und einem Drain D, die jeweils das n⁺-Störstellengebiet 4 und das n^--Störstellengebiet 3 aufweisen, und dem Gate G verbunden (siehe Fig. 4I).

Der FET vom Typ hoher Durchschlagsspannung wird nach dem vorstehenden Verfahren hergestellt. Das n⁺-Störstellengebiet wird durch Maskenausrichtung gebildet (siehe Fig. 4G). Somit verschiebt sich die Position des n⁺-Störstellengebietes 4, wenn ein Fehler in der Maskenausrichtung auftritt. Als Ergebnis können die Gate-seitigen Abmessungen (ΔR und ΔL in Fig. 4H) des n-Störstellengebietes 3 ungleich sein.

Fig. 5 ist ein Ersatzschaltbild des in den Fig. 2A und 2B gezeigten FET vom Typ hoher Durchschlagsspannung. Gemäß Fig. 5 weist die Ersatzschaltung des FET vom Typ hoher Durchschlagsspannung Widerstände R_D und R_S auf der Seite des Drains D bzw. der Source S auf. Der Grund dafür ist folgender: zwischen dem Drain D und der Source S existiert ein n^--Störstellengebiet mit geringer Störstellenkonzentration. Da die Störstellenkonzentration des n^--Gebietes niedrig ist, ist dessen elektrischer Widerstand hoch. Daraus folgt, daß der Widerstand nicht vernachlässigt werden kann, wenn ein Strom I_DS zwischen der Source S und dem Drain D fließt. Dadurch werden eine wesentliche Spannung V_DS zwischen dem Drain D und der Source S und eine wesentliche Spannung V′_GS zwischen dem Gate G und der Source S durch den von den Widerständen R_D und R_S verursachten Spannungsabfall beeinflußt. Im allgemeinen wird unter der Annahme, daß eine Durchschaltspannung des MOSFET durch V_TH dargestellt wird, der zwischen dem Drain D und der Source S des MOSFET fließende Strom I_DS durch folgende Gleichung dargestellt:

I_DS = K(V′_GS - V_TH)² (1)

Die Gleichung (1) ist in "MOSFET in Circuit Design", R.H. Crawford, Texas Instruments Electronics Series, McGRAW HILL Seite 51 angegeben. Damit beeinflußt der von den Widerständen R_D und R_S verursachte Spannungsabfall den Strom I_DS. Das Zeichen K in der Gleichung (1) ist eine Konstante. Nun auf Fig. 5 bezugnehmend, wird im besonderen die Wirkung auf den Strom I_DS beschrieben. Zur Erläuterung sei angenommen, daß V_TH = 0,5 V. Es sei weiter angenommen, daß die Spannung V_GS = 5 V zwischen dem Gate G und der Source S zum Umkehren eines Kanales angelegt sei. In dem Fall fließt der Strom I_DS zwischen der Source S und dem Drain D, so daß der durch den Widerstand R_S verursachte Spannungsabfall sich entwickelt. Unter der Annahme, daß der durch den Widerstand R_S verursachte Spannungsabfall I_DS · R_S = 0,5 V sei, ist die Spannung V′_GS des Transistors gleich V_GS - I_DS · R_S. Genauer gesagt ist, ohne den Widerstand R_S, I_DS = K (5 - 0,5)² = 20K. Es ist aber I_DS = K (4,5 - 0,5)² = 16K wegen des Widerstandes R_S. Da I_DS proportional zum Quadrat von (V′_GS - V_TH) ist, beeinflußt der Widerstand R_S den Strom I_DS erheblich.

Aus dem vorstehenden ist ersichtlich, daß es zum Erhalten eines MOSFET mit stabilen elektrischen Eigenschaften wichtig ist, die Veränderung der Breiten t_D und t_S (siehe Fig. 2B) des n^--Störstellengebietes 3 auf der Seite des Kanalgebietes zu verringern, da das n^--Störstellengebiet 3 einen hohen elektrischen Widerstand hat.

In einem solchen MOSFET ist das n^--Störstellengebiet 3 durch die Gate-Elektrode G und die FET-Maske 6 (siehe Fig. 4E) in der genauen Position gebildet. Andererseits wird das n⁺-Störstellengebiet 4 durch Maskenausrichtung (siehe Fig. 4G) gebildet. Daraus folgt, daß die Position, an der das n⁺-Störstellengebiet 4 gebildet wird, durch den Fehler der Maskenverschiebung verschoben werden kann. Damit wird, wenn z. B. das n⁺-Störstellengebiet 4 nach links (in der in Fig. 2B durch einen Pfeil X dargestellten Richtung) verschoben gebildet wird, die Breite t_D des im Drain D enthaltenen n^--Störstellengebietes 3 auf der Seite des Gates G verkleinert (t_D,), während die Breite t_S des in der Source S enthaltenen n^--Störstellengebietes 3 auf der Seite des Gates G vergrößert wird (t_S′). In diesem Fall wird in Fig. 5 der Widerstand R_D verringert, während der Widerstand R_S vergrößert wird. Als Ergebnis wird der durch den Widerstand R_S verursachte Spannungsabfall vergrößert, so daß die Spannung V′_GS zwischen dem Gate G und der Source S verringert wird. Folglich wird der durch die Gleichung (1) angegebene Strom I_DS verringert. Wird im Gegensatz dazu das n⁺-Störstellengebiet 4 nach rechts verschoben gebildet, wird der Strom I_DS erhöht.

Wie vorstehend beschrieben, hat der MOSFET mit dem in den Fig. 2A und 2B beschriebenen Aufbau eine hohe Durchschlagsspannung. Andererseits aber wird der darin fließende Strom und dergleichen durch den Maskenausrichtfehler beeinflußt. Als Ergebnis ist es schwierig, einen MOSFET mit stabilen elektrischen Eigenschaften zur Verfügung zu stellen.

Aus der EP 00 33 003 ist ein diffundierter MOS-Transistor und ein Verfahren zu dessen Herstellung bekannt, der gegen Durchschläge unempfindlich ist und eine gute Strom/Spannungskennlinie aufweist. Dieser Transistor weist anschließend an seine Drainzone eine zusätzliche Verarmungszone auf, die durch Ionenimplantation hergestellt wird. Dadurch entstehende statistische Schwankungen in der Kennlinie dieses Transistors (Steilheit) werden dadurch kompensiert, daß zwei ionenimplantierte Transistoren parallel zueinander angeordnet werden. So wird eine Abhängigkeit des Ausgangsstroms (Source-Drain­ strom) von einer Maskenausrichtung während der Herstellung verringert.

Aus der DE 25 45 871 sind Feldeffekttransistoren bekannt, deren Source- und Drainbereiche jeweils aus Bereichen mit hoher Störstellenkonzentration bestehen, die von Zonen mit niedrigerer Störstellenkonzentrationen umgeben sind.

Aufgabe der Erfindung ist es daher, einen FET mit doppeltem Störstellendiffusionsgebiet zur Verfügung zu stellen, dessen elektrische Eigenschaften durch einen Maskenausrichtfehler beim Herstellungsprozeß nicht beeinflußt werden.

Diese Aufgabe wird durch den Feldeffekttransistor nach dem Patentanspruch 1 gelöst.

Selbst wenn der Unterschied zwischen den Abmessungen der Mehrzahl der Störstellengebiete, von denen jedes im FET eine geringe Konzentration hat, auftritt, sind die Störstellengebiete miteinander so verbunden, daß der Unterschied dazwischen minimiert wird. Als ein Ergebnis wird ein FET zur Verfügung gestellt, der elektrisch stabil ist.

Bevorzugte Ausführungsformen sind in den Unteransprüchen beschrieben.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 eine Darstellung eines FET vom LDD-Typ;

Fig. 2A eine Draufsicht eines FET vom Typ hoher Durchschlagsspannung;

Fig. 2B eine Schnittansicht eines Abschnitts entlang einer in Fig. 2A gezeigten Linie IIB - IIB;

Fig. 3A eine Darstellung eines Transistors mit doppelter Diffusionsschicht;

Fig. 3B eine Darstellung eines Transistors mit nur einem n⁺-Störstellendiffusionsgebiet;

Fig. 4A bis 4I Darstellungen der aufeinanderfolgenden Schritte des Herstellungsverfahrens eines FET vom Typ hoher Durchschlagsspannung;

Fig. 5 eine Darstellung einer Ersatzschaltung des FET vom Typ hoher Durchschlagsspannung;

Fig. 6A eine Draufsicht eines MOSFET,

Fig. 6B eine Schnittansicht eines Abschnitts entlang einer in Fig. 6A gezeigten Linie VIB - VIB;

Fig. 7 eine Darstellung einer Ersatzschaltung eines FET in einer ersten Ausführungsform;

Fig. 8 eine der Fig. 6B entsprechende Darstellung, bei der ein Maskenausrichtfehler auftritt;

Fig. 9 eine der Fig. 5 entsprechende Darstellung, bei der ein Maskenausrichtfehler auftritt;

Fig. 10A eine Draufsicht eines FET in einer zweiten Ausführungsform;

Fig. 10B eine Schnittansicht eines Abschnitts entlang einer in Fig. 10A gezeigten Linie XB - XB; und

Fig. 11 eine Darstellung einer Ersatzschaltung des FET in der zweiten Ausführungsform.

Fig. 6A ist eine Draufsicht eines MOSFET, und Fig. 6B ist eine Schnittansicht eines Abschnitts entlang einer in Fig. 6A gezeigten Linie VIB - VIB.

Gemäß den Fig. 6A und 6B weist der MOSFET ein Halbleitersubstrat 5, fünf Störstellendiffusionsgebiete (aktive Gebiete) 8, die mit vorbestimmten Abständen voneinander in der Hauptoberfläche des Halbleitersubstrates 5 gebildet sind, vier Gate-Elektroden 9, von denen jede durch einen Isolierfilm 2 über einem Gebiet zwischen den benachbarten Störstellendiffusionsgebieten 8 vorgesehen ist, einen Feldoxidfilm 6 zum Trennen der Störstellendiffusionsgebiete 8 von den anderen Störstellendiffusionsgebieten oder dergleichen, leitende Gebiete 9 zum Verbinden der vier Gate-Elektroden 9 miteinander und Aluminiumverbindungen 7a und 7b zum Verbinden der Störstellendiffusionsgebiete 8 miteinander auf. Jedes der Störstellendiffusionsgebiete 8 weist ein n^--Störstellengebiet 3 mit einer niedrigen Diffusionskonzentration und ein n⁺-Störstellendiffusionsgebiet 4 mit einer hohen Diffusionskonzentration auf. Die fünf Störstellengebiete 8 sind abwechselnd miteinander durch die Aluminiumverbindungen 7a und 7b verbunden. Folglich werden die fünf Störstellendiffusionsgebiete 8 abwechselnd Drain-Gebiete D (D₁ und D₂) und Source-Gebiete S (S₁ bis S₃). Gemäß der vorliegenden Ausführungsform werden die fünf Störstellendiffusionsgebiete 8 in nachstehender Reihenfolge, in Fig. 6B von links, eine Source S₁, ein Drain D₁, eine Source S₂, ein Drain D₂ und eine Source S₃. Ein (in Fig. 6A nicht gezeigter) Isolierfilm 2 ist auf der Hauptoberfläche des Siliziumsubstrats 5 gebildet. Jede der leitenden Schichten 9 aus Polysilizium oder dergleichen ist über einem Gebiet zwischen den benachbarten Störstellendiffusionsgebieten 8 gebildet. Insgesamt vier (im allgemeinen: eine Mehrzahl von) MOS-Aufbauten (im allgemeinen MIS-Aufbauten) sind jeweils zwischen den benachbarten Störstellendiffusionsgebieten 8 gebildet. Eine gerade Anzahl von in den MOS-Aufbauten enthaltenen leitenden Schichten 9 sind miteinander verbunden. Als Ergebnis sind Gates G (G₁ bis G₄) gebildet.

Damit ist jeder dritte Drains D₁ und D₂ und die Source S₂ in Bezug auf die beiden dazu benachbarten Gates G ein gemeinsamer Drain bzw. eine gemeinsame Source. So ist z. B. der Drain D₁ ein gemeinsamer Drain gegenüber den Gates G₁ und G₂.

Fig. 7 ist eine Darstellung einer Ersatzschaltung des in den Fig. 6A und 6B gezeigten MOSFET. Gemäß Fig. 7 ist ein MOSFET 10 der Parallelschaltung von vier einzelnen, voneinander getrennten MOSFETs 10a bis 10d gleichwertig.

Fig. 8 zeigt den Fall, bei dem in dem MOSFET 10 mit oben beschriebenem Aufbau jeweilige n⁺-Störstellendiffusionsgebiete 4 durch einen Maskenausrichtfehler z. B. nach links verschoben (in der in Fig. 6B durch einen Pfeil X dargestellten Richtung) gebildet sind.

Gemäß Fig. 8 sind alle Breiten t_1D, t_2S, t_3D und t_4S von Abschnitten links von den n⁺-Störstellendiffusionsgebieten 4 in den n^--Störstellendiffusionsgebieten 3 um einen Maskenausrichtfehler Δt (Abschnitt A in Fig. 8) verringert. Als Ergebnis werden t_1D, t_2S, t_3D und t_4S jeweils zu t_1D′, t_2S′, t_3D′ und t_4S′. Andererseits werden die Breiten t_1S, t_2D, t_3S und t_4D von Abschnitten rechts von den n⁺-Störstellengebieten 4 in den n^-- Störstellengebieten 3 um den Maskenausrichtfehler Δ t vergrößert. Als Ergebnis werden t_1S, t_2D, t_3S und t_4D jeweils zu t_1S′, t_2D′, t_3S′ und t_4D′. Die in den n-Störstellengebieten 3 auftretenden Widerstandswerte werden in den ersteren Abschnitten verringert, während sie in den letzteren Abschnitten vergrößert werden. Einer der Gründe für die Veränderungen der Breiten ist, daß die n^--Störstellengebiete 3 in einer Reihe angeordnet sind.

Dieser Umstand wird anhand der in Fig. 7 gezeigten Ersatzschaltung beschrieben. Die mit einem "+"-Zeichen versehenen Widerstände R_1S′ R_2D′, R_3S′ und R_4D′ werden mit zunehmender Breite t_1S′, t_2D′, t_3S′ und t_4D′ (in Fig. 8 gezeigt) erhöht. Die mit einem "-"-Zeichen versehenen Widerstände R_1D′, R_2S′, R_3D′ und R_4S′ werden mit kleiner werdender Breite t_1D′, t_2S′, t_3D′ und t_4S′ verringert.

Fig. 9 ist eine Darstellung, die durch Vereinfachung der Ersatzschaltung von Fig. 7 erhalten worden ist. R_D′ hängt von den in Fig. 7 gezeigten Widerständen R_1D′, R_2D′, R_3D′ und R_4D′ ab, und R_S′ ist die Summe der in Fig. 7 gezeigten Widerstände R_1S′, R_2S′, R_3S′ und R_4S′. Es wird angenommen, daß die Widerstandswerte, die auftreten, wenn der in Fig. 8 gezeigte Maskenausrichtfehler nicht auftritt, durch R_1D, R_2D, R_3D, R_1S, R_2S, R_3S und R_4S dargestellt werden und daß der Betrag der durch den Maskenausrichtfehler verursachten Veränderung der Widerstandswerte durch ΔR dargestellt wird. R_D′ und R_S′ in der in Fig. 9 gezeigten Schaltung werden durch folgende Darstellung gegeben:

R_D′ = R_1D′ // R_2D′ // R_3D′ // R_4D′
= (R_1D - ΔR) // (R_2D + ΔR) // (R_3D - ΔR) // (R_4D + ΔR)
= R_1D // R_2D // R_3D // R_4D
= R_D

R_S′ = R_1S′ // R_2S′ // R_3S′ // R_4S′
= (R_1S + ΔR) // (R_2S - ΔR) // (R_3S + ΔR) // (R_4S - ΔR)
= R_1S // R_2S // R_3S // R_4S
= R_S

wobei R_D und R_S Widerstandswerte des Drain und der Source sind, die dann vorliegen, wenn der Maskenausrichtfehler nicht auftritt. Wie aus der vorstehenden Darstellung ersichtlich ist, wird ein kombinierter Wert der Widerstände R_1D′ bis R_4D′ auf der Seite des Drain D und ein kombinierter Wert der Widerstände R_1S′ bis R_4S′ auf der Seite der Source S zu Null oder zu Werten nahe Null. Als Ergebnis ändern sich V_GS und V_DS in Gleichung (1) unabhängig vom Maskenausrichtfehler nicht wesentlich, so daß der Strom I_DS sich kaum ändert.

Fig. 10A zeigt eine andere Ausführungsform der Erfindung. Fig. 10A entspricht Fig. 6A. In Fig. 6A sind vier Transistoren in der Richtung der Source S und des Drain D in Reihe angeordnet. In Fig. 10A dagegen sind zwei Transistoren so angeordnet, daß Gate-Elektroden in Reihe angeordnet sind.

Fig. 10B ist eine Schnittansicht eines Abschnitts entlang einer in Fig. 10A gezeigten Linie XB - XB. Die in den Fig. 10A und 10B gezeigten Bestandteile sind die gleichen wie die in den Fig. 6A und 6B gezeigten.

In den Fig. 10A und 10B weist ein MOSFET 110 einen ersten einzelnen MOSFET mit einem Gate G₁, einem Drain D₁ und einer Source S₁, einen zweiten einzelnen MOSFET 112 mit einem Gate G₂, einem Drain D₂, und einer Source S₂ sowie Aluminiumverbindungen 7a und 7b auf. Die Gates G₁ und G₂ sind vollständig miteinander verbunden. Die Drains D₁ und D₂ sind durch die Aluminiumverbindung 7a miteinander verbunden und die Sources S₁ und S₂ sind durch die Aluminiumverbindung 7b miteinander verbunden. Damit weist der MOSFET 110 ein Paar 113 einzelner Transistoren mit einer Kombination des ersten einzelnen und des zweiten einzelnen MOSFETs, 111 und 112, auf. Die Parallelverbindung des ersten und des zweiten einzelnen MOSFETs 111 bzw. 112 stellt den MOSFET 110 dar. Fig. 11 zeigt ein Ersatzschaltbild des MOSFET 110. Die Gates G₁ und G₂, die Drains D₁ und D₂ und die Sources S₁ und S₂ sind jeweils miteinander verbunden. Die Verbindungsknoten davon sind entsprechend durch die Symbole G, D und S gekennzeichnet.

Gemäß Fig. 10B ist im ersten einzelnen MOSFET 111 der Drain D₁ rechts vom Gate G₁ gebildet. Im zweiten einzelnen MOSFET 112 ist der Drain D₂ links vom Gate G₂ gebildet. Im ersten einzelnen und im zweiten einzelnen MOSFET 111 bzw. 112 sind die Anordnungsbeziehungen zwischen dem Drain D₁ und der Source S₁ und zwischen dem Drain D₂ und der Source S₂ gegenüber den entsprechenden Gates G₁ und G₂ vertauscht.

Nun wird der Fall beschrieben, bei dem in dem MOSFET 110 mit oben beschriebenem Aufbau das n⁺-Störstellendiffusionsgebiet 14 durch den Maskenausrichtfehler z. B. nach links (in der in Fig. 10A durch einen Pfeil X gekennzeichneten Richtung) verschoben gebildet ist.

Gemäß Fig. 10B wird im ersten einzelnen MOSFET 111 die Breite t_1S′′ des n^--Störstellengebiets 13 auf der Seite der Source S₁ vergrößert, während die Breite T_1D′′ des n^--Störstellengebiets 13 auf der Seite des Drain D₁ verkleinert wird. Im Gegensatz dazu wird im zweiten einzelnen MOSFET 112 die Breite t_2D′′ des n^--Störstellengebiets 13 auf der Seite des Drain D₂ vergrößert, während die Breite t_2S′′ des n^--Störstellendiffusionsgebiets 13 auf der Seite der Source S₂ verringert wird. Damit werden die im n^--Störstellengebiet 13 auftretenden Widerstandswerte in den den Breiten t_1S′′ und t_2D′′ entsprechenden Abschnitten vergrößert, während sie in den Breiten t_2S′′ und t_2D′′ entsprechenden Abschnitten verringert werden.

Dieser Umstand wird anhand der in Fig. 11 gezeigten Ersatzschaltung beschrieben. Die jeweils mit einem "+"-Zeichen gekennzeichneten Widerstände R_S1′′ und R_D2′′ steigen bei Vergrößern der in Fig. 10B gezeigten Breiten t_1S′′ und t_2D′′ an. Die jeweils mit einem "-"-Zeichen gekennzeichneten Widerstände R_D1′′ und R_S2′′ nehmen bei Verringern der Breiten t_1D′′ und t_2S′′ ab. Damit wird, wie in Fig. 9 beschrieben, der kombinierte Wert der Widerstände R_D1′′ und R_D2′′ auf der Seite des Drain D und der kombinierte Wert der Widerstände R_S1′′ und R_S2′′ auf der Seite der Source zu Null oder zu Werten nahe Null. Als Ergebnis werden V_GS und V_DS in Gleichung (1) durch den Maskenausrichtfehler nicht beeinflußt, so daß der Strom I_DS sich kaum ändert.

In dem MOSFET 110 gemäß den oben beschriebenen Ausführungsformen werden die durch die entsprechenden Kanäle fließenden Ströme unterdrückt. Damit wird der gesamte MOSFET nicht durch den Maskenausrichtfehler beeinflußt. Als Ergebnis sind die elektrischen Eigenschaften des MOSFET 110 stabilisiert, so daß die hohe Durchschlagsspannung erhalten bleibt.

Obwohl in den vorstehend beschriebenen Ausführungsformen die Beschreibung für einen n-Kanal-MOSFET des Silizium-Gate-Typs erfolgte, kann das Prinzip auch auf einen p-Kanal-MOSFET angewendet werden. Außerdem kann die Erfindung auch auf die anderen MOSFET, wie etwa GaAs, auf MOSFET eines Aluminium-Gate-Typs und einen FET vom Sperrschicht-Typ angewendet werden.

Wie aus den Fig. 6A und 10A zu ersehen ist, wird die Tatsache verwendet, daß die Veränderung in der Gesamtheit der Widerstände durch eine Kombination einer Mehrzahl von einzelnen MOSFETs unterdrückt wird. Somit ist es wünschenswert, eine Mehrzahl von einzelnen MOSFETs vorzusehen. In diesem Fall ist eine insgesamt ungerade Zahl (drei oder mehr) aktive Zonen zum Bilden eines Drain und einer Source erforderlich. Und entsprechend ist eine gerade Zahl von leitenden Gebieten zum Bilden eines Gates erforderlich. Wenn die Zahl einzelner MOSFETs groß ist, ist der von einem einzelnen MOSFET beigetragene Anteil in einem kombinierten Widerstand relativ gesenkt, so daß die Zahl der einzelnen MOSFETs nicht ungerade zu sein braucht. Ein Drain und eine Source können von einem einzigen aktiven Gebiet gebildet werden.

Obwohl in den oben beschriebenen Ausführungsformen der Drain und die Source durch doppelte Diffusion gebildet sind, kann auch nur eins davon durch doppelte Diffusion gebildet sein. Ein aktives Gebiet, das den Drain und die Source bildet, kann statt durch Störstellendiffusion durch ein anderes Störstellen schaffendes Verfahren, wie etwa Störstellenimplantation, gebildet werden.

Der FET hat eine hohe Durchschlagsspannung, da die Source- und Drain-Gebiete jeweils doppelte Diffusionsschichten aufweisen. Da ein Intervall zwischen den doppelten Diffusionsschichten durch Maskenausrichtung gebildet wird, hat der FET eine höhere Durchschlagsspannung als der LDD-Transistor. Selbst wenn die Mehrzahl von durch Maskenausrichtung gebildeten Source- und Drain-Gebieten durch den Maskenausrichtfehler jeweils verschiedene Widerstandswerte aufweisen, ist die Mehrzahl der Source- und Drain-Gebiete jeweils so miteinander verbunden, daß deren entsprechende Widerstandswerte aufgehoben werden. Damit beeinflussen die Veränderungen in den jeweiligen Widerstandswerten der Source-Gebiete und der Drain-Gebiete die elektrischen Eigenschaften des FET nicht. Als ein Ergebnis wird ein FET mit einer doppelten Diffusionsschicht zur Verfügung gestellt, der elektrisch stabil ist.

Claims (6)

1. Feldeffekttransistor mit einem eine erste Störstellenkonzentration aufweisenden Halbleitersubstrat (5) eines ersten Leitfähigkeitstypes, einer Mehrzahl von Störstellenbereichen eines zweiten Leitfähigkeitstypes in der Hauptoberfläche des Halbleitersubstrates mit eine erste Störstellenkonzentration aufweisenden ersten Störstellengebieten (3) und eine zweite Störstellenkonzentration aufweisenden zweiten Störstellengebieten (4) in der Hauptoberfläche der ersten Störstellengebiete (3), wobei die zweite Konzentration höher ist als die erste Konzentration, mit jeweiligen Kanalgebieten zwischen zwei benachbarten Störstellenbereichen und mit über den Kanalgebieten liegenden und durch einen Isolierfilm von diesen getrennten leitenden Schichten (9), wobei jeweils zwei benachbarte Störstellenbereiche als Source und Drain paarweise zusammenwirken, einem ersten Anschluß (7a), der die Drain eines Paares mit der Drain eines zweiten Paares verbindet, und einem zweiten Anschluß (7b), der die Source eines Paares mit der Source eines zweiten Paares verbindet.

2. Feldeffekttransistor nach Anspruch 1, dadurch gekennzeichnet, daß
die zweiten Störstellengebiete (4) des zweiten Leitfähigkeitstyps um ein gleiches Maß in gleicher Richtung verschoben in den ersten Störstellengebieten (3) des zweiten Leitfähigkeitstyps gebildet sind, so daß eins der ersten Störstellengebiete (3) des zweiten Leitfähigkeitstyps in jedem der Paare eine erste Breite auf der Seite des Kanalgebiets aufweist, und daß das andere der ersten Störstellengebiete (3) des zweiten Leitfähigkeitstyps in dem Paar eine zweite Breite auf der Seite des Kanalgebiets aufweist,
der erste Anschluß (7a) eins der zweiten Störstellengebiete (4) des zweiten Leitfähigkeitstyps in einem Paar mit dem anderen der zweiten Störstellengebiete (4) des zweiten Leitfähigkeitstyps in einem anderen Paar verbindet und
der zweite Anschluß (7b) das andere der zweiten Störstellengebiete (4) des zweiten Leitfähigkeitstyps in dem einen Paar mit einem der zweiten Störstellengebiete (4) des zweiten Leitfähigkeitstyps in dem anderen Paar verbindet, wodurch der durch Verschieben in den ersten Störstellengebieten (3) des zweiten Leitfähigkeitstyps verursachte Abmessungsfehler behoben wird.

3. Feldeffekttransistor nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß
die ersten Störstellengebiete (3) des zweiten Leitfähigkeitstyps eine ungerade Zahl (drei oder mehr) in einer Reihe angeordneter erster Störstellengebiete (3) des zweiten Leitfähigkeitstyps aufweisen,
die jeweils benachbarten ersten Störstellengebiete (3) des zweiten Leitfähigkeitstyps jedes der Mehrzahl von Paaren darstellen, die zweiten Störstellengebiete (4) des zweiten Leitfähigkeitstyps in der Richtung der Reihe verschoben gebildet sind und der erste Anschluß (7a) die in ungeraden Zahlen vorhandenen zweiten Störstellengebiete (4) des zweiten Leitfähigkeitstyps verbindet.

4. Feldeffekttransistor nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Mehrzahl der Paare erster Störstellengebiete (3) des zweiten Leitfähigkeitstyps parallel angeordnet sind, so daß die leitenden Schichten (9) in einer Reihe angeordnet sind und die zweiten Störstellengebiete (4) des zweiten Leitfähigkeitstyps in einer sich mit der Richtung der Reihe schneidenden Richtung verschoben gebildet sind.

5. Feldeffekttransistor nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die leitenden Schichten (9) Polysilizium aufweisen.

6. Feldeffekttransistor nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Störstellengebiete (3, 4) diffundierte Störstellenschichten aufweisen.