DE3807162C2

DE3807162C2 -

Info

Publication number: DE3807162C2
Application number: DE3807162A
Authority: DE
Inventors: Masahiro Yoneda; Masahiro Hatanaka; Yoshio Kohno; Shinichi Satoh; Hidekazu Oda; Koichi Itami Hyogo Jp Moriizumi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-07-02
Filing date: 1988-03-04
Publication date: 1990-02-22
Also published as: DE3807162A1; US4887137A

Description

Die Erfindung bezieht sich auf eine Halbleiterspeicherein richtung nach dem Oberbegriff des Patentanspruches 1.

Eine derartige Halbleiterspeichereinrichtung ist aus der EP 0 183 517 A2 bekannt. Bei dieser bekannten Halbleiter speichereinrichtung ist jeweils ein Kontaktloch für zwei Speicherzellen vorgesehen. Daher werden halb so viel Kontakt löcher wie Speicherzellen benötigt. Die Kontaktlöcher haben einen großen Platzbedarf auf der Fläche der Halbleiterein richtung. Deshalb ist es schwierig, bei der bekannten Halb leiterspeichereinrichtung eine hohe Integration zu erzeugen.

Aus der DE 35 21 059 A1 ist es bekannt, einzelne Transistoren eines zusammengesetzten Transistors in punktsymmetrischer Weise um einen im Zentrum der Punktsymmetrie gelegenen Kon takt herum anzuordnen.

Fig. 1 zeigt eine schematische Draufsicht auf eine weitere dynamische Speichereinrichtung, bei der jeweils ein Kontaktloch für zwei Speicherzellen vorgesehen ist.

Fig. 2 zeigt eine schematische Querschnitts ansicht entlang der Linie D-D in Fig. 1. In diesen Figuren sind ein Source-Bereich 6 a und Drain-Bereiche 6 b von Transistoren 6 auf einer Hauptoberfläche eines Siliziumsubstrates 1 gebildet, und Kondensatorbereiche 4 a sind benachbart zu dem Drainbereich 6 b vorgesehen. Diese Bereiche sind von einem Isolationsbereich 7 umgeben und ein Kanalstopperbereich (Kanaleinschnitt) 8 ist unterhalb des Isolations bereiches 7 gebildet. Auf zwischen dem Source-Bereich 6 a und den Drain-Bereichen 6 b vorgesehenen Kanalbereichen 3 a sind Wortlei tungen 3 gebildet, wobei entsprechende Gate-Isolierfilme 3 b da zwischen angeordnet sind. Eine Kondensatorelektrode 9 ist über den Kondensatorbereichen 4 a mit einem dazwischen angeordneten Kondensatorisolierfilm 4 b gebildet. Die Fläche, auf der die Kon densatorelektrode 9 gebildet ist, ist in Fig. 1 durch eine Schraffur mit gestrichelten Linien dargestellt. Diese Wortlei tungen 3 und die Kondensatorelektrode 9 sind von einer Isolier schicht 10 bedeckt. Eine auf der Isolierschicht 10 gebildete Bit-Leitung 5 ist durch ein Kontaktloch 2 mit dem Source-Bereich 6 a verbunden, der den beiden Transistoren 6 gemeinsam ist. Die zwei Kondensatorbereiche 4 a sind nämlich mit einer Bit-Leitung 5 durch die entsprechenden Schalttransistoren 6 und das eine Kon taktloch 2 verbunden.

Wie oben beschrieben ist, sind in einer dynamischen Speicherein richtung zwei Speicherzellen mit einer Bit-Leitung durch ein Kontaktloch verbunden, so daß die halbe Zahl von Speicherzellen an Kontaktlöchern benötigt wird. Daher macht die durch die vie len Kontaktlöcher besetzte Fläche es schwierig, eine hochinte grierte Halbleiterspeichereinrichtung herzustellen.

Es ist daher Aufgabe der Erfindung, eine Halbleiterspeicherein richtung zu schaffen, die durch Verringerung der Anzahl der Kon taktlöcher hochintegrierbar ist.

Die erfindungsgemäße Halbleiterspeichereinrichtung ist durch die Merkmale des Patentanspruches 1 gekennzeichnet.

In einer Speicherzelleneinrichtung kann daher das Lesen und Schreiben von den und in die vier Speicherzellen durch ein Kontakt loch und zwei Bit-Leitungen durchgeführt werden, so daß eine Halbleiterspeichereinrichtung geschaffen werden kann, die hoch integriert ist aufgrund der Abnahme der Anzahl von Kontaktlö chern.

Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Es folgt die Beschreibung von Ausführungsbeispielen der Erfindung anhand der Figuren. Von den Figuren zeigt

Fig. 1 eine schematische Draufsicht auf eine Halbleiterspei chereinrichtung;

Fig. 2 eine schematische Querschnittsansicht entlang der Linie D-D in Fig. 1;

Fig. 3 eine schematische Draufsicht auf eine Ausführungsform einer erfindungsgemäßen Halbleiterspeichereinrichtung;

Fig. 4 eine schematische Querschnittsansicht entlang einer Linie A-A in Fig. 3;

Fig. 5 eine Querschnittsansicht ähnlich der in Fig. 4, jedoch eines anderen Ausführungsbeispieles;

Fig. 6 eine schematische Draufsicht ähnlich der in Fig. 3, jedoch einer weiteren Ausführungsform;

Fig. 7 eine schematische Draufsicht auf eine Halbleiterspei chereinrichtung gemäß einer noch anderen Ausführungs form;

Fig. 8 eine schematische Querschnittsansicht entlang der Linie B-B in Fig. 7; und

Fig. 9 eine schematische Querschnittsansicht entlang der Linie C-C in Fig. 7.

In den Fig. 3 und 4 sind Source-Bereiche 6 a und Drain-Bereiche 6 b von Transistoren auf einer Hauptober fläche eines Halbleitersubstrates 1 gebildet, und zusätzlich sind Kondensatorbereiche benachbart zu den entsprechenden Drain- Bereichen 6 b vorgesehen. Jeder Speicherzellenbereich ist von einem isolierenden Bereich 7 eines Oxidfilmes umgeben, der durch selektive Oxidation oder ähnliches gebildet ist, wobei ein Kanalstopperbereich (Kanaleinschnitt) 8 unterhalb des isolierenden Bereiches 7 gebildet ist. Auf zwischen den Source-Bereichen 6 a und den Drain-Bereichen 6 b vorgesehenen Kanalbereichen 3 a sind Wortlei tungen 3 gebildet, wobei Gate-Isolierfilme 3 b dazwischen ange bracht sind. Eine Kondensatorelektrode 9 ist über den Konden satorbereichen 4 a mit einem dazwischen angebrachten Kondensator isolierfilm 4 b gebildet. Die Fläche, auf der die Kondensator elektrode 9 gebildet ist, ist in Fig. 3 durch Schraffur mit gestrichelten Linien gezeigt. Die Wortleitungen 3 und die Kon densatorelektrode 9 sind durch eine Isolierschicht 10 bedeckt. Auf der Isolierschicht 10 gebildete Bit-Leitungen 5 sind mit den Source-Bereichen 6 a durch ein Kontaktloch 2 verbunden.

Wie aus Fig. 3 ersichtlich ist, sind vier in punktsymmetri scher Weise um das Kontaktloch 2 angeordnete Transistoren 6 je weils voneinander durch den Isolierbereich 7 getrennt. Eine Bit-Leitung 5 ist mit den Source-Bereichen 6 a zweier Transisto ren durch das Kontaktloch 2 verbunden, während eine andere Bit- Leitung mit den Source-Bereichen 6 a der anderen zwei Transisto ren durch das gleiche Kontaktloch verbunden ist. Genauer gesagt, nur ein Kontaktloch ist für vier Speicherzellen notwendig, wodurch eine hohe Integration der Halbleiterspei chereinrichtung möglich gemacht wird aufgrund der Abnahme der Zahl von Kontaktlöchern.

In der Ausführungsform gemäß Fig. 5 ist ein isolierender Graben 11 anstelle des Oxidfilmes 7 zur Isolation vorgesehen. Ein Kanalstopperbereich (Kanaleinschnitt) 8 ist auf der Seitenwand und der Bodenober fläche des Grabens 11 gebildet. Der Graben 11 kann mit einem Isoliermaterial 11 a gefüllt sein.

In der Ausführungsform gemäß Fig. 6 sind die mit der gleichen Bit- Leitung 5 verbundenen Source-Bereiche 6 a der zwei Transistoren nicht voneinander durch einen Isolierbereich getrennt, und sie sind somit als ein gemeinsamer Source-Bereich gebildet.

In der Ausführungsform gemäß Fig. 7 wird das Lesen und Schreiben durch eine Bit-Leitung von den und in die zwei Speicherzellen ausgeführt, die um das Kontaktloch 2 in punktsymmetrischer Weise angeordnet sind. Fig. 8 und 9 sind Querschnittsansichten, die entlang einer Linie B-B bzw. einer Linie C-C in Fig. 7 genommen sind. Wie es von diesen Quer schnittsansichten ersichtlich ist, überkreuzen sich zwei Bit-Lei tungen 5 - wie bei einer Vielschichtverbindung üblich - in dem Kontaktlochbereich, wobei jede der Bit-Leitungen 5 mit den Source-Bereichen der Transistoren in den zwei Speicherzellen verbunden ist, die in der Punktsymmetrie angeordnet sind.

Wie oben beshrieben ist, kann erfindungsgemäß das Lesen und Schreiben von den und in die vier Speicherzellen durch ein Kontakt loch und zwei Bit-Leitungen durchgeführt werden. Daher ist nur ein Kontaktloch für vier Speicherzellen nötig, wodurch eine Halbleiterspeichereinrichtung vorgesehen werden kann, die auf grund der Abnahme der Zahl von Kontaktlöchern hochintegriert sein kann.

Claims

1. Halbleiterspeichereinrichtung mit einem Halbleitersubstrat (1) mit in punktsymmetrischer Weise angeordneten und aus jeweils einem Kondensator (4 a) und einem Transistor (6) ge bildeten Speicherzellen, mit einer die Speicherzellen (4 a, 6) bedeckenden Isolierschicht (10), die ein im Zentrum der Punktsymmetrie gelegenes Kontaktloch (2) aufweist, durch das hindurch die elektrische Verbindung von auf der Isolier schicht (10) angeordneten Bit-Leitungen (5) mit Kontakt bereichen (6 a) von Transistoren (6) der Speicherzellen er folgt, dadurch gekennzeichnet, daß die Transistoren (6) von vier Speicherzellen (6, 4 a) in punktsymmetrischer Weise um das Kontaktloch (2) herum angeordnet sind und daß durch das eine Kontaktloch (2) hindurch die elektrische Verbindung von zwei Bit-Leitungen (5) mit den Kontaktbereichen (6 a) von jeweils zwei der Transistoren (6) erfolgt.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das Kontaktloch (2) vier elek trisch voneinander isolierte Kontaktbereiche (6 a) aufweist.

3. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Kontaktbereiche (6 a) voneinan der durch einen Oxidfilm (7) getrennt sind.

4. Halbleiterspeichereinrichtung nach Anspruch 3, dadurch gekennzeichnet, daß der Oxidfilm (7) durch selektive Oxidation gebildet ist.

5. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Kontaktbereiche (6 a) voneinan der durch einen Graben (11) getrennt sind.

6. Halbleiterspeichereinrichtung nach Anspruch 5, dadurch gekennzeichnet, daß der Graben (11) mit einem isolie renden Material (11 a) gefüllt ist und ein Kanalstopperbereich (Kanaleinschnitt) (8) auf der Seitenwand und der Bodenoberfläche des Grabens (11) gebildet ist.

7. Halbleiterspeichereinrichtung nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, daß die zwei Bit-Leitungen (5) parallel einander gegenüberliegend gebildet sind.

8. Halbleiterspeichereinrichtung nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, daß sich die Bit-Leitungen (5) in dem Kontaktlochbereich (2) überkreuzen.

9. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß der Transistor (6) ein Feldeffekt transistor ist.